KR101262225B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 셀 영역이 정의된 기판, 셀 영역 상부에 형성되고 각각 제1 방향으로 배열된 복수의 실린더 형상의 하부 전극으로 이루어지는 복수의 하부 전극 열, 하부 전극 상에 형성된 유전체막 및 유전체막 상에 형성된 상부전극을 구비한 복수 개의 커패시터 및 서로 인접하는 한 쌍의 하부 전극 열을 이루는 하부 전극들을 동시에 지지하는 띠(stripe) 형상인 복수의 지지대를 포함하고, 기판에 대하여 수평 방향으로 상호 인접하는 2개의 지지대는 기판으로부터 서로 다른 높이를 가지도록 형성된다.
커패시터, 지지대, 몰드층, LAL

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 커패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효면적을 증가시키는 방법이 많이 채용되고 있다.
하부 전극의 유효면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 그에 따라, 통상적으로 셀 정전용량을 향상시키기 위해서, 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서 전극 면적이 넓은 장점이 있다. 그러나 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형이나 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전용량을 확보하기 위해서 하부 전극의 높이가 증가하고 있고, 그에 따라 형성된 하부 전극이 유전체막 증착 전에 자주 쓰러지거나 부러지는 문제점이 있다. 이와 같이 하부 전극이 쓰러지는 현상의 주원인 중 하나는 몰드(mold)층 습식 식각 후, 세정액 건조(drying) 과정에서 세정액의 표면 장력에서 기인한다.
본 발명이 해결하고자 하는 과제는 커패시터를 포함하는 반도체 소자에 있어서, 하부 전극 간의 간격을 충분히 확보하면서도 하부 전극의 손상을 방지할 수 있고, 홀 내로 포토레지스트 유입 문제 및 폴리머 발생 등의 문제를 방지할 수 있는 지지대 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는 셀 영역이 정의된 기판, 상기 셀 영역 상부에 형성되고 각각 제1 방향으로 배열된 복수의 실린더 형상의 하부 전극으로 이루어지는 복수의 하부 전극 열, 상기 하부 전극 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 상부전극을 구비한 복수 개의 커패시터 및 서로 인접하는 한 쌍의 하부 전극 열을 이루는 상기 하부 전극들을 동시에 지지하는 띠(stripe) 형상인 복수의 지지대를 포함하고, 상기 기판에 대하여 수평 방향으로 상호 인접하는 2개의 지지대는 상기 기판으로부터 서로 다른 높이를 가지도록 형성한다.
상기 제1 방향에 수직인 제2 방향에서는 상기 복수의 하부 전극 열 중 교번적으로 선택되는 하부 전극 열의 하부 전극들만 일직선상에 배치되도록 상호 인접하는 2개의 하부 전극 열에서 각각 하부 전극들은 상호 지그재그(zigzag) 방식으로 어긋나게 배치될 수 있다.
상기 지지대는 셀 영역 에지(cell block edge)까지 연장되어 형성될 수 있다. 그리고 상기 복수의 지지대 중 상기 기판으로부터 동일한 높이를 가지는 지지대들은 상기 셀 영역 에지 부분에서 적어도 2 개씩 서로 연결될 수 있다. 또한 상기 복수의 지지대 중 상기 기판으로부터 동일한 높이를 가지는 지지대들은 상기 셀 영역 에지 부분에서 모두 서로 연결될 수 있다.
상기 지지대는 100Å 내지 5000Å의 두께를 갖는 것이 바람직하다. 그리고 상기 지지대는 지지하는 한 쌍의 하부 전극 열을 완전히 감싸도록 형성되는 것이 바람직하다.
상기 하부 전극은 10000Å 내지 40000Å의 높이를 가지며, 상기 지지대는 상기 하부 전극의 상부 끝단으로부터 상기 기판 방향으로 적어도 500Å 아래에 상면이 위치하도록 형성되는 것이 바람직하다.
본 발명에 따른 반도체 소자 제조 방법은 셀 영역 및 주변회로 영역을 가지는 기판을 준비하는 단계, 상기 기판 전면에 몰드층(mold layer)를 형성하고 상기 몰드층 상에 지지대를 형성하는 과정을 2회 반복하여 복수의 지지 몰드층을 형성하는 단계, 상기 지지 몰드층 상에 보호 몰드층을 형성하는 단계, 상기 지지 몰드층 및 상기 보호 몰드층을 식각하여 각각 제1 방향으로 배열된 복수의 홀로 이루어지는 복수의 홀 열을 형성하는 단계, 상기 홀의 내벽에 하부 전극을 형성하여 상기 제1 방향으로 배열되는 복수의 하부 전극으로 이루어지는 복수의 하부 전극 열을 형성하는 단계, 상기 몰드층 및 상기 보호 몰드층을 제거하는 단계 및 상기 하부 전극들 및 상기 지지대들 상에 유전체막 및 상부 전극을 형성하는 단계를 포함한 다.
상기 복수의 지지 몰드층을 형성하는 단계는, 상기 기판 전면으로 제1 몰드층을 형성하는 단계, 상기 제1 몰드층 상에 제1 지지대막을 형성하는 단계, 상기 제1 지지대막을 식각하여 띠 형상인 복수 개의 제1 지지대를 형성하는 단계, 상기 제1 몰드층 및 상기 제1 지지대 상에 제2 몰드층을 형성하는 단계, 상기 제2 몰드층 상에 제2 지지대막을 형성하는 단계 및 상기 제2 지지대막을 식각하여 띠 형상인 복수 개의 제2 지지대를 형성하는 단계를 포함할 수 있다.
상기 제1 방향에 수직인 제2 방향에서는 상기 복수의 홀 열 중 교번적으로 선택되는 홀 열의 홀들만 일직선상에 배치되도록 상호 인접하는 2개의 홀 열에서 각각 혈들은 상호 지그재그(zigzag) 방식으로 어긋나게 배치되도록 형성하는 것이 바람직하다.
상기 제1 지지대 및 상기 제2 지지대는 각각 상호 인접한 한 쌍의 하부 전극 열을 함께 지지하도록 형성하는 것이 바람직하다. 또한 상기 제1 지지대 및 상기 제2 지지대는 각각 서로 다른 한 쌍의 하부 전극 열을 지지하고, 상기 제1 지지대로 지지된 한 쌍의 하부 전극 열과 서로 인접하는 한 쌍의 하부 전극 열은 상기 제2 지지대로 지지되도록 형성하는 것이 바람직하다.
상기 몰드층 및 상기 보호 몰드층은 두께의 합이 10000Å 내지 40000Å이 되도록 형성하는 것이 바람직하다. 또한 상기 제1 지지대막 및 상기 제2 지지대막은 각각 100Å 내지 5000Å 두께를 갖도록 형성하는 것이 바람직하다.
상기 제1 지지대막 및 상기 제2 지지대막은 셀 영역과 주변회로 영역의 경계 부분인 셀 영역 에지 부분의 외부까지 연장하여 형성하는 것이 바람직하다.
상기 하부 전극을 형성하는 단계는, 상기 홀 내벽 및 상기 보호 몰드층 상으로 도전성 물질을 도포하여 도전막을 형성하는 단계, 상기 도전막 상에 매립층을 형성하는 단계 및 상기 보호 몰드층이 노출되도록 상기 매립층 및 상기 도전막을 일부 제거하는 평탄화를 하여 상기 도전막을 홀 내벽에 형성된 복수의 도전막들로 분리하는 단계를 포함하고, 상기 몰드층 및 상기 보호 몰드층을 제거하는 단계에서 상기 매립층도 제거하는 것이 바람직하다.
상기 몰드층 및 상기 보호 몰드층을 제거하는 단계는, 불산 또는 LAL(Limulus amoebocyte lysate)에 의한 리프트-오프(lift-off) 공정으로 수행되는 것이 바람직하다.
상기 복수의 지지 몰드층을 형성하는 단계는, 다른 몰드층 및 다른 지지대를 형성하는 과정을 1회 더 반복하는 단계를 더 포함하는 것이 바람직하다. 또한 상기 복수의 지지 몰드층을 형성하는 단계는, 다른 몰드층 및 다른 지지대를 형성하는 과정을 복수 회 더 반복하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 커패시터의 하부 전극을 지지하기 위한 지지대를 인접하는 한 쌍의 행, 열 또는 대각선 방향의 라인을 이루는 하부 전극들 사이에 띠 형태로 형성하되, 인접하는 지지대를 서로 다른 높이에 형성하여, 지지대의 너비를 확보할 수 있게 한다. 이를 통하여 각 지지대가 하부 전극을 안정적으로 감쌀 수 있으며, 하부 전극이 형성되는 홀 형성을 위한 몰드층 식 각시에 상기 몰드층과 상기 지지대 사이의 식각율 차이로 인한 상기 홀의 크기의 편차를 최소화할 수 있다. 따라서 상기 홀의 크기가 작게 형성될 경우 발생할 수 있는 커패시터 미형성 또는 불량을 없애고, 상기 커패시터들의 정전용량의 편차를 최소화할 수 있다.
또한 하부 전극의 최상부 끝단으로 지지대를 형성하는 것이 아니라 상부 끝단으로부터 소정 거리 이하에 형성함으로써, 하부 전극의 손상 문제, PR의 홀 내 유입에 따른 PR 제거 문제, 폴리머 발생 문제 등을 방지하여 우수한 정전 용량을 갖는 커패시터를 형성할 수 있게 한다.
이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 동일한 발명의 범위 내에서 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예 및 첨부 도면에 도시된 바에 한정되는 것은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1a는 본 발명의 실시 예에 따른 띠(stripe) 형상의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 1a를 참조하면, 커패시터를 포함하는 반도체 소자는 커패시터의 하부 전극(910)들을 지지하기 위한 지지대(600a, 610a)를 띠 형상으로 형성한다. 하부 전극(910)들은 제1 방향(x 방향)으로 다수의 열인 하부 전극 열(910a)을 이루며 배열되어 있다. 즉, 제1 방향(x 방향)으로 배열된 복수의 하부 전극(910)들로 이루어지는 복수의 하부 전극 열(910a)이 배열된다. 하부 전극 열(910a) 중 서로 인접하는 한 쌍의 하부 전극 열(910a) 사이에는 띠 형상의 지지대(600a, 610a)가 형성되어, 한 쌍의 하부 전극 열(910a)을 이루는 하부 전극(910)들을 동시에 지지한다.
하부 전극의 쓰러짐을 막기 위하여 격자 형태로 지지대를 형성하는 경우, 지지대 자체가 하부 전극에 스트레스를 주어 하부 전극들 전체가 비틀어지는 문제가 발생한다. 또한, 격자 형태의 지지대 존재로 인해 하부 전극들 사이의 간격이 좁아 후속 물질을 대칭적(symmetry)으로 균일하게 증착할 수 없는 문제점도 있다. 이와 같이 불균일하게 증착된 후속 물질은 하부 전극에 가해지는 스트레스를 증가시켜 비틀림 현상을 더욱 증가시키기도 한다.
그러나 지지대(600a, 610a)가 하부 전극(910)들 사이에 동일한 방향인 제1 방향(x)의 띠 형상으로 형성되면 스트레스는 지지대(600a, 610a)의 길이 방향인 제1 방향(x 방향)으로만 작용하므로 하부 전극(910)에 가해지는 스트레스를 줄일 수 있다. 더 나아가, 지지대(600a, 610a)가 띠 형상으로 형성되기 때문에 지지대(600a, 610a)의 패턴 형성을 위한 노광 공정을 좀더 용이하게 진행시킬 수 있다. 즉 띠 형상의 패턴을 위한 마스크 패턴은 격자 형태의 패턴을 위한 마스크 패턴에 비해 훨씬 간단하고 또한 패턴 사이즈 면에서도 크다. 따라서 노광 공정 시에 띠 형상의 패턴을 위한 마스크 패턴 형성이 매우 용이하다. 또한 지지대(600a, 610a)의 대칭성 유지 면에서 유리하기 때문이다.
또한, 하부 전극(910)들은 서로 인접하는 하부 전극 열(910a)들 사이에 서로 엇갈려 배열되어 공간을 최대로 활용할 수 있도록 배열되어 있다. 즉, 제2 방향(y 방향)에서는 복수의 하부 전극 열(910a) 중 교번적(alternatively)으로 선택되는 하부 전극 열(910a)의 하부 전극들만 일직선상에 배치된다. 따라서 상호 인접하는 2개의 하부 전극 열(910a)에서 각각 하부 전극(910)들은 상호 지그재그(zigzag) 방식으로 어긋나게 배치되어 있다.
도면 상 제1 방향(x 방향)으로 띠 형상의 지지대(600a, 610a)를 형성하였지만, 제2 방향(y 방향)으로 띠 형상의 지지대를 형성할 수 있음은 물론이다. 이 경우 상술한 설명에서 제1 방향(x 방향)과 제2 방향(y 방향)은 서로 반대로 적용된다.
도 1b는 본 발명의 실시 예의 제1 변형에 따른 띠 형상의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 1b를 참조하면, 상술한 하부 전극(910)의 배열을 가지고 사선 방향으로도 복수의 하부 전극(910)들이 복수의 하부 전극 열(910a)열을 이룰 수 있고, 서로 인접하는 한 쌍의 하부 전극 열(910a)을 이루는 하부 전극(910)들을 동시에 지지하는 띠 형상의 지지대(600a, 610a)를 형성할 수도 있다. 이는 근본적으로 사선 방향을 제1 방향(x 방향)으로 보면 도 1a에서 상술한 것과 아무런 차이가 없다. 다만 반도체 소자의 셀 블록에서 사선 방향으로 띠 형상의 지지대를 형성하는 것을 의미한다. 이는 후속 물질의 증착 시에 하부 전극(910) 간의 공간 확보 측면 및 대칭적인 측면에서 사선 방향으로 지지대를 형성하는 것이 유리하기 때문이다.
도 1a 및 도 1b를 참조하면, 지지대(600a, 610a)는 제1 지지대(600a) 및 제2 지지대(610a)를 포함한다. 제1 지지대(600a)와 제2 지지대(610a)를 기판에 대하여 동일한 높이에 형성할 경우, 띠 형태의 패턴 사이의 스페이스 확보를 위하여, 각 지지대(600a, 610a)는 그 폭이 좁아질 수밖에 없다. 따라서 각 지지대(600a, 610a)는 지지하는 하부 전극(910)들을 모두 감쌀 수 없다. 그러므로 지지되는 하부 전극(910)들을 모두 감쌀 수 있도록 지지대(600a, 610a)를 제1 지지대(600a) 및 제2 지지대(610a)로 나누어 기판에 대하여 서로 다른 높이에 형성하는 것이 바람직하다.
제1 지지대(600a) 및 제2 지지대(610a)를 기판에 대하여 서로 다른 높이에 형성하면 각각 제1 지지대(600a)와 제2 지지대(610a)에 지지되는 하부 전극(910)들을 모두 감싸도록 형성하면서도 띠 형태의 패턴 사이의 충분한 스페이스를 확보할 수 있다. 예를 들면, 제1 지지대(600a)를 기판에 대하여 제1 높이에 형성하되, 제1 지지대(600a)의 폭을 인접하는 하부 전극 열(910a)들 사이의 간격 및 하부 전극(910) 2개의 너비를 합친 값을 가지도록 형성할 수 있다. 이 경우, 인접하는 제1 지지대(600a) 사이의 간격인 스페이스는 제1 지지대(600a)의 폭보다 넓게 되어, 노광 공정에서 패턴 형성이 용이해진다.
같은 방법으로, 상기 제1 높이와 다른 기판에 대하여 제2 높이를 가지도록 제2 지지대(610a)를 형성할 수 있다. 이 경우에도 인접하는 제2 지지대(610a) 사이의 간격인 스페이스는 제2 지지대(610a)의 폭보다 넓게 되어, 충분히 패턴 형성이 가능하다. 이와 같이, 지지대(600a, 610a)들이 지지하는 하부 전극(910)들을 모두 감쌀 경우, 지지대로의 역할이 강화되어 하부 전극(910)들의 쓰러짐을 효과적으로 방지할 수 있다. 다만 제1 지지대(600a)에 의하여 지지되는 하부 전극(910)들은 제2 지지대(610a)와 연결되지 않고, 반대로 제2 지지대(610a)와 지지되는 하부 전극(910)들은 제1 지지대(600a)와 연결되지 않도록 제1 지지대(600a) 및 제2 지지대(610a)의 폭을 제한하는 것이 바람직하다.
지지대(600a, 610a)가 하부 전극(910)들을 모두 감싸지 못하고 하부 전극(910)들의 일부분에만을 감싸서 지지하는 경우, 하부 전극(910)을 형성하기 위한 홀 형성 공정에서 지지대(600a, 610a)와 미스 얼라인(miss align)이 발생하게 되면, 하부 전극(910)들 각각은 지지대(600a, 610a)에 의하여 둘러싸이는 비율이 다르게 된다. 특히 미세한 디자인 룰을 가지는 반도체 소자의 경우, 하부 전극(910)들이 지지대(600a, 610a)에 의하여 둘러싸이는 비율의 산포는 더욱 커지게 된다. 하부 전극(910)들은 지지대(600a, 610a) 및 몰드층을 식각하여 형성하는 상기 홀 내부에 형성된다. 따라서 하부 전극(910)들이 지지대(600a, 610a)에 의하여 둘러싸이는 비율이 다른 경우, 상기 홀을 식각하는 과정에서 지지대(600a, 610a)와 상기 몰드층 간의 식각율 차이로 인하여 상기 홀의 크기에 편차가 발생할 수 있다. 그러나 제1 지지대(600a)와 제2 지지대(610a)를 나누어 기판에 대하여 서로 다른 높이 로 형성하는 경우, 하부 전극(910)들을 감싸고 있는 지지대(600a, 610a)의 비율에 동일하게 할 수 있어 상기 홀의 크기에 편차가 생기는 것을 막을 수 있다.
도 2는 본 발명의 실시 예의 제2 변형에 따른 띠 형상의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 2를 참조하면, 제1 지지대(600a) 및 제2 지지대(610a)는 셀 영역 외곽 즉, 셀 영역 에지(cell block edge) 부분으로 연장되어 형성될 수 있다. 이는 하부 전극(910) 형성시 이용되는 몰드층에 대한 습식 식각 시에 지지대 물질이 녹을 수 있기 때문이다. 셀 영역 에지에서 제1 지지대(600a)는 두 개씩 서로 연결되는 형태로 형성될 수 있다. 마찬가지로 제2 지지대(610a)도 셀 영역 에지에서 두 개씩 서로 연결되는 형태로 형성될 수 있다. 또한 제1 지지대(600a) 및 제2 지지대(610a)는 각각 셀 영역 에지를 통해 3개 이상을 서로 연결하거나 전체를 모두 연결하는 형태로 구성될 수 있음은 물론이다.
도 3 내지 도 11b는 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 진행 단계에 따라 보여주는 평면도들 및 단면도들이다. 여기서, 도 4b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 4a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a의 I-I' 선을 절단한 단면도들이다.
도 3를 참조하면, 셀 영역 및 주변 회로 영역을 가지는 기판(100) 상에 형성된 층간 절연막(200), 컨택 플러그(300) 및 식각 저지막(400) 상에 커패시터 형성을 위한 제1 몰드층(500)을 형성하고, 제1 몰드층(500) 상부에 제1 지지대막(600)을 형성한다. 제1 지지대막(600)은 100Å 내지 5000Å의 두께를 갖는 것이 바람직하다. 제1 지지대막(600) 상에는 제1 지지대막(600)을 띠 형태로 패터닝하기 위한 제1 마스크 패턴(700)을 형성한다. 제1 마스크 패턴(700)은 형성하고자 하는 패턴의 형태에 따라 제1 방향(x 방향)의 띠 형태로 형성될 수 있다. 제1 마스크 패턴(700)은 예를 들면 포토레지스트(photoresist) 패턴일 수 있다. 또한 전술한 바와 같이 제1 마스크 패턴(700)은 셀 영역 상에 형성될 수도 있고, 셀 영역 및 셀 영역 에지까지 연장되어 형성될 수도 있다.
제1 마스크 패턴(700)은 뒤에 형성할 서로 인접하는 한 쌍의 하부 전극 열이 형성될 위치를 감쌀 수 있는 폭을 가지도록 형성한다. 그러나 상기 한 쌍의 하부 전극 열에 인접하는 다른 하부 전극 열이 형성될 위치에는 연결되지 않도록 제1 마스크 패턴(700)폭을 제한하여 결정한다. 또한 제1 마스크 패턴(700) 사이의 스페이스는 상기 한 쌍의 하부 전극 열에 인접하는 다른 서로 인접하는 한 쌍의 하부 전극 열이 형성될 위치가 노출되도록 한다. 따라서 제1 마스크 패턴(700)은 그 폭과 스페이스가 해당 반도체 공정에서 요구되는 최소 노광 기술에 비해서는 여유로운 값을 가지므로 용이하게 형성할 수 있다.
제1 지지대막(600)은 제1 몰드층(500)에 대하여 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 예컨대, 제1 몰드층(500) 제거 시에 LAL(Limulus amoebocyte lysate) 리프트-오프(lift-off) 공정을 이용하는 경우, LAL에 대해 식각율(etch rate)이 낮으며, 유전체(dielectric) 특성을 갖는 물질로 형성하는 것이 바람직하다. 만약, 제1 몰드층(500)이 SiO2, SiGe, Si, 및 탄소(carbon)계 물질막 중 어느 하나의 물질로 형성하는 경우, 제1 지지대막(600)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 그러나 제1 지지대막(600)의 재질이 위의 물질에 한정되는 것은 아니다.
도 4a 및 4b를 참조하면, 제1 지지대(600a) 사이로 노출된 제1 몰드층(500)이 도시된다. 띠 형태의 제1 지지대(600a)는 전술한 제1 마스크 패턴(700)을 식각 마스크로 하여 건식 식각을 통해 형성한다. 이를 통하여 제1 몰드층(500)과 제1 지지대(600a)가 이루는 제1 지지 몰드층(550)이 형성된다.
도 5를 참조하면, 제1지지 몰드층(550) 전면으로 제2 몰드층(510)을 형성하고, 제2 몰드층(510) 상부에 제2 지지대막(610)을 형성한다. 제2 지지대막(610)은 100Å 내지 5000Å의 두께를 갖는 것이 바람직하다. 제2 지지대막(610) 상에는 제2 지지대막(610)을 띠 형태로 패터닝하기 위한 제2 마스크 패턴(710)을 형성한다. 제2 마스크 패턴(710)은 형성하고자 하는 패턴의 형태에 따라 특정 방향의 띠 형태로 형성될 수 있다. 바람직하게는 제2 마스크 패턴(710)은 제1 마스크 패턴(700)과 같이 제1 방향(x 방향)의 띠 형태로 형성될 수 있다. 제2 마스크 패턴(700)은 예를 들면 포토레지스트 패턴일 수 있다.
제2 몰드층(510)은 제1 몰드층(500)과 동일 재질로 형성하거나 유사한 식각율, 예컨대 LAL 리프트 공정을 통해 제1 및 제2 몰드층(500, 510)을 제거하는 경우, LAL에 의한 제2 몰드층(510)의 식각율이 제1 몰드층(500) 식각율에 비해 10 % 이하의 차이를 갖는 물질로 형성하는 것이 바람직하다.
제2 지지대막(610)은 제2 몰드층(510)에 대하여 식각 선택비가 다른 물질로 형성하는 것이 바람직한다. 예컨대, 제2 몰드층(510) 제거 시에 LAL 리프트-오프 공정을 이용하는 경우, LAL에 대해 식각율이 낮으며, 유전체 특성을 갖는 물질로 형성하는 것이 바람직하다. 즉, 제1 몰드층(500) 및 제2 몰드층(510)은 제1 지지대막(600) 및 제2 지지대막(610)에 대하여 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 따라서 제2 지지대막(6100)은 제2 지지대막(610)과 동일 재질로 형성하거나 유사한 식각율을 갖는 물질로 형성하는 것이 바람직하다. 만약, 제2 몰드층(510)이 SiO2, SiGe, Si, 및 탄소계 물질막 중 어느 하나의 물질로 형성하는 경우, 제2 지지대막(610)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 그러나 제2 지지대막(610)의 재질이 위의 물질에 한정되는 것은 아니다.
제2 마스크 패턴(710)을 제1 마스크 패턴(700)과 같은 제1 방향(x 방향)의 띠 형태로 형성할 경우, 제2 마스크 패턴(710)은 제1 지지대(500) 사이의 스페이스 상에 형성하는 것이 바람직하다. 또한 제1 지지대(500)에 의하여 지지될 후속에 형성될 인접하는 한 쌍의 하부 전극 열 사이에 있는 다른 한 쌍의 하부 전극 열이 형성될 위치를 감쌀 수 있는 폭을 가지도록 제2 마스크 패턴(710)을 형성하는 것이 바람직하다.
도 6a 및 6b를 참조하면, 제2 지지대(610a) 사이로 노출된 제2 몰드층(510)이 도시된다. 제2 지지대(610a)의 띠 형태의 패턴은 전술한 제2 마스크 패턴(710) 을 식각 마스크로 하여 건식 식각을 통해 형성한다. 이를 통하여 제2 몰드층(510)과 제2 지지대(610)로 이루어지는 제2 지지 몰드층(550a)이 형성된다. 즉 제1 지지 몰드층(550) 상에 제2 지지 몰드층(550a)이 형성되는 복수의 지지 몰드층 구조를 이룬다. 이때 제2 지지대(610a) 사이의 스페이스 하부에는 제1 지지대(600a)의 띠 형태의 패턴이 위치하게 된다.
도 7a 및 7b를 참조하면, 제2 지지 몰드층(550a) 상에 보호 몰드층(800)을 형성한다. 보호 몰드층(800)은 제1 몰드층(500) 및 제2 몰드층(510)과 동일 재질로 형성하거나 유사한 식각율, 예컨대 LAL 리프트 공정을 통해 제1 및 제2 몰드층(500, 510)과 보호 몰드층(800)을 제거하는 경우, LAL에 의한 보호 몰드층(800)의 식각 속도가 제1 및 제2 몰드층(500, 510)의 식각율에 비해 10 % 이하의 차이를 갖는 물질로 형성하는 것이 바람직하다. 보호 몰드층(800)은 제2 지지막(610a)을 모두 덮을 수 있는 두께로 형성하되, 적어도 500Å의 두께를 가지도록 형성하는 것이 바람직하다. 또한 제1, 제2 몰드층(500, 510) 및 보호 몰드층(800)의 두께의 합은 10000Å 내지 40000Å인 것이 바람직하다.
도 8a 및 8b를 참조하면, 하부 전극을 형성할 위치에 컨택 플러그(300)이 노출될 때까지 제1 지지 몰드층(550), 제2 지지 몰드층(550a), 보호 몰드층(800) 및 식각 저지막(400)을 건식 식각하여 다수의 홀(900)을 형성한다. 이러한 홀(900)은 후에 형성되는 복수의 하부 전극들이 이루는 복수의 하부 전극 열을 이룰 수 있도록 형성한다. 이를 통하여 각각 제1 방향(x 방향)으로 배열된 복수의 홀(900)로 이루어지는 복수의 홀 열(900a)이 형성된다. 물론, 도면에는 나타나지 않았으나 사선 방향을 제1 방향으로 하여 복수의 홀 열을 형성할 수도 있다. 더불어 상기 하부 전극의 공간 활용도를 최대로 하기 위해 서로 인접하는 홀 열(900a)을 이루는 홀(900)들은 서로 엇갈려 배열되도록 형성하는 것이 바람직하다. 즉, 제2 방향(y 방향)에서는 복수의 홀 열(900a) 중 교번적(alternatively)으로 선택되는 홀 열(900a)의 홀(900)들만 일직선상에 배치된다. 따라서 상호 인접하는 2개의 홀 열(900a)에서 각각 홀(900)들은 상호 지그재그(zigzag) 방식으로 어긋나게 배치되어 있다.
한편, 전술한 대로 인접하는 한 쌍의 홀 열(900a)을 이루는 홀(900)들은 띠 형태의 제1 및 제2 지지대(600a, 610a)에 의해 서로 연결되는 구조로 형성된다. 또한 제1 지지대(600a)에 의하여 연결되는 홀(900)들은 제2 지지대(610a)와 연결되지 않고, 제2 지지대(610a)에 의하여 연결되는 홀(900)들은 제1 지지대(600a)와 연결되지 않게 된다. 특히 제1 지지대(600a)에 의하여 연결되는 인접하는 한 쌍의 홀 열(900a)들과 인접하는 다른 한 쌍의 인접하는 홀 열(900a)들은 제2 지지대(600a)에 의하여 연결된다. 즉, 한 쌍의 홀 열(900a)들이 번갈아서 각각 제1 지지대(600a) 및 제2 지지대(610a)에 의하여 연결된다..
도 9a 및 9b를 참조하면, 기판(100)의 결과물 전면, 즉 홀(900) 내벽 및 보호 몰드층(800) 상으로 도전성 물질을 증착한 후, 각 홀(900) 내벽의 도전성 물질을 분리하여 복수의 하부 전극(910)들을 형성한다. 하부 전극(910)은 상기 도전성 물질의 형성 후, 홀(900)을 매립할 수 있도록 기판(100) 상의 결과물 전면으로 매립층(850)을 형성하고, 에치백(etch-back) 및/또는 화학적 기계적 연마(CMP) 공정 을 통해 보호 몰드층(800)이 노출될 때까지 매립층(850) 및 상기 도전성 물질을 제거하는 평탄화 공정을 통하여 이루어진다. 하부 전극(910)은 예를 들면, 폴리실리콘 또는 티타늄나이트라이드(TiN)로 형성될 수 있으며, 매립층(850)은 에치백에 의해, 보호 몰드층(800) 상의 상기 도전성 물질은 화학적 기계적 연마 공정을 통해 제거할 수 있다. 매립층(850)은 제1, 제2 몰드층(500, 510) 및 보호 몰드층(800)과 동일 재질로 형성하거나 유사한 식각율을 갖는 물질로 형성할 수 있다. 매립층(850)은 예를 들면, 산화막일 수 있다.
만일 보호 몰드층(800)을 형성하지 않아 하부 전극(910) 상부 끝단으로 지지대를 형성하는 경우, 앞서의 에치백이나 화학적 기계적 연마를 통해 하부 전극이 노출된다. 그 후 제2 지지대막(610)을 띠 형태로 패터닝하므로, 제2 지지대(610a) 형성을 위한 식각 공정 시에 TiFx 와 같은 비휘발성 폴리머가 발생하여 잘 제거되지 않고, 포토레지스트가 하부 전극(910) 내부로 흘러들어가 제거가 어려울 수 있다. 또한 하부 전극이 일부 손실되어 커패시터 정전 용량 감소나 누설 전류 발생 등의 문제가 있었으나, 본 실시 예에서는 제2 지지대(610a)가 하부 전극(910) 형성 전에 이미 형성되므로 이와 같은 문제를 해결할 수 있다.
도 10a 및 10b를 참조하면, 하부 전극(910) 형성 후, 제1, 제2 몰드층(500, 510) 및 보호 몰드층(800)을 습식 식각을 통해 제거한다. 또한 매립층(850)은 제1, 제2 몰드층(500, 510) 및 보호 몰드층(800)과 함께 제거할 수 있고, 따로 제거할 수도 있다. 예컨대, 제1, 제2 몰드층(500, 510), 보호 몰드층(800) 및 매립층(850)을 불산 또는 LAL을 이용하여 리프트-오프 공정 방법을 이용하여 제거할 수 있다. 따라서, 전술한 바와 같이 제1 지지대(600a) 및 제2 지지대(610a)는 LAL에 대하여 제1, 제2 몰드층(500, 510) 및 보호 몰드층(800)에 비해 식각율이 낮은 것이 바람직하다.
하부 전극(910)들은 전술한 바와 같이 제1 지지대(600a) 또는 제2 지지대(610a)에 의하여 감싸지면 지지된다. 또한 제1 지지대(600a)가 지지하는 인접하는 하부 전극 열(910a)들과 인접하는 다른 한 쌍의 하부 전극열(910a)들은 제2 지지대(610a)에 의하여 지지되는 형태가 번갈아서 반복된다. 따라서 하나의 하부 전극(910)은 제1 지지대(600a) 또는 제2 지지대(610a) 중 하나에 의해서만 지지된다.
도 11a 및 11b를 참조하면, 제1, 제2 몰드층(500, 510), 보호 몰드층(800) 및 매립층(850)의 제거 후, 하부 전극(910) 상으로 유전체막(920) 및 상부 전극(930)을 형성하여 커패시터(950)를 완성한다.
도 12는 본 발명의 실시 예의 제3 변형에 의한 띠 형태의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 12를 참조하면, 제1 지지대(600a) 및 제2 지지대(610a)를 가지는 도 1과 달리 제3 지지대(620a)를 더 포함한다. 즉 한 쌍의 서로 인접하는 하부 전극열(910a)들을 각각 다른 높이를 가지는 제1 지지대(600a), 제2 지지대(610a) 및 제3 지지대(620a)가 번갈아가며 감싸도록 지지한다. 이 경우, 전술한 실시 예에 의한 반도체 제조 공정에서 제2 지지대(610a)를 형성한 후 제3 몰드층(미도시) 및 제3 지지대막(미도시)을 형성한 후 같은 방법으로 상기 제3 지지대막(미도시)을 식각하여 제3 지지대(620a)를 띠 모양의 패턴으로 만드는 단계를 더 포함하여 제3 지지 몰드층을 형성한다. 같은 방법으로 다른 지지 몰드층를 반복적으로 형성하여 커패시터를 지지하는 지지대를 더 많이 형성하는 것도 가능하다.
도 1a는 본 발명의 실시 예에 따른 띠(stripe) 형상의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 1b는 본 발명의 실시 예의 제1 변형에 따른 띠 형상의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 2는 본 발명의 실시 예의 제2 변형에 따른 띠 형상의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
도 3 내지 도 11b는 본 발명의 실시 예에 따른 반도체 소자 제조 방법을 진행 단계에 따라 보여주는 평면도들 및 단면도들이다. 여기서, 도 4b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 4a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a의 I-I' 선을 절단한 단면도들이다.
도 12는 본 발명의 실시 예의 제3 변형에 의한 띠 형태의 지지대가 형성된 실린더형 커패시터의 하부 전극들에 대한 평면도이다.
<도면에 주요부분에 대한 설명>
100 : 기판, 200 : 층간 절연막, 300 : 컨택 플러그, 400 : 식각 저지막, 500 : 제1 몰드층, 510 : 제2 몰드층, 550 : 제1 지지 몰드층, 550a : 제2 지지 몰드층, 600 : 제1 지지대막, 600a : 제1 지지대, 610 : 제2 지지대막, 610a : 제2 지지대, 700 : 제1 마스크 패턴, 710 : 제2 마스크 패턴, 800 : 보호 몰드층, 850 : 매립층, 900 : 홀, 900a : 홀 열, 910 : 하부 전극, 910a : 하부 전극 열, 920 : 유전체막, 930 : 상부 전극, 950 : 커패시터

Claims (20)

  1. 셀 영역이 정의된 기판;
    상기 셀 영역 상부에 형성되고 각각 제1 방향으로 배열된 복수의 실린더 형상의 하부 전극으로 이루어지는 복수의 하부 전극 열, 상기 하부 전극 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 상부전극을 구비한 복수 개의 커패시터 및
    서로 인접하는 한 쌍의 하부 전극 열을 이루는 상기 하부 전극들을 동시에 지지하는 띠(stripe) 형상인 복수의 지지대를 포함하고,
    상기 기판에 대하여 수평 방향으로 상호 인접하는 2개의 지지대는 상기 기판으로부터 서로 다른 높이를 가지는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 방향에 수직인 제2 방향에서는 상기 복수의 하부 전극 열 중 교번적으로 선택되는 하부 전극 열의 하부 전극들만 일직선상에 배치되도록 상호 인접하는 2개의 하부 전극 열에서 각각 하부 전극들은 상호 지그재그(zigzag) 방식으로 어긋나게 배치되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 지지대는 셀 영역 에지(cell block edge)까지 연장되어 형성되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 복수의 지지대 중 상기 기판으로부터 동일한 높이를 가지는 지지대들은 상기 셀 영역 에지 부분에서 적어도 2 개씩 서로 연결되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제3 항에 있어서,
    상기 복수의 지지대 중 상기 기판으로부터 동일한 높이를 가지는 지지대들은 상기 셀 영역 에지 부분에서 모두 서로 연결되어 있는 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 지지대는 지지하는 한 쌍의 하부 전극 열을 완전히 감싸도록 형성되는 것을 특징으로 하는 반도체 소자.
  9. 셀 영역 및 주변회로 영역을 가지는 기판을 준비하는 단계;
    상기 기판 전면에 몰드층(mold layer)를 형성하고 상기 몰드층 상에 지지대를 형성하는 과정을 2회 반복하여 복수의 지지 몰드층을 형성하는 단계;
    상기 지지 몰드층 상에 보호 몰드층을 형성하는 단계;
    상기 지지 몰드층 및 상기 보호 몰드층을 식각하여 각각 제1 방향으로 배열된 복수의 홀로 이루어지는 복수의 홀 열을 형성하는 단계;
    상기 홀의 내벽에 하부 전극을 형성하여 상기 제1 방향으로 배열되는 복수의 하부 전극으로 이루어지는 복수의 하부 전극 열을 형성하는 단계;
    상기 몰드층 및 상기 보호 몰드층을 제거하는 단계; 및
    상기 하부 전극들 및 상기 지지대들 상에 유전체막 및 상부 전극을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    상기 복수의 지지 몰드층을 형성하는 단계는,
    상기 기판 전면으로 제1 몰드층을 형성하는 단계;
    상기 제1 몰드층 상에 제1 지지대막을 형성하는 단계;
    상기 제1 지지대막을 식각하여 띠 형상인 복수 개의 제1 지지대를 형성하는 단계;
    상기 제1 몰드층 및 상기 제1 지지대 상에 제2 몰드층을 형성하는 단계;
    상기 제2 몰드층 상에 제2 지지대막을 형성하는 단계; 및
    상기 제2 지지대막을 식각하여 띠 형상인 복수 개의 제2 지지대를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 삭제
  12. 제10 항에 있어서,
    상기 제1 지지대 및 상기 제2 지지대는 각각 상호 인접한 한 쌍의 하부 전극 열을 함께 지지하도록 형성되는 것을 특징으로 반도체 소자 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 지지대 및 상기 제2 지지대는 각각 서로 다른 한 쌍의 하부 전극 열을 지지하고, 상기 제1 지지대로 지지된 한 쌍의 하부 전극 열과 서로 인접하는 한 쌍의 하부 전극 열은 상기 제2 지지대로 지지되도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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