KR101090369B1 - 캐패시터 제조 방법 - Google Patents

캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 홀의 낫오픈 및 분리막의 손실을 방지하여 정전용량을 증대시킬 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 기판 상부에 제1분리막, 지지막 및 제2분리막을 적층하는 단계; 하드마스크막패턴을 식각장벽으로 상기 제2분리막, 지지막 및 제1분리막을 순차적으로 식각하여 홀을 형성하는 단계; 상기 홀의 측벽 및 하드마스크막패턴의 표면을 덮는 캡핑막을 형성하는 단계; 상기 캡핑막 상에 상기 홀을 매립하는 도전막을 형성하는 단계; 상기 도전막을 에치백하여 스토리지노드를 형성하는 단계; 및 상기 하드마스크막패턴을 제거하는 단계를 포함하고, 상술한 본 발명은 캡핑막을 형성한 후에 스토리지노드분리를 위한 에치백공정을 진행하므로써 높이에 대한 증가없이 정전용량을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 캡핑막을 이용하여 홀의 보잉을 제거하므로써 스토리지노드의 브릿지를 방지할 수 있는 효과가 있다.

Description

캐패시터 제조 방법{METHOD FOR MANUFACTURING CAPACITOR}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 캐패시터 제조 방법에 관한 것이다.
DRAM이 고집적화됨에 따라 대부분의 포토레지스트 형성 공정이 ArF 레지스트를 이용하는 공정으로 전환되고 있으며, 식각 공정도 2㎛ 이상의 깊은 콘택(Deep Contact) 형성 기술이 필요하게 되었다.
대표적인 깊은 콘택 형성 공정은 캐패시터의 스토리지노드 공정이다. 캐패시터의 스토리지노드 공정은 큰 종횡비(High aspect ratio)의 홀(Hole)을 형성한 후 홀 내부에 스토리지노드를 형성한다. 스토리지노드 공정은 디자인룰이 작아지고 홀 크기(Hole Size)가 감소됨에 따라 스토리지노드 용량을 확보하기 위한 방법으로서 홀 높이(Hole Height)를 계속하여 높이는 방법을 사용하여 왔다.
그리고, 홀 높이가 증가함에 따라 후속 습식딥아웃 공정시 스토리지노드의 쓰러짐(Leaning)을 방지하기 위해 지지체(Supporter)를 적용하고 있다.
그러나, 홀 높이를 증가시키는 방법은 식각 공정시 낫오픈(Not Open) 등의 문제가 발생하여 캐패시터의 정전용량(Capacitance; Cs)을 증가시키는데 한계가 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 소정 공정이 완료된 기판(11) 상에 층간절연막(12)을 형성한다. 층간절연막(12)을 관통하는 스토리지노드콘택홀(도면부호 생략)을 매립하는 스토리지노드콘택플러그(13)를 형성한다.
스토리지노드콘택플러그(13)를 포함한 층간절연막(12) 상에 제1분리막(14)을 형성한다. 제1분리막(14) 상에 지지막(Supporter layer, 15)을 형성한다. 지지막(15)은 질화막을 포함한다. 지지막(15) 상에 제2분리막(16)을 형성한다. 제1분리막(14)과 제2분리막(16)은 산화막을 포함한다.
제2분리막(16) 상에 하드마스크막패턴(17)을 형성한다. 하드마스크막패턴(17)을 식각장벽으로 제2분리막(16), 지지막(15) 및 제1분리막(14)을 순차적으로 식각한다. 이에 따라, 스토리지노드콘택플러그(13)를 노출시키는 홀(18)이 형성된다.
도 1b에 도시된 바와 같이, 하드마스크막패턴(17)을 제거한다. 홀(18)을 포함한 전면에 스토리지노드도전막(19)을 형성한다. 스토리지노드도전막(19)은 티타늄질화막(TiN)을 포함한다.
도 1c에 도시된 바와 같이, 스토리지노드분리공정을 진행한다. 스토리지노드분리공정은 스토리지노드도전막(19)을 선택적으로 제거하여 홀(18) 내부에만 잔류시키는 공정이다. 스토리지노드분리 공정은 에치백공정(Etchback process)으로 진행하거나 CMP 공정 및 에치백공정을 순차적으로 진행할 수 있다. 위와 같은 스토리지노드분리 공정에 의해 홀(18) 내부를 매립하는 스토리지노드(19A)가 형성된다.
종래기술은 스토리지노드분리 공정이 에치백 공정을 수반하므로, 제2분리막(16)도 동시에 에치백되어 도면부호 '16A'와 같이 손실된다.
이와 같이, 제2분리막(16A)이 손실되면 그만큼 스토리지노드(19A)의 높이가 낮아지게 됨에 따라 정전용량이 감소할 수 밖에 없다. 예컨대, 제2분리막(16)의 최초 형성시 두께가 1100Å인 경우, 스토리지노드분리 공정의 에치백공정에 의해 손실되는 두께만큼 정전용량 감소를 초래한다.
본 발명은 홀의 낫오픈 및 분리막의 손실을 방지하여 정전용량을 증대시킬 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 기판 상부에 제1분리막, 지지막 및 제2분리막을 적층하는 단계; 하드마스크막패턴을 식각장벽으로 상기 제2분리막, 지지막 및 제1분리막을 순차적으로 식각하여 홀을 형성하는 단계; 상기 홀의 측벽 및 하드마스크막패턴의 표면을 덮는 캡핑막을 형성하는 단계; 상기 캡핑막 상에 상기 홀을 매립하는 도전막을 형성하는 단계; 상기 도전막을 에치백하여 스토리지노드를 형성하는 단계; 및 상기 하드마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 캡핑막을 형성하는 단계는 상기 홀을 포함한 전면에 산화막을 형성하는 단계; 상기 산화막에 이온주입을 실시하는 단계; 및 상기 홀의 바닥이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 한다. 또한, 상기 캡핑막을 형성하는 단계는 상기 하드마스크막패턴의 표면에서 형성되는 두께가 상기 홀의 측벽에서 형성되는 두께보다 더 두껍게 하여 산화막을 형성하는 단계; 및 상기 홀의 바닥 및 상기 지지막의 측벽이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 한다. 또한, 상기 캡핑막을 형성하는 단계는 상기 홀을 포함한 전면에 질화막을 형성하는 단계; 및 상기 홀의 바닥이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 캡핑막을 형성한 후에 스토리지노드분리를 위한 에치백공정을 진행하므로써 높이에 대한 증가없이 정전용량을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 캡핑막을 이용하여 홀의 보잉을 제거하므로써 스토리지노드의 브릿지를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터 제조 방법을 도시한 도면이다.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 4a 내지 도 4g는 본 발명의 제3실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 소정 공정이 완료된 기판(21) 상에 층간절연막(22)을 형성한다. 여기서, 소정 공정은 트랜지스터 공정 및 비트라인 공정을 포함할 수 있다.
층간절연막(22)을 식각하여 스토리지노드콘택홀(도면부호 생략)을 형성한다. 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그(23)를 형성한다. 스토리지노드콘택플러그(23)는 폴리실리콘을 증착한 후 에치백하여 형성할 수 있다.
스토리지노드콘택플러그(23)를 포함한 층간절연막(22) 상에 제1분리막(24)을 형성한다. 제1분리막(24)은 절연막을 포함하며, 바람직하게, 산화막을 포함한다.
제1분리막(24) 상에 지지막(Supporter layer, 25)을 형성한다. 지지막(25)은 후속 습식딥 공정시 스토리지노드가 쓰러지는 것을 방지하는 지지체(Supporter) 역할을 한다. 지지막(25)은 질화막을 포함한다. 질화막을 지지막(25)으로 사용하는 캐패시터를 NFC(Nitride Floating Capacitor) 구조라고 한다.
지지막(25) 상에 제2분리막(26)을 형성한다. 제2분리막(26)은 후속 식각 공정시 지지막(25)을 보호하는 역할을 한다. 제2분리막(26)은 산화막을 포함한다. 제2분리막(26)은 지지막(25) 상부에 형성되므로, NFC 상부 산화막(Top oxide)이라고 일컫는다.
제2분리막(26) 상에 하드마스크막패턴(27)을 형성한다. 하드마스크막패턴(27)은 폴리실리콘을 포함한다. 하드마스크막패턴(27)은 감광막패턴(28)을 이용한 식각 공정에 의해 형성된다. 감광막패턴(28)은 홀이 정의되어 있다. 여기서, 홀은 스토리지노드가 형성될 영역을 정의한다. 이에 따라, 하드마스크막패턴(27)에 감광막패턴(28)의 홀이 전사된다.
도 2b에 도시된 바와 같이, 감광막패턴(28)을 제거한다. 하드마스크막패턴(27)을 식각장벽으로 제2분리막(26), 지지막(25) 및 제1분리막(24)을 순차적으로 식각한다. 이에 따라, 스토리지노드콘택플러그(23)를 노출시키는 홀(29)이 형성된다. 홀(29)은 스토리지노드가 형성되는 영역으로서, 스토리지노드홀(Storage node hole)이라고도 약칭한다. 홀(29) 형성 이후 제1분리막패턴(24A) 상에는 지지막패턴(25A), 제2분리막패턴(26A) 및 하드마스크막패턴(27)이 잔류한다.
도 2c에 도시된 바와 같이, 하드마스크막패턴(27)을 잔류시킨 상태에서 캡핑막(Capping layer, 30)을 형성한다. 캡핑막(30)은 절연막, 특히 산화막을 포함한다. 바람직하게, 캡핑막(30)은 단차피복성(Step coverage)이 좋은 산화막을 포함한다. 예를 들어, 캡핑막(30)은 ULTO(Ultra Low Temperature Oxide) 또는 LPTEOS(Low Pressure Chemical Vapor Deposition Tetra-Ethyl-Ortho-Silicate)를 포함한다. 이와 같이, 단차피복성이 좋은 산화막을 이용하여 캡핑막(30)을 형성하면 홀(29)의 입구가 막히는 것을 방지한다. 캡핑막(30)은 200Å 이하의 두께로 형성한다.
후속하여 에치백 공정을 진행하므로써 스토리지노드콘택플러그(23)의 표면을 노출시킨다. 에치백 공정은 이온주입(31)을 실시한 후에 진행할 수도 있다.
캡핑막(30)은 홀(29)의 상부 측벽에서 발생할 수 있는 보잉(Bowing)에 의한 브릿지를 방지하는 역할도 수행한다. 즉, 캡핑막(30)이 홀(29) 형성시 발생된 보잉을 채우게 되어 보잉의 크기(Bowing CD)를 감소시킨다. 이에 따라 이웃하는 홀(29)간의 브릿지를 방지한다.
캡핑막(30)에 대해 이온주입(31)을 실시한다. 이온주입(31)에 의해 후속 습식 딥아웃 공정시 캡핑막(30)이 제거되지 않는다. 통상적으로 산화막은 이온주입이 실시되면 습식식각속도가 느려진다. 따라서, 캡핑막(30)과 제1,2분리막패턴(24A, 26A)이 모두 산화막이나, 습식딥아웃 공정시 제1,2분리막패턴(24A, 26A)은 제거되지만 이온주입(31)이 수행된 캡핑막(30)은 제거되지 않는다. 결국, 지지막패턴(25A)과 스토리지노드 사이에 캡핑막(30)이 잔류하므로써 스토리지노드의 흔들림(lifting)이 방지된다. 이온주입(31)은 틸트이온주입(Tilt implant)을 적용할 수 있다. 이온주입(31)은 BF2를 이용한다.
도 2d에 도시된 바와 같이, 캡핑막(30)을 포함한 전면에 스토리지노드도전막(32)을 형성한다. 스토리지노드도전막(32)은 홀(29)의 내부를 갭필하는 두께로 형성한다. 스토리지노드도전막(32)은 금속막을 포함한다. 바람직하게, 스토리지노드도전막(31)은 티타늄질화막(TiN)을 포함한다.
도 2e에 도시된 바와 같이, 스토리지노드분리공정을 진행한다. 스토리지노드분리공정은 스토리지노드도전막(32)을 선택적으로 제거하여 홀(29) 내부에만 잔류시키는 공정이다. 바람직하게, 스토리지노드분리 공정은 에치백공정(Etchback process)으로 진행하거나 CMP 공정 및 에치백공정을 순차적으로 진행할 수 있다. 위와 같은 스토리지노드분리 공정에 의해 홀(29) 내부를 매립하는 스토리지노드(32A)가 형성된다. 홀(29)의 내부를 매립하므로, 스토리지노드(32A)는 필라(Pillar) 구조가 된다.
스토리지노드분리 공정이 에치백 공정을 수반하므로, 스토리지노드(32A)의 상부표면은 일정 깊이 리세스된다. 캡핑막(30)도 동시에 에치백되어 도면부호 '30A'와 같이 리세스된다. 스토리지노드도전막(32)의 에치백 공정시 캡핑막(30)이 손실되다가 하드마스크막패턴(27)의 측벽이 모두 노출되면 식각을 정지시킨다. 이에 따라 제2분리막패턴(26A)의 어택없이 에치백 공정이 정지된다. 결국, 제2분리막패턴(26A)의 손실이 방지되므로, 스토리지노드(32A)의 높이를 확보하게 되어 정전용량을 확보할 수 있다. 예컨대, 제2분리막패턴(26A)의 최초 형성시 두께가 1100Å인 경우, 스토리지노드분리 공정의 에치백공정에 의해 손실되지 않으므로, 1100Å만큼의 정전용량을 더 확보한다.
잔류하는 캡핑막(30A)은 이웃하는 스토리지노드(32A)간의 브릿지를 방지하는 역할도 수행한다.
도 2f에 도시된 바와 같이, 하드마스크막패턴(27)을 제거한다. 하드마스크막패턴(27)이 폴리실리콘이므로, 제2분리막패턴(26A)의 손실없이 하드마스크막패턴(27)을 선택적으로 제거할 수 있다.
도 2g에 도시된 바와 같이, 습식딥아웃을 진행한다. 이에 따라, 제1분리막패턴(24A)과 제2분리막패턴(26A)이 모두 제거된다. 캡핑막(30A)은 이온주입되어 있기 때문에 습식딥아웃 공정시 제거되지 않는다. 따라서, 지지막패턴(25A)과 스토리지노드(32A) 사이에 공간이 발생하지 않는다. 지지막패턴(25A)은 습식딥아웃 공정시 스토리지노드(32A)가 쓰러지는 것을 방지한다. 습식딥아웃 공정시 습식케미컬이 흘러들어가도록 지지막패턴(25A)의 일부(25B)가 미리 제거될 수 있다.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소정 공정이 완료된 기판(41) 상에 층간절연막(42)을 형성한다. 여기서, 소정 공정은 트랜지스터 공정 및 비트라인 공정을 포함할 수 있다.
층간절연막(42)을 식각하여 스토리지노드콘택홀(도면부호 생략)을 형성한다. 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그(43)를 형성한다. 스토리지노드콘택플러그(43)는 폴리실리콘을 증착한 후 에치백하여 형성할 수 있다.
스토리지노드콘택플러그(43)를 포함한 층간절연막(42) 상에 제1분리막(44)을 형성한다. 제1분리막(44)은 절연막을 포함하며, 바람직하게, 산화막을 포함한다.
제1분리막(44) 상에 지지막(Supporter layer, 45)을 형성한다. 지지막(45)은 후속 습식딥 공정시 스토리지노드가 쓰러지는 것을 방지하는 지지체(Supporter) 역할을 한다. 지지막(45)은 질화막을 포함한다. 질화막을 지지막(45)으로 사용하는 캐패시터를 NFC(Nitride Floating Capacitor) 구조라고 한다.
지지막(45) 상에 제2분리막(46)을 형성한다. 제2분리막(46)은 후속 공정시 지지막을 보호하는 역할을 한다. 제2분리막(46)은 산화막을 포함한다.
제2실시예는 지지막(45)의 위치를 제1실시예보다 더 아래로 내린다. 이에 따라, 제2분리막(46)의 두께가 증가한다.
제2분리막(46) 상에 하드마스크막패턴(47)을 형성한다. 하드마스크막패턴(47)은 폴리실리콘을 포함한다. 하드마스크막패턴(47)은 감광막패턴(48)을 이용한 식각 공정에 의해 형성된다. 감광막패턴(48)은 홀이 정의되어 있다. 여기서, 홀은 스토리지노드가 형성될 영역을 정의한다. 이에 따라, 하드마스크막패턴(47)에 감광막패턴(48)의 홀이 전사된다.
도 3b에 도시된 바와 같이, 감광막패턴(48)을 제거한다. 하드마스크막패턴(47)을 식각장벽으로 제2분리막(46), 지지막(45) 및 제1분리막(44)을 순차적으로 식각한다. 이에 따라, 스토리지노드콘택플러그(43)를 노출시키는 홀(49)이 형성된다. 홀(49)은 스토리지노드가 형성되는 영역으로서, 스토리지노드홀(Storage node hole)이라고도 약칭한다. 홀(49) 형성 이후 제1분리막패턴(44A) 상에는 지지막패턴(45A), 제2분리막패턴(46A) 및 하드마스크막패턴(47)이 잔류한다.
도 3c에 도시된 바와 같이, 하드마스크막패턴(47)을 잔류시킨 상태에서 캡핑막(Capping layer, 50)을 형성한다. 캡핑막(50)은 절연막, 특히 산화막을 포함한다. 캡핑막(50)은 플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 단차피복성(Step coverage)이 열악한 방법을 이용하여 형성한다. 이에 따라, 하드마스크막패턴(47)의 상부에서 형성되는 두께가 나머지 표면에서 형성되는 두께보다 더 두껍다. 캡핑막(50)은 USG(Undoped Silicate Glass)를 포함한다. 플라즈마화학기상증착법(PECVD)을 이용하여 USG를 증착하면, 단차피복성이 열악하게 하여 증착할 수 있다. 캡핑막(50)이 제2분리막패턴(46A)의 측벽은 덮고 지지막패턴(45A)의 측벽은 덮지 않도록 한다.
위와 같이, 단차피복성이 열악하게 하여 캡핑막(50)을 형성하면, 종횡비가 큰 홀(49)의 바닥면 및 하부 측벽에서는 증착되지 않는다. 홀(49)의 바닥면 및 하부측벽에서 증착되더라도 그 두께가 매우 얇기 때문에 후속 에치백 공정을 진행하여 스토리지노드콘택플러그(43)의 표면을 노출시킨다.
캡핑막(50)은 홀(49)의 상부 측벽에서 발생할 수 있는 보잉(Bowing)에 의한 브릿지를 방지하는 역할도 수행한다. 즉, 캡핑막(50)이 홀(49) 형성시 발생된 보잉을 채우게 되어 보잉의 크기(Bowing CD)를 감소시킨다. 이에 따라 이웃하는 홀(49)간의 브릿지를 방지한다.
도 3d에 도시된 바와 같이, 캡핑막(50)을 포함한 전면에 스토리지노드도전막(51)을 형성한다. 스토리지노드도전막(51)은 홀(49)의 내부를 갭필하는 두께로 형성한다. 스토리지노드도전막(51)은 금속막을 포함한다. 바람직하게, 스토리지노드도전막(51)은 티타늄질화막(TiN)을 포함한다.
도 3e에 도시된 바와 같이, 스토리지노드분리공정을 진행한다. 스토리지노드분리공정은 스토리지노드도전막(51)을 선택적으로 제거하여 홀(49) 내부에만 잔류시키는 공정이다. 바람직하게, 스토리지노드분리 공정은 에치백공정(Etchback process)으로 진행하거나 CMP 공정 및 에치백공정을 순차적으로 진행할 수 있다. 위와 같은 스토리지노드분리 공정에 의해 홀(49) 내부를 매립하는 스토리지노드(51A)가 형성된다. 홀(49)의 내부를 매립하므로, 스토리지노드(51A)는 필라(Pillar) 구조가 된다.
스토리지노드분리 공정이 에치백 공정을 수반하므로, 스토리지노드(51A)의 상부표면은 일정 깊이 리세스된다. 캡핑막(50)도 동시에 에치백되어 도면부호 '50A'와 같이 리세스된다. 스토리지노드도전막(51)의 에치백 공정시 캡핑막(50)이 손실되다가 하드마스크막패턴(47)의 측벽이 모두 노출되면 식각을 정지시킨다. 이에 따라 제2분리막패턴(46A)의 어택없이 에치백 공정이 정지된다.
잔류하는 캡핑막(50A)은 이웃하는 스토리지노드(51A)간의 브릿지를 방지하는 역할도 수행한다.
도 3f에 도시된 바와 같이, 하드마스크막패턴(47)을 제거한다. 하드마스크막패턴(47)이 폴리실리콘이므로, 제2분리막패턴(46A)의 손실없이 하드마스크막패턴(47)을 선택적으로 제거할 수 있다.
도 3g에 도시된 바와 같이, 습식딥아웃을 진행한다. 이에 따라, 제1,2분리막패턴(44A, 46A)이 모두 제거된다. 캡핑막(50A)또한 습식딥아웃 공정시 제거된다. 지지막패턴(45A)은 습식딥아웃 공정시 스토리지노드(51A)가 쓰러지는 것을 방지한다. 습식딥아웃 공정시 습식케미컬이 흘러들어가도록 지지막패턴(45A)의 일부(45B)가 미리 제거될 수 있다.
도 4a 내지 도 4g는 본 발명의 제3실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 소정 공정이 완료된 기판(61) 상에 층간절연막(62)을 형성한다. 여기서, 소정 공정은 트랜지스터 공정 및 비트라인 공정을 포함할 수 있다.
층간절연막(62)을 식각하여 스토리지노드콘택홀(도면부호 생략)을 형성한다. 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그(63)를 형성한다. 스토리지노드콘택플러그(63)는 폴리실리콘을 증착한 후 에치백하여 형성할 수 있다.
스토리지노드콘택플러그(63)를 포함한 층간절연막(62) 상에 제1분리막(64)을 형성한다. 제1분리막(64)은 절연막을 포함하며, 바람직하게, 산화막을 포함한다.
제1분리막(64) 상에 지지막(Supporter layer, 65)을 형성한다. 지지막(65)은 후속 습식딥 공정시 스토리지노드가 쓰러지는 것을 방지하는 지지체(Supporter) 역할을 한다. 지지막(65)은 질화막을 포함한다. 질화막을 지지막(65)으로 사용하는 캐패시터를 NFC(Nitride Floating Capacitor) 구조라고 한다.
지지막(65) 상에 제2분리막(66)을 형성한다. 제2분리막(66)은 후속 식각 공정시 지지막을 보호하는 역할을 한다. 제2분리막(66)은 산화막을 포함한다. 제2분리막(66)의 두께는 제1실시예의 제1분리막과 동일하게 한다.
제2분리막(66) 상에 하드마스크막패턴(67)을 형성한다. 하드마스크막패턴(67)은 폴리실리콘을 포함한다. 하드마스크막패턴(67)은 감광막패턴(68)을 이용한 식각 공정에 의해 형성된다. 감광막패턴(68)은 홀이 정의되어 있다. 여기서, 홀은 스토리지노드가 형성될 영역을 정의한다. 이에 따라, 하드마스크막패턴(67)에 감광막패턴(68)의 홀이 전사된다.
도 4b에 도시된 바와 같이, 감광막패턴(68)을 제거한다. 하드마스크막패턴(67)을 식각장벽으로 제2분리막(66), 지지막(65) 및 제1분리막(64)을 순차적으로 식각한다. 이에 따라, 스토리지노드콘택플러그(63)를 노출시키는 홀(69)이 형성된다. 홀(69)은 스토리지노드가 형성되는 영역으로서, 스토리지노드홀(Storage node hole)이라고도 약칭한다. 홀(69) 형성 이후 제1분리막패턴(64A) 상에는 지지막패턴(65A), 제2분리막패턴(66A) 및 하드마스크막패턴(67)이 잔류한다.
도 4c에 도시된 바와 같이, 하드마스크막패턴(67)을 잔류시킨 상태에서 캡핑막(Capping layer, 70)을 형성한다. 캡핑막(70)은 절연막, 특히 질화막을 포함한다. 바람직하게, 캡핑막(70)은 저압화학기상증착법(LPCVD)을 이용하여 형성된 질화막을 포함한다. 캡핑막(70)은 200Å 이하의 두께로 형성한다.
후속하여 에치백 공정을 진행하므로써 스토리지노드콘택플러그(63)의 표면을 노출시킨다.
캡핑막(70)은 홀(69)의 상부 측벽에서 발생할 수 있는 보잉(Bowing)에 의한 브릿지를 방지하는 역할도 수행한다. 즉, 캡핑막(70)이 홀(69) 형성시 발생된 보잉을 채우게 되어 보잉의 크기(Bowing CD)를 감소시킨다. 이에 따라 이웃하는 홀(69)간의 브릿지를 방지한다.
도 4d에 도시된 바와 같이, 캡핑막(70)을 포함한 전면에 스토리지노드도전막(71)을 형성한다. 스토리지노드도전막(71)은 홀(69)의 내부를 갭필하는 두께로 형성한다. 스토리지노드도전막(71)은 금속막을 포함한다. 바람직하게, 스토리지노드도전막(71)은 티타늄질화막(TiN)을 포함한다.
도 4e에 도시된 바와 같이, 스토리지노드분리공정을 진행한다. 스토리지노드분리공정은 스토리지노드도전막(71)을 선택적으로 제거하여 홀(69) 내부에만 잔류시키는 공정이다. 바람직하게, 스토리지노드분리 공정은 에치백공정(Etchback process)으로 진행하거나 CMP 공정 및 에치백공정을 순차적으로 진행할 수 있다. 위와 같은 스토리지노드분리 공정에 의해 홀(69) 내부를 매립하는 스토리지노드(71A)가 형성된다. 홀(69)의 내부를 매립하므로, 스토리지노드(71A)는 필라(Pillar) 구조가 된다.
스토리지노드분리 공정이 에치백 공정을 수반하므로, 스토리지노드(71A)의 상부표면은 일정 깊이 리세스된다. 캡핑막(70)도 동시에 에치백되어 도면부호 '70A'와 같이 리세스된다. 스토리지노드도전막(71)의 에치백 공정시 캡핑막(70)이 손실되다가 하드마스크막패턴(67)의 측벽이 모두 노출되면 식각을 정지시킨다. 이에 따라 제2분리막패턴(66A)의 어택없이 에치백 공정이 정지된다.
잔류하는 캡핑막(70A)은 이웃하는 스토리지노드(71A)간의 브릿지를 방지하는 역할도 수행한다.
도 4f에 도시된 바와 같이, 하드마스크막패턴(67)을 제거한다. 하드마스크막패턴(67)이 폴리실리콘이므로, 제2분리막패턴(66A)의 손실없이 하드마스크막패턴(67)을 선택적으로 제거할 수 있다.
도 4g에 도시된 바와 같이, 습식딥아웃을 진행한다. 이에 따라, 제1,2분리막패턴(64A, 66A)이 모두 제거된다. 제1,2분리막패턴(64A, 66A)이 산화막이고, 캡핑막(70A)은 질화막으로 형성되어 있기 때문에 습식딥아웃 공정시 캡핑막(70A)이 제거되지 않는다. 따라서, 지지막패턴(65A)과 스토리지노드(71A) 사이에 공간이 발생하지 않는다. 지지막패턴(65A)은 습식딥아웃 공정시 스토리지노드(71A)가 쓰러지는 것을 방지한다. 습식딥아웃 공정시 습식케미컬이 흘러들어가도록 지지막패턴(65A)의 일부(65B)가 미리 제거될 수 있다.
상술한 실시예들에 따르면, 본 발명은 하드마스크막을 잔류시킨 상태에서 캡핑막 형성 및 스토리지노드분리 공정을 진행하므로써 스토리지노드분리 공정시 제2분리막의 손실을 억제하여 동일한 높이를 식각하더라도 정전용량이 증가한다.
상술한 실시예에서는 캐패시터의 스토리지노드 공정에 대해 설명하였으나, 본 발명은 깊은 콘택 공정이 수반되는 모든 반도체장치 제조 공정에 적용이 가능하다. 즉, 큰 종횡비를 갖는 콘택홀에 매립되는 콘택플러그, 게이트, 비트라인 등에도 적용이 가능하다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24A : 제1분리막패턴
25A : 지지막패턴 26A : 제2분리막패턴
27 : 하드마스크막패턴 29 : 홀
30, 30A : 캡핑막 32 : 스토리지노드도전막
32A : 스토리지노드

Claims (10)

  1. 기판 상부에 제1분리막, 지지막 및 제2분리막을 적층하는 단계;
    하드마스크막패턴을 식각장벽으로 상기 제2분리막, 지지막 및 제1분리막을 순차적으로 식각하여 홀을 형성하는 단계;
    상기 홀의 측벽 및 하드마스크막패턴의 표면을 덮는 캡핑막을 형성하는 단계;
    상기 캡핑막 상에 상기 홀을 매립하는 도전막을 형성하는 단계;
    상기 도전막을 에치백하여 스토리지노드를 형성하는 단계; 및
    상기 하드마스크막패턴을 제거하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 홀을 포함한 전면에 산화막을 형성하는 단계;
    상기 산화막에 이온주입을 실시하는 단계; 및
    상기 홀의 바닥이 노출되도록 에치백하는 단계
    를 포함하는 캐패시터 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 산화막은 ULTO 또는 LPTEOS를 포함하는 캐패시터 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 하드마스크막패턴의 표면에서 형성되는 두께가 상기 홀의 측벽에서 형성되는 두께보다 더 두껍게 하여 산화막을 형성하는 단계; 및
    상기 홀의 바닥 및 상기 지지막의 측벽이 노출되도록 에치백하는 단계
    를 포함하는 캐패시터 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 산화막은 USG를 포함하는 캐패시터 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제1분리막과 제2분리막은 높이를 동일하게 형성하는 캐패시터 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 홀을 포함한 전면에 질화막을 형성하는 단계;
    상기 홀의 바닥이 노출되도록 에치백하는 단계
    를 포함하는 캐패시터 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 질화막은 저압화학기상증착법을 이용하여 형성하는 캐패시터 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1분리막과 제2분리막은 산화막을 포함하고, 상기 지지막은 질화막을 포함하는 캐패시터 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 하드마스크막패턴을 제거하는 단계 이후에,
    상기 제1분리막과 제2분리막을 제거하는 습식딥아웃 공정을 실시하는 단계
    를 더 포함하는 캐패시터 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240442B2 (en) 2012-06-29 2016-01-19 SK Hynix Inc. Method for fabricating capacitor of semiconductor device
US11114398B2 (en) 2019-09-17 2021-09-07 Samsung Electronics Co., Ltd. Integrated circuit device including support patterns and method of manufacturing the same
US11152368B2 (en) 2019-11-19 2021-10-19 Samsung Electronics Co., Ltd. Semiconductor device including storage node electrode having filler and method for manufacturing the same
US11264294B2 (en) 2019-10-29 2022-03-01 Samsung Electronics Co., Ltd. Integrated circuit devices and manufacturing methods for the same
US11355497B2 (en) 2020-02-14 2022-06-07 Samsung Electronics Co., Ltd. Memory cell capacitor with varying width and supportive structures
US20230326957A1 (en) * 2022-04-08 2023-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716641B1 (ko) 2006-06-29 2007-05-09 주식회사 하이닉스반도체 비정질카본층을 이용한 실린더형 캐패시터 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716641B1 (ko) 2006-06-29 2007-05-09 주식회사 하이닉스반도체 비정질카본층을 이용한 실린더형 캐패시터 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240442B2 (en) 2012-06-29 2016-01-19 SK Hynix Inc. Method for fabricating capacitor of semiconductor device
US11114398B2 (en) 2019-09-17 2021-09-07 Samsung Electronics Co., Ltd. Integrated circuit device including support patterns and method of manufacturing the same
US11264294B2 (en) 2019-10-29 2022-03-01 Samsung Electronics Co., Ltd. Integrated circuit devices and manufacturing methods for the same
US11764119B2 (en) 2019-10-29 2023-09-19 Samsung Electronics Co., Ltd. Integrated circuit devices
US11152368B2 (en) 2019-11-19 2021-10-19 Samsung Electronics Co., Ltd. Semiconductor device including storage node electrode having filler and method for manufacturing the same
US11355497B2 (en) 2020-02-14 2022-06-07 Samsung Electronics Co., Ltd. Memory cell capacitor with varying width and supportive structures
US20230326957A1 (en) * 2022-04-08 2023-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same
US11830907B2 (en) * 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor structure and method of forming the same

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