JP2008016688A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】キャパシタを備える半導体装置の製造方法であって、シリンダ状の下部電極の傾きによって生じるショートを防止し、且つ、容量絶縁膜の形成に障害とならない絶縁スペーサを形成する。
【解決手段】半導体装置の製造方法は、ハードマスクを除去し、シリンダ収容膜16の表面とシリンダ埋設膜20及び下部電極19の表面との間に段差21を形成する工程と、シリンダ収容膜16、シリンダ埋設膜20及び下部電極19を覆って絶縁スペーサ形成用膜22aを形成する工程と、絶縁スペーサ形成用膜22aをエッチバックして、シリンダ収容膜16上であって下部電極19の外周部分に絶縁スペーサとして残す工程と、シリンダ収容膜16及びシリンダ埋設膜20を除去する工程と、下部電極19及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有する。
【選択図】図5
【解決手段】半導体装置の製造方法は、ハードマスクを除去し、シリンダ収容膜16の表面とシリンダ埋設膜20及び下部電極19の表面との間に段差21を形成する工程と、シリンダ収容膜16、シリンダ埋設膜20及び下部電極19を覆って絶縁スペーサ形成用膜22aを形成する工程と、絶縁スペーサ形成用膜22aをエッチバックして、シリンダ収容膜16上であって下部電極19の外周部分に絶縁スペーサとして残す工程と、シリンダ収容膜16及びシリンダ埋設膜20を除去する工程と、下部電極19及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有する。
【選択図】図5
Description
本発明は、半導体装置の製造方法に関し、更に詳しくは、キャパシタを備える半導体装置の製造方法に関する。
DRAM(Dynamic Random Access Memory)などのメモリ半導体装置では、メモリセルの高集積化が進められている。メモリセルの集積度を高めるには、メモリセルのキャパシタが占有する面積あたりの容量を増大させる必要がある。小さな面積で大きな静電容量が得られるキャパシタの一つに、クラウン型のキャパシタがある。クラウン型のキャパシタでは、厚い絶縁膜(シリンダ収容膜)に形成された孔(シリンダホール)の底面及び側壁に沿って電極膜を形成した後、シリンダ収容膜を除去することによってシリンダ状の下部電極を形成する。
クラウン型のキャパシタでは、シリンダ状の下部電極の高さを高くすることによって、下部電極の表面積を拡大し、静電容量を増大させることが出来る。ところが、下部電極の高さが高くなるに従って、シリンダ収容膜の除去に際して下部電極が傾き易くなり、傾いた下部電極が隣接する下部電極に接触してショートする問題があった。
上記問題に対して、下部電極の頂部付近に絶縁材料から成るスペーサ構造(絶縁スペーサ)を形成する手法が知られている。下部電極の頂部付近に絶縁スペーサを形成することによって、下部電極が傾いた際にも、絶縁スペーサを介して、下部電極間のショートを防止できる。そのような絶縁スペーサを備える半導体装置については、例えば特許文献1に記載されている。
同文献によれば、絶縁スペーサの形成に際して、シリンダホール内に電極膜を形成した後、シリンダホールの内部に電極膜を介して絶縁膜(シリンダ埋設膜)を埋め込む。半導体装置の表面部分を除去し、電極膜をキャパシタ素子ごとに分離した後、シリンダ収容膜及びシリンダ埋設膜の上部をエッチングし、下部電極との間に段差を形成する。
上記段差を覆って半導体装置の表面に、絶縁スペーサ形成用の絶縁膜(絶縁スペーサ形成用膜)を成膜した後、エッチバックによって、絶縁スペーサ形成用膜を下部電極の側壁に沿って残し、絶縁スペーサを形成する。更に、シリンダ収容膜及びシリンダ埋設膜を除去することによって、シリンダ状の下部電極を形成する。
特開2005−150747号公報(図1,図2A〜図2F)
ところで、特許文献1に記載の製造方法では、前述のように、段差の形成に際して、シリンダ収容膜及びシリンダ埋設膜の上部が除去されるため、下部電極の外周及び内周の双方に絶縁スペーサが形成される。しかし、絶縁スペーサが下部電極の内周に形成されると、下部電極の開口部分の径が小さくなることによって、下部電極の内周に容量絶縁膜を成膜する際に障害となる。
本発明は、上記に鑑み、キャパシタを備える半導体装置の製造方法であって、シリンダ状の下部電極の傾きによって生じるショートを防止し、且つ、容量絶縁膜の形成に障害とならない絶縁スペーサを有するキャパシタを備える半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の主面上部に第1の絶縁膜を成膜する工程と、
前記第1の絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いた異方性エッチングにより、前記第1の絶縁膜を貫通するシリンダホールを形成する工程と、
前記シリンダホール内の底面及び側壁の表面と前記マスクパターンの表面とに、下部電極膜を堆積する工程と、
前記下部電極膜上に前記シリンダホール内を埋め込み且つ表面がほぼ平坦な第2の絶縁膜を堆積する工程と、
前記下部電極膜及び第2の絶縁膜の一部を含む表面部分を除去し、前記下部電極膜をシリンダ状の下部電極に形成する工程と、
前記マスクパターンを除去し、前記第1の絶縁膜の表面と前記第2の絶縁膜及び下部電極の表面との間に段差を形成する工程と、
前記第1の絶縁膜、第2の絶縁膜及び下部電極を覆って第3の絶縁膜を形成する工程と、
前記第3の絶縁膜をエッチバックして、前記第1の絶縁膜上であって前記下部電極の外周部分に絶縁スペーサとして残す工程と、
前記第1及び2の絶縁膜を除去する工程と、
前記下部電極及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有することを特徴とする。
前記第1の絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いた異方性エッチングにより、前記第1の絶縁膜を貫通するシリンダホールを形成する工程と、
前記シリンダホール内の底面及び側壁の表面と前記マスクパターンの表面とに、下部電極膜を堆積する工程と、
前記下部電極膜上に前記シリンダホール内を埋め込み且つ表面がほぼ平坦な第2の絶縁膜を堆積する工程と、
前記下部電極膜及び第2の絶縁膜の一部を含む表面部分を除去し、前記下部電極膜をシリンダ状の下部電極に形成する工程と、
前記マスクパターンを除去し、前記第1の絶縁膜の表面と前記第2の絶縁膜及び下部電極の表面との間に段差を形成する工程と、
前記第1の絶縁膜、第2の絶縁膜及び下部電極を覆って第3の絶縁膜を形成する工程と、
前記第3の絶縁膜をエッチバックして、前記第1の絶縁膜上であって前記下部電極の外周部分に絶縁スペーサとして残す工程と、
前記第1及び2の絶縁膜を除去する工程と、
前記下部電極及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有することを特徴とする。
本発明の製造方法によれば、第1の絶縁膜上に形成されたマスクパターンを除去することによって、第1の絶縁膜の表面と、第2の絶縁膜及び下部電極の表面との間に段差を形成できる。これにより、下部電極の外周側にのみ絶縁スペーサを形成することが可能になる。従って、シリンダ状の下部電極の傾きによって生じるショートを防止し、且つ、容量絶縁膜の形成に障害とならない絶縁スペーサを有するキャパシタを形成できる。
本発明では、前記マスクパターンは、ポリシリコン又はアモルファスカーボンで構成されてもよい。
本発明の好適な態様では、前記表面部分を除去する工程後に残される前記マスクパターンの厚みが、隣接するシリンダホールの間隔よりも大きい。この場合、より好ましくは、前記第3の絶縁膜のエッチバックでは、該第3の絶縁膜の一部を、隣接する絶縁スペーサをつなぐブリッジとして残す。表面部分を除去する工程後に残されるマスクパターンの厚みが、隣接するシリンダホールの間隔よりも大きい場合には、エッチバックの条件を調節することによって、第3の絶縁膜に充分な大きさの開口を形成しつつ、ブリッジを形成できる。ブリッジを形成することによって、下部電極の機械的強度を高めることが出来る。
本発明の好適な態様では、前記第1の絶縁膜が上部絶縁膜と下部絶縁膜とを含み、前記異方性エッチングでは、前記下部絶縁膜のエッチレートが前記上部絶縁膜のエッチレートよりも大きい。ボーイングを抑制し、下部電極間のショートを防止しつつメモリセル間の距離を短縮できる。
本発明の好適な態様では、前記シリンダホール形成工程では、メモリアレイ領域の周縁に沿ってダミー溝を形成し、前記第3の絶縁膜のエッチバック工程では、前記ダミー溝内の第2の絶縁膜上に前記第3の絶縁膜を残す。この場合、ブリッジを形成することによって、メモリアレイ領域の絶縁スペーサを、メモリアレイ領域の周縁に沿って残される第3の絶縁膜によって支持できる。従って、下部電極の機械的強度を更に高めることが出来る。
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図1は、本発明に係る半導体装置の製造方法で製造される半導体装置の構成を示す断面図である。半導体装置10は、DRAMであって、図示しない半導体基板の表面部分にはMOSトランジスタが形成されている。MOSトランジスタのゲート電極を覆って半導体基板上には、シリコン酸化膜から成る層間絶縁膜11が形成されている。層間絶縁膜11は、複数層の絶縁膜からなり、層間絶縁膜11中には図示しないビット線が形成されている。層間絶縁膜11上には、シリコン窒化膜から成るエッチストッパ膜15が形成されている。
エッチストッパ膜15及び層間絶縁膜11を貫通して、MOSトランジスタのソース・ドレイン領域を露出させるコンタクトホール12が形成されている。コンタクトホール12の側壁には、シリコン窒化膜から成る薄い側壁保護膜13が形成されている。コンタクトホール12の内部には、側壁保護膜13を介してリンドープポリシリコンから成るコンタクトプラグ14が形成されている。側壁保護膜13は、コンタクトプラグ14とビット線との間のショートを防止するために形成されている。なお、コンタクトプラグ14は、窒化チタンやタングステン等で構成してもよい。
側壁保護膜13及びコンタクトプラグ14の頂部に接して、窒化チタンから成る下部電極19が形成されている。下部電極19は、シリンダ状に形成され、その底部がコンタクトホール12にまで延びている。下部電極19の頂部付近には、その外周に沿って、絶縁スペーサ22が形成されている。絶縁スペーサ22は、下部電極19同士が相互に近接する部位41では、ブリッジ26によって、下部電極19間で相互に連結している。絶縁スペーサ22は、例えばシリコン窒化膜から成る。
下部電極19及び絶縁スペーサ22の露出した表面を覆って容量絶縁膜23が形成され、容量絶縁膜23の露出した表面を覆って上部電極24が形成されている。容量絶縁膜23には、例えばAl2O3、Ta2O5、HfO2、又は、ZrO2などの高い誘電率を有する材料が用いられる。下部電極19、容量絶縁膜23、及び、上部電極24は、クラウン型のキャパシタ25を構成する。キャパシタ25を覆って層間絶縁膜(図示なし)が形成され、この層間絶縁膜中には上部電極24に接続する配線(図示なし)等が形成されている。
図2に、図1の半導体装置の下部電極19及び絶縁スペーサ22を上部から見た平面構造を示す。図1は、同図のI−I線に沿う断面に相当する。絶縁スペーサ22は、下部電極19を囲んでリング状に形成されている。また、ブリッジ26が、このリング状の部分を相互に固定している。これによって、下部電極19の機械的強度を高め、下部電極19が傾くことを防止できる。また、絶縁スペーサ22は、下部電極19の内周面上には形成されず、下部電極19の内周面上に容量絶縁膜23を形成する際の障害とならない。
図3〜図6は、図1に示した半導体装置について、その製造段階を順次に示す断面図である。先ず、図示しない半導体基板の表面部分にMOSトランジスタを形成する。次いで、MOSトランジスタのゲート電極を覆って半導体基板上に、蒸着法を用いてシリコン酸化膜から成る層間絶縁膜11を成膜する。層間絶縁膜11は、絶縁膜の複数回の成膜によって形成し、層間絶縁膜11中に図示しないビット線を形成する。
引き続き、異方性エッチングによって、層間絶縁膜11を貫通するコンタクトホール12を形成する。コンタクトホール12の形成に際しては、半導体基板の表面であって、MOSトランジスタのソース・ドレイン領域を露出させる。コンタクトホール12の側壁にシリコン窒化膜から成る薄い側壁保護膜13を形成した後、コンタクトホール12の内部に側壁保護膜13を介して、リンドープポリシリコンから成るコンタクトプラグ14を形成する。
次いで、層間絶縁膜11、側壁保護膜13、及び、コンタクトプラグ14上に、蒸着法によりシリコン窒化膜から成る薄いエッチストッパ膜15を成膜する。引き続き、エッチストッパ膜15上に、プラズマCVD法によりシリコン酸化膜から成るシリンダ収容膜16を成膜する。シリンダ収容膜16は、例えば2.2μmの厚みで成膜する。
更に、シリンダ収容膜16上に、蒸着法により、ハードマスク形成用膜を成膜する。ハードマスク形成用膜には、エッチングガスに対して、シリンダ収容膜16、下部電極19、及び、シリンダ埋設膜20に比して、エッチレートが大きく、且つ、ハードマスク17上に下部電極19を成膜する際の温度条件に耐え得る材料を用いる。そのようなハードマスク形成用膜の材料として、例えばポリシリコンやアモルファスカーボンを用いることが出来る。
ハードマスク形成用膜にポリシリコンを用いる場合には350〜500nmの厚みで、アモルファスカーボンを用いる場合には800nm程度の厚みで成膜する。引き続き、レジストパターンを用いてハードマスク形成用膜をパターニングすることによって、ハードマスク17を形成する。(図3(a))。
次いで、ハードマスク17をマスクとしてシリンダ収容膜16及びエッチストッパ膜15の異方性エッチングを行い、側壁保護膜13及びコンタクトプラグ14を露出するシリンダホール18を形成する(図3(b))。シリンダホール18の形成に際して、側壁保護膜13及びコンタクトプラグ14の頂部が除去される。また、ハードマスク17の上部も同時にエッチングされ、その厚みは170〜120nm程度に減少する。
引き続き、シリンダホール18内の底面、側壁、及び、ハードマスク17上に、窒化チタンから成る下部電極膜19aを成膜する。下部電極膜19aには、窒化チタン以外にもリンドープポリシリコンや、ルテニウムなどの貴金属を用いてもよい。次いで、下部電極膜19a上にNSG(Non-doped Silicate Glass)から成るシリンダ埋設膜20を堆積し、下部電極膜19aを介してシリンダホール18の内部を埋め込む(図4(c))。
引き続き、エッチバック又はCMP(Chemical Mechanical Polishing)により、ハードマスク17上に堆積した下部電極膜19a、シリンダ埋設膜20、及び、ハードマスク17の上部を含む表面部分を除去する(図4(d))。これによって、下部電極膜19aをキャパシタ素子ごとに分離し、シリンダ状の下部電極19に形成する。表面部分の除去に際して、削り量を調節することによって、ハードマスク17の残膜の厚みを50〜60nmに調節する。
次いで、下部電極19及びシリンダ埋設膜20に対するハードマスク17のエッチ選択性が高いエッチングによって、露出したハードマスク17を除去する。このエッチングには、例えば、ハードマスク17の材料にポリシリコンを用いた場合にはフッ素系のエッチングガスを、アモルファスカーボンを用いた場合には酸素プラズマをそれぞれ用いることが出来る。ハードマスク17の除去によって、シリンダ収容膜16の上面と、下部電極19及びシリンダ埋設膜20の上面との間に段差21を形成する(図5(e))。段差21は、ハードマスク17の残膜の厚みに等しく、50〜60nmの高さに形成される。
次いで、段差21を覆って、シリンダ収容膜16、下部電極19、及び、シリンダ埋設膜20上に、絶縁スペーサ形成用の絶縁膜(絶縁スペーサ形成用膜)22aを成膜する(図5(f))。絶縁スペーサ形成用膜22aには、例えばシリコン窒化膜を用いることが出来る。絶縁スペーサ形成用膜22aをエッチバックし、下部電極19の頂部付近に、その外周に沿って絶縁スペーサ22を形成する(図6(g))。絶縁スペーサ22の高さは、段差21の高さに等しく、50〜60nmの高さに形成される。更に、ウェットエッチングにより、シリンダ収容膜16及びシリンダ埋設膜20を除去し、下部電極19を露出させる(図6(h))。
次いで、下部電極19及び絶縁スペーサ22の露出した表面を覆って容量絶縁膜23を成膜した後、容量絶縁膜23の露出した表面を覆って上部電極24を成膜する。これによって、図1に示した、下部電極19、容量絶縁膜23、上部電極24から成るクラウン型のキャパシタ25を形成する。更に、キャパシタ25を覆う層間絶縁膜や上部電極24に接続する配線等を形成することによって、半導体装置10を製造する。
なお、ブリッジ26を形成するためには、段差21の高さを、隣接するシリンダホール18間の間隔以上に形成する必要があり、80nmルールのDRAMでは、上記50〜60nmの高さが必要である。これは、シリンダ収容膜16,シリンダ埋設膜20の除去(図6(h))や、容量絶縁膜23、上部電極24の成膜等に際して、絶縁スペーサ22間に充分な大きさの開口が形成されている必要があり、絶縁スペーサ形成用膜22aのエッチバックを充分に行う必要があるからである。本実施形態では、段差21の高さは、表面部分を除去する際の削り量を調節することによって、容易に調節できる。
本実施形態の製造方法によれば、シリンダ収容膜16上に形成されたハードマスク17を除去することによって、シリンダ収容膜16と、下部電極19及びシリンダ埋設膜20との間に段差21を形成できる。これにより、下部電極19の外周側にのみ絶縁スペーサ22を形成することが可能になる。本実施形態の製造方法では、シリンダホール18形成に際して用いるハードマスク17を利用して段差21を形成するので、絶縁スペーサ22を形成しない従来の製造方法から露光ステップが増加することはない。
絶縁スペーサ22は、高さが高いほど、機械的強度の点で有利となるが、高過ぎると容量絶縁膜23や上部電極24成膜の際のカバレッジ性が低下する。一方、絶縁スペーサ22の高さが低いと、下部電極19から剥がれ易くなり、また、ブリッジ26の強度が不足して、下部電極19が倒壊するおそれが生じる。これに対して、本実施形態の製造方法では、表面部分を除去するの際の削り量を調節することによって、ハードマスク17の残膜の厚みを調節できるので、絶縁スペーサ22の高さを容易に調節できる。従って、容量絶縁膜23や上部電極24成膜の際のカバレッジ性低下を抑制しつつ、充分な機械的強度を有する絶縁スペーサ22を得ることが出来る。
図7は、実施形態の第1変形例に係る半導体装置の製造方法について、一製造段階を示す断面図である。本変形例では、シリンダホール18の形成に際して下層31のエッチレートが上層32のエッチレートよりも大きくなるようにシリンダ収容膜16を成膜する。例えば下層31には、BPSG膜などのシリコン酸化膜を、上層32には、例えばプラズマCVD法で成膜されるノンドープのシリコン酸化膜を用いることが出来る。
ところで、シリンダホール18の形成に際しては、シリンダホール18上部の側壁が大きくエッチングされ、シリンダホール18上部に、シリンダホール18の半径方向の外側に膨らんだ形状(ボーイング)が形成される。また、シリンダホール18底部の径が縮小する。本変形例の製造方法では、アンモニア過水(APM)等の薬液に対してシリンダ収容膜の下層31のエッチレートが大きく、上層32のエッチレートが小さいことを利用して、シリンダホール18開孔後にこれらの薬液を用いた薬液処理を行う工程を更に有してもよく、シリンダホール18底部の径を大きくすることが出来る。
図8、及び、図9は、実施形態の第2変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。これらの図では、メモリアレイ領域33及び周辺回路領域34を図示している。本変形例では、図3(b)に示したシリンダホール18の形成に際して、周辺回路領域34の縁部に沿ってダミーの溝37を形成する。図5(f)の工程に後続し、図8(a)に示すように、周辺回路領域34で、絶縁スペーサ形成用膜22a上にレジストマスク35を形成する。符号36は、溝37に沿って形成されたダミー電極を示している。図6(g)に示した絶縁スペーサ形成用膜22aのエッチバックに際して、図8(b)に示すように、レジストマスク35の下部に絶縁スペーサ形成用膜22aが残留する。
図10に、図8(b)の下部電極19、ダミー電極36、絶縁スペーサ22、及び、絶縁スペーサ形成用膜22aを上部から見た平面構造を示す。図8(b)は、図10のVIIIb‐VIIIb線に沿う断面に相当する。ダミー電極36は、溝37の双方の側壁に沿って2列に形成されている。図8(b)の工程に後続する、シリンダ収容膜16及びシリンダ埋設膜20を除去するウェットエッチングでは、図9(c)に示すように、ダミー電極36が障壁となり、周辺回路領域34に、シリンダ収容膜16及びシリンダ埋設膜20が残留する。
本変形例では、メモリアレイ領域33の絶縁スペーサ22が、周辺回路領域34の絶縁スペーサ形成用膜22aによって支持される。従って、下部電極19の機械的強度を更に高めることが出来る。また、周辺回路領域34に、ダミー電極36や絶縁スペーサ形成用膜22aが形成されることによって、メモリアレイ領域33と周辺回路領域34との間の高さを揃えることが出来る。
図11は、上記実施形態の比較例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本比較例の製造方法では、シリンダ収容膜16に、フッ酸系のエッチング液に対して、下部電極19及びシリンダ埋設膜20よりもエッチレートが大きな材料を用いる。そのような組合せとして、例えば、シリンダ収容膜16にBPSG(Boro-Phospho Silicate Glass)膜を、下部電極19にポリシリコン又は窒化チタンを、シリンダ埋設膜20にNSG(Non-doped Silicate Grass)膜を、それぞれ用いることが出来る。
シリンダホール18内へのシリンダ埋設膜20の埋込みに後続して、シリンダ埋設膜20のアニールを行う。これによって、フッ酸系のエッチング液に対する、シリンダ埋設膜20のエッチレートを下げることが出来る。シリンダホール18の内部に下部電極19を介してシリンダ埋設膜20を埋め込んだ後、エッチバック又はCMPにより、ハードマスク17上に堆積した下部電極19、シリンダ埋設膜20、及び、ハードマスク17の全てを含む表面部分を除去する。これによって、下部電極膜19aをキャパシタ素子ごとに分離し、シリンダ状の下部電極19に形成する(図11(a))。
引き続き、低濃度のフッ酸系のエッチング液を利用したウェットエッチングを行い、シリンダ収容膜16と、下部電極19及びシリンダ埋設膜20との間のエッチレート差を利用して、シリンダ収容膜16と、下部電極19及びシリンダ埋設膜20との間に段差21を形成する(図11(b))。後の工程については、実施形態の図5(f)、及び、図6(g),(h)と同様に行うことが出来る。
本比較例の製造方法では、シリンダ収容膜16と、下部電極19及びシリンダ埋設膜20との間のエッチレート差を利用することによって、段差21を形成できる。しかし、本比較例の製造方法では、シリンダ収容膜16にエッチ耐性の低い材料を用いる必要があるので、シリンダホール18の形成に際して、ボーイングが大きくなり易い。また、シリンダホール18を形成するエッチングに際して、シリンダホール18開口部周囲のシリンダ収容膜16が崩れることによって、隣接するキャパシタ素子間でショートが発生するおそれもある。
ところで、実施形態の第1変形例で、シリンダ収容膜16の上層に比して下層のエッチレートを大きくしたい場合には、前述のように下層をBPSGなどの酸化膜で構成し、その酸化膜に含まれるリンやホウ素などの不純物濃度を増加させる手法を用いることが出来る。しかし、本比較例の製造方法で、同様な手法でシリンダ収容膜16の下層のエッチレートを大きくしようとすると、下層の不純物濃度が増加し過ぎて不純物が膜中で局所的に凝集するおそれがあり、製造上の制約が多い。また、下部電極19の材料によっては、シリンダ埋設膜20のアニールに際して温度が制限されることもある。従って、本発明では、シリンダ収容膜16とシリンダ埋設膜20との間のエッチレート差を利用することなく、ハードマスク17の除去によって段差21を形成することとした。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
10:半導体装置
11:層間絶縁膜
12:コンタクトホール
13:側壁保護膜
14:コンタクトプラグ
15:エッチストッパ膜
16:シリンダ収容膜
17:ハードマスク
18:シリンダホール
19:下部電極
19a:下部電極膜
20:シリンダ埋設膜
21:段差
22:絶縁スペーサ
22a:絶縁スペーサ形成用膜
23:容量絶縁膜
24:上部電極
25:キャパシタ
26:ブリッジ
31:シリンダ収容膜の下層
32:シリンダ収容膜の上層
33:メモリアレイ領域
34:周辺回路領域
35:レジストマスク
36:ダミー電極
37:溝
41:下部電極同士が近接した部位
11:層間絶縁膜
12:コンタクトホール
13:側壁保護膜
14:コンタクトプラグ
15:エッチストッパ膜
16:シリンダ収容膜
17:ハードマスク
18:シリンダホール
19:下部電極
19a:下部電極膜
20:シリンダ埋設膜
21:段差
22:絶縁スペーサ
22a:絶縁スペーサ形成用膜
23:容量絶縁膜
24:上部電極
25:キャパシタ
26:ブリッジ
31:シリンダ収容膜の下層
32:シリンダ収容膜の上層
33:メモリアレイ領域
34:周辺回路領域
35:レジストマスク
36:ダミー電極
37:溝
41:下部電極同士が近接した部位
Claims (6)
- 半導体基板の主面上部に第1の絶縁膜を成膜する工程と、
前記第1の絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いた異方性エッチングにより、前記第1の絶縁膜を貫通するシリンダホールを形成する工程と、
前記シリンダホール内の底面及び側壁の表面と前記マスクパターンの表面とに、下部電極膜を堆積する工程と、
前記下部電極膜上に前記シリンダホール内を埋め込み且つ表面がほぼ平坦な第2の絶縁膜を堆積する工程と、
前記下部電極膜及び第2の絶縁膜の一部を含む表面部分を除去し、前記下部電極膜をシリンダ状の下部電極に形成する工程と、
前記マスクパターンを除去し、前記第1の絶縁膜の表面と前記第2の絶縁膜及び下部電極の表面との間に段差を形成する工程と、
前記第1の絶縁膜、第2の絶縁膜及び下部電極を覆って第3の絶縁膜を形成する工程と、
前記第3の絶縁膜をエッチバックして、前記第1の絶縁膜上であって前記下部電極の外周部分に絶縁スペーサとして残す工程と、
前記第1及び2の絶縁膜を除去する工程と、
前記下部電極及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記マスクパターンは、ポリシリコン又はアモルファスカーボンから成る、請求項1に記載の半導体装置の製造方法。
- 前記表面部分を除去する工程後に残される前記マスクパターンの厚みが、隣接するシリンダホールの間隔よりも大きい、請求項2に記載の半導体装置の製造方法。
- 前記第3の絶縁膜のエッチバックでは、該第3の絶縁膜の一部を、隣接する絶縁スペーサをつなぐブリッジとして残す、請求項1〜3の何れか一に記載の半導体装置の製造方法。
- 前記第1の絶縁膜が上部絶縁膜と下部絶縁膜とを含み、前記異方性エッチングでは、前記下部絶縁膜のエッチレートが前記上部絶縁膜のエッチレートよりも大きい、請求項1〜4の何れか一に記載の半導体装置の製造方法。
- 前記シリンダホール形成工程では、メモリアレイ領域の周縁に沿ってダミー溝を形成し、前記第3の絶縁膜のエッチバック工程では、前記ダミー溝内の第2の絶縁膜上に前記第3の絶縁膜を残す、請求項1〜5の何れか一に記載の半導体装置の製造方法。
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