KR102516880B1 - 반도체 기억 소자 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 기억 소자는 셀 블록 영역과 엣지 영역이 정의된 기판, 상기 기판 상에 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 복수 개의 하부 전극들, 및 상기 기판 상에 상기 하부 전극들을 서로 연결하여 지지하고, 복수 개의 오픈 영역을 구비한 평판 형태의 지지 구조 패턴을 포함하되, 상기 지지 구조 패턴의 상기 엣지 영역상의 수평 단면 프로파일인 제1 프로파일은 파형인 것을 특징으로 할 수 있다.

Description

반도체 기억 소자{Semiconductor memory devices}
본 발명의 기술적 사상은 반도체 기억 장치에 관한 것이다. 보다 상세하게는, 하부 전극들의 쓰러짐을 방지하는 지지 구조 패턴을 구비한 반도체 기억 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 이러한 필요에 따라 최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 예컨대, 디램(DRAM)과 같은 반도체 기억 소자는 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에 필요한 정전용량은 유지되거나 또는 증가하는 것이 요구되고 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 실시예들은 반도체 기억 소자를 제공한다. 셀 블록 영역과 엣지 영역을 포함하는 셀 영역이 정의된 기판, 상기 기판 상에 상기 기판의 상면과 평행한 제1 방향 및 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 복수 개의 하부 전극들, 상기 기판 상에 상기 하부 전극들을 서로 연결하여 지지하고, 복수 개의 오픈 영역을 구비한 평판 형태의 지지 구조 패턴을 포함하되, 상기 지지 구조 패턴의 상기 엣지 영역상의 수평 단면 프로파일인 제1 프로파일은 파형을 포함하는 것을 특징으로 할 수 있다.
본 발명의 기술적 사상의 일 실시예들 중 하나로서 반도체 기억 소자는 기판 상에 제1 방향에 따라 제1 간격만큼 이격되어 배치된 제1 하부 전극들을 포함하고 상기 제1 방향과 교차하는 제2 방향에 따라 제2 간격만큼 이격되어 배치된 제1 하부 전극 어레이들, 상기 기판 상에 상기 제1 방향에 따라 제3 간격만큼 이격되어 배치된 제2 하부 전극들을 포함하고 상기 제2 방향에 따라 제4 간격만큼 이격되어 이웃한 상기 제1 하부 전극 어레이들 사이에 배치된 제2 하부 전극 어레이들 상기 기판상에 상기 제1 하부 전극들 및 상기 제2 하부 전극들 사이에 배치된 지지 구조 패턴을 포함하되, 상기 제1 하부 전극들과 상기 제2 하부 전극들은 상기 제1 방향에 대해 엇갈리게 배열되며 최외곽의 상기 제1 하부 전극들 및 상기 제2 하부 전극들로부터 상기 지지 구조 패턴의 최외곽선까지 상기 제2 방향에 따른 수평거리는 동일한 것을 특징으로 할 수 있다.
본 발명의 기술적 사상에 의하면, 단위 칩의 크기를 감소시켜 집적도를 제고할 수 있다. 또한 주변 회로 영역과의 접속 불량 등을 방지할 수 있다.
도 1a 내지 도 2f는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자를 설명하기 위한 평면도들이다.
도 3a는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도 3b는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자의 형성과정을 설명하기 위한 개략적인 순서도이다.
도 6a 내지 도 10b는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자의 형성과정을 설명하기 위한 평면도 및 단면도들이다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 기억 소자의 하부 전극들의 벌집(honeycomb) 구조의 배치를 설명하기 위한 개념도이다.
도 12 및 13은 본 발명의 예시적인 실시예에 따른 반도체 기억 소자의 하부 전극에 대한 사시도 및 단면도이다.
도 14 및 15는 본 발명의 예시적인 실시예에 따른 반도체 기억 소자의 하부 전극에 대한 사시도 및 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 기억 소자의 지지 구조 패턴의 구조에 대한 평면도이다.
도 1a를 참조하면, 반도체 기억 소자(100)는 셀 영역(CELL)과 주변회로 영역(도시되지 않음)이 정의된 기판을 포함할 수 있다. 이때 상기 셀 영역(CELL)은 다시 셀 블록 영역(BLK)과 엣지 영역(EDGE)을 포함할 수 있다. 상기 엣지 영역(EDGE)은 상기 셀 영역(CELL)의 가장자리에 정의된다. 즉 상기 블록 영역(BLK)은 상기 엣지 영역(EDGE)에 의해 둘러싸인 형상을 나타낼 수 있다. 편의상 상기 엣지 영역(EDGE)의 일 측면만 도시하였으나, 상기 엣지 영역(EDGE)은 가령 제1 방향(x 방향)의 양단 및 제2 방향(y 방향)의 양단에 총 4개의 가장자리에 정의될 수 있다. 하지만 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대 공정상 필요, 제품에 적용성 등의 요소에 따라 상기 셀 블록 영역(BLK)가 직사각형 형태가 아닌 경우 상기 엣지 영역(EDGE)은 4개 이상이나 4개 이하의 가장자리에 정의될 수 있다.
상기 반도체 기억 소자(100)는 상기 기판, 특히 상기 셀 블록 영역(BLK)에 배치된 전하 저장 소자, 예컨대 커패시터를 포함할 수 있다. 커패시터는 정전 용량 증가를 위해 스토리지 전극, 즉 하부 전극(120a, 120b)을 실린더형 구조로 형성할 수 있다. 본 실시예의 반도체 기억 소자(100)에서, 하부 전극(120a, 120b)은 도 12에 도시된 바와 같이 실린더형 하부 전극(도 12의 120)만을 포함하거나, 또는 실린더형 하부 전극의 하부에 배치된 필라형 하부 전극(도 14의 120A)을 함께 포함할 수 있다. 이하 설명의 편의를 위해 두 경우 모두를 포함하여 하부 전극으로 호칭하기로 한다. 하부 전극(120a, 120b)은 기판의 상면과 평행한 제1 방향(x 방향) 및 상기 기판의 상면과 평행하고 상기 제1 방향(x방향)과 교차하는 제2 방향(y 방향)을 따라 배열되어 다수의 행과 열을 이룰 수 있다.
한편, 하부 전극들(120a, 120b) 간의 공간을 확보하기 위하여, 어느 하나의 행을 구성하는 하부 전극들(예컨대, 120a)은 인접하는 다른 행을 구성하는 하부 전극들(예컨대, 120b)과 엇갈려 배열될 수 있다. 즉, 어느 하나의 행의 하부 전극들(120a)과 인접하는 다른 행의 하부 전극들(120b)의 x 좌표값은 서로 다를 수 있다. 이와 같이, 하부 전극들(120a, 120b)이 서로 엇갈려 배열됨으로써, 하부 전극들(120a, 120b) 사이에 비교적 넓은 공간이 확보되어, 유전체 증착 공정 등과 같은 후속 공정에서 유전체 물질(미도시)을 균일하게 증착하는 데에 기여할 수 있다.
또한, 하부 전극(120a, 120b)은 육각형의 각 꼭짓점과 중심점으로 배치되는 벌집(honeycomb) 구조를 이룰 수 있다. 하부 전극(120a, 120b)의 벌집 구조에 대해서는 도 12에서 좀더 상세히 기술한다.
전술한 바와 같이 하부 전극들(120a, 120b)의 종횡비는 매우 클 수 있다. 예컨대, 하부 전극들(120a, 120b)의 종횡비는 10 내지 30일 수 있다. 또한, 하부 전극(120a, 120b)의 폭은 약 20 ~ 100㎚ 정도 일 수 있고, 하부 전극들(120a, 120b)의 높이는 약 500 내지 4000㎚일 수 있다. 물론, 본 실시예의 하부 전극들(120a, 120b)의 구조가 상기 수치들에 한정되는 것은 아니다.
이와 같이, 하부 전극들(120a, 120b)의 종횡비가 커짐에 따라, 하부 전극이 쓰러지거나 부러짐이 발생할 수 있다. 그에 따라, 본 실시예의 반도체 기억 소자(100)는 하부 전극들(120a, 120b)의 쓰러짐을 방지하기 위하여 지지 구조 패턴(130a)을 더 포함할 수 있다.
지지 구조 패턴(130a)은 도시된 바와 같이 다수의 오픈 영역(Op)을 포함하는 일체형(one-body type)으로 형성될 수 있다. 즉, 지지 구조 패턴(130a) 전체가 서로 연결된 구조를 가질 수 있다. 필요에 따라 상기 오픈 영역(Op)은 소정 규칙을 가지고 형성되며, 경우에 따라 각 3개의 하부 전극(120a, 120b)을 오픈시킬 수 있다. 여기서, 지지 구조 패턴(130a)의 오픈 영역(Op)이 하부 전극(120a, 120b)을 오픈시킨다는 것은 유전체 막(미도시) 및 상부 전극(미도시) 증착 전의 지지 구조 패턴(130a)의 구조를 언급하는 것으로, 후에 유전체 막(미도시) 및 상부 전극(미도시)이 형성된 이후에는 하부 전극(120a, 120b)이 유전체 막(미도시) 및 상부 전극(미도시)에 의해 덮이게 되므로 오픈 영역(Op)을 통해 하부 전극들(120a, 120b)이 오픈 되지 않을 수 있다.
지지 구조 패턴(130a)은 하부 전극들(120a, 120b)의 상부 말단 측면에 형성되어(도 14 B-B'영역 참조), 하부 전극들(120a, 120b)간을 지지하는 구조로 형성될 수 있다. 그에 따라, 도시된 바와 같이 지지 구조 패턴(130a)은 하부 전극들(120a, 120b)의 상면을 노출시킬 수 있다.
한편, 오픈 영역(Op)은 3개의 하부 전극들(120a, 120b) 각각의 일부, 예컨대 측면 일부를 오픈시키는 구조를 가질 수 있다. 오픈 영역(Op)의 구조 및 배치 따라, 오픈 영역(Op)을 통해 오픈 되는 하부 전극들(120a, 120b)의 측면이 오픈 되는 정도가 달라질 수 있다.
여기서, 하부 전극들(120a, 120b)의 측면의 오픈 되는 정도는 하부 전극(120a, 120b)의 수평 단면, 즉 원형 고리의 전체 길이를 기준으로 지지 구조 패턴(130a)에 의해 연결되지 않은 부분의 길이로 정의될 수 있다. 예컨대, 하부 전극(120a, 120b)의 수평 단면이 모두 연결되어 있는 경우, 하부 전극(120a, 120b)은 오픈 되지 않은 것으로 볼 수 있다. 또한, 하부 전극(120a, 120b)의 수평 단면의 반, 예컨대 반원에 해당하는 부분이 지지 구조 패턴(130a)에 연결되어 있는 경우, 오픈 영역에 의해 하부 전극(120a, 120b)의 측면이 1/2이 오픈 된 것으로 볼 수 있다.
상기 지지 구조 패턴(130a)은 하나의 층으로 제공되는 것으로 도시 되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 커패시터의 종횡비, 높이 등의 요인에 따라 두 개 이상의 층이 제공될 수 있다. 예컨대 반도체 기억 소자는 하부 전극의 상부 말단과 하부 말단의 중간 레벨의 측면에 접하도록 형성된 지지 구조 패턴을 더 포함할 수 있다. 본 명세서에서는 이하 설명의 편의를 위하여 하나의 층만으로 도시한다.
이때 상기 지지 구조 패턴(130a)의 상기 엣지 영역(EDGE)상의 수평 단면 프로파일인 제1 프로파일(pf1a)은 파형을 포함할 수 있다. 파형이라 함은 특정한 형태가 주기성을 띄고 반복되는 것을 의미한다. 예컨대 파형은 삼각파(triangle wave), 정현파(sine wave), 톱니파(saw-tooth wave) 및 구형파(squared wave) 또는 이들의 조합으로 이루어진 다양한 형태를 포함할 수 있다. 즉, 상기 제1 프로파일(pf1a) 삼각파(triangle wave), 정현파(sine wave), 톱니파(saw-tooth wave) 및 구형파(squared wave) 또는 이들의 조합으로 이루어진 다양한 형태를 포함할 수 있다. 또는, 상기 지지 구조 패턴(130a)의 상기 셀 블록 영역 방향으로 오목한 부분이 콘택(MC, 도 4 참조)이 배치되는 위치와 대응 되도록 상기 제1 프로파일이 부분적으로 파형이 될 수 있다.
경우에 따라 최외곽에 위치한 상기 하부 전극들(120a, 120b)의 중심들의 위치와 상기 제2 방향에 따른 상기 제1 프로파일(pf1a)의 요철이 대응 될 수 있다. 최외곽에 위치한 상기 하부 전극들(120a, 120b)의 중심들(C, C')에 대하여 이웃한 상기 중심들(C, C')을 이은 선분들로 이루어진 도형은 상기 하부 전극들(120a, 120b)의 배치에 따라 결정된다. 예를 들어 상기 하부 전극들(120a, 120b)이 벌집 구조로 배치된 경우 상기 이웃한 중심(C, C')을 이은 선분으로 이루어진 도형은 삼각 파형을 이룰 수 있다. 즉 상기 제2 방향(y 방향)에 대한 상기 제1 프로파일(pf1a)의 파형의 고저와 최외곽에 위치한 상기 이웃한 중심을 이은 선분으로 이루어진 도형의 파형의 고저가 서로 대응 될 수 있다. 즉 상기 제1 프로파일(pf1a)의 파형이 최외곽의 상기 하부 전극들(120a, 120b)의 중심들의 위치의 변화가 대응 되도록 형성될 수 있다. 다시 말하면, 상기 제1 프로파일(pf1a)의 제2 방향에 따른 변화와 최외곽의 상기 하부 전극들(120a, 120b)의 중심들의 제2 방향에 따른 위치의 변화가 일치할 수 있다.
본 발명의 기술적 사상의 일 실시예들 중 하나로서, 반도체 기억 소자(100a)는 기판 상에 상기 기판의 상면과 평행한 제1 방향(x 방향)에 따라 제1 간격(d1)만큼 이격되어 배치된 복수의 제1 하부 전극들(120a)을 포함하되 상기 제1 방향(x 방향)과 수직하고 상기 상면과 평행한 제2 방향(y 방향)에 따라 제2 간격(d2)만큼 이격되어 배치된 제1 하부 전극 어레이들(Arr1)을 포함할 수 있다. 또한 상기 반도체 기억 소자(100a)는 상기 기판 상에 상기 제1 방향(x 방향)에 따라 제3 간격(d3)만큼 이격되어 배치된 복수의 제2 하부 전극들(120b)을 포함하되 상기 제2 방향(y 방향)에 따라 제4 간격(d4)만큼 이격되어 배치된 제2 하부 전극 어레이들(Arr2)을 포함할 수 있다. 이때 상기 제1 하부 전극들(120a)과 상기 제2 하부 전극들(120b)은 상기 제1 방향(x 방향)에 대해 엇갈리게 배열될 수 있다. 또한 상기 제2 하부 전극 어레이들(Arr2)은 두 개의 이웃한 상기 제1 하부 전극 어레이들(Arr1) 사이에 배치 될 수 있다. 또는 상기 제1 하부 전극 어레이들(Arr1)과 상기 제2 하부 전극 어레이들(Arr2)이 교대로 그리고 반복적으로 배치될 수 있다. 필요에 따라 상기 제2 하부 전극 어레이들(Arr2)은 두 개의 이웃한 상기 제1 하부 전극 어레이들(Arr1) 사이의 공간을 실질적으로 등분하도록 배치 될 수 있다. 또는 상기 제2 하부 전극 어레이들(Arr2)은 이웃한 두 개의 상기 제1 하부 전극 어레이들(Arr1)의 실질적으로 중앙에 위치할 수 있다.
상기 반도체 기억 소자(100a)는 상기 제1 하부 전극(120a)들 및 상기 제2 하부 전극(120b)들 사이에 배치된 지지 구조 패턴(130a)을 더 포함 할 수 있다. 필요에 따라 최외곽의 상기 제1 하부 전극들(120a)의 중심들(C) 및 최외곽의 상기 제2 하부 전극들(120b)의 중심들(C')로부터 상기 지지 구조 패턴(130a)의 최외곽선의 상기 제 2 방향(y 방향)에 따른 수평거리는 동일한 것을 특징으로 할 수 있다. 이때 상기 하부 전극들의 중심은 전술했던 필라형 하부 전극의 평면도상 중심을 말한다. 또는 최외곽의 상기 제1 하부 전극들(120a) 및 최외곽의 상기 제2 하부 전극들(120b)의 배치와 상기 지지 구조 패턴(130a)의 최외곽선이 대응될 수 있다.
필요에 따라 상기 제1 간격(d1)과 상기 제3 간격(d3)이 동일할 수 있고, 상기 제2 간격(d2)과 상기 제4 간격(d4)이 동일 할 수 있다. 이때 하나의 상기 하부 전극(120a, 120b)을 중심으로 이웃한 서로 다른 두 개의 상기 하부 전극(120a, 120b)이 이루는 평면도상 각도가 60°의 배수로 주어질 수 있다. 즉 상기 하부 전극들(120a, 120b)의 배치는 벌집 구조 일 수 있다.
상기 하부 전극들(120a, 120b)이 벌집 구조로 배치된 경우 상기 이웃한 중심들(C, C`)을 이은 선분으로 이루어진 도형은 삼각 파형을 이룰 수 있다. 이때 상술하였듯이 최외곽의 상기 제1 하부 전극들(120a)의 중심들(C) 및 최외곽의 상기 제2 하부 전극들(120b)의 중심들(C')로부터 상기 지지 구조 패턴(130a)의 최외곽선까지의 상기 제 2 방향(y 방향)에 따른 수평 거리가 동일한바 상기 지지 구조 패턴(130a)의 최외곽선은 파형을 포함할 수 있다.
이때 제1 길이(l1)를 상기 벌집 구조에서 하나의 하부 전극(120a, 120b)의 중심(C)으로부터 가장 가까운 거리에 있는 다른 하부 전극(120a, 120b)의 중심(C`)까지의 거리로 정의 한다면, 상기 삼각파의 일 선분의 길이는 제1 길이(l1)일 수 있다. 삼각파의 일 선분의 길이라 함은 삼각파의 최고점(P)으로부터 최저점(P')까지를 잇는 선분(PP')의 길이를 말한다. 경우에 따라 상기 일 선분의 길이는 3.0F일 수 있다. 또는 상기 제1 프로파일의 상기 제2 방향(y 방향)에 대한 최고점으로부터 가장 인접한 다른 상기 제2 방향(y 방향)에 대한 최고점 간의 상기 제1 방향(x 방향)에 따른 거리는 5.2F일 수 있다. 여기서, F는 최소 리소그라피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다. 한편, 제2 방향(x 방향)에 따른 하부 전극들(120a, 120b)의 중심간의 거리는 약 2.6F일 수 있다.
구체적으로 특정 디자인 법칙(design rule)가령 1F가 18nm에 해당한다고 하면, 상기 삼각파의 일 선분의 길이는 54nm(즉, 3.0F)일 수 있고, 상기 제1 프로파일의 상기 제2 방향에 대한 최고점 간의 거리는 93.6nm(즉, 5.2F)일 수 있으며, 제2 방향(x 방향)에 따른 하부 전극들(120a, 120b)의 중심간의 거리는 46.8nm일 수 있다. 제1 하지만 본 발명의 기술적 사상이 이러한 구체적 수치에 제한되는 것은 아니다. 즉 디자인 법칙에 따라 상기 1F의 값은 달라질 수 있다. 구체적으로 1F는 18nm 이상, 또는 18nm 이하의 값을 가질 수 도 있다.
도 1b는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자(100b)를 설명하기 위한 평면도이다.
이하에서는 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 1b를 참조하면, 지지 구조 패턴(130b)의 엣지 영역(EDGE)상의 수평 단면 프로파일인 제1 프로파일(pf1b)에 대하여 상기 제1 프로파일(pf1b)과 제2 방향(y방향)이 이루는 각도들(θ1 내지 θ6)은 서로 다를 수 있다. 즉 상기 제1 프로파일(pf1b)은 불규칙한 형태의 파형을 나타낼 수 있다. 또는 상기 제1 프로파일은 삼각파, 정현파, 톱니파 및 구형파 또는 이들의 조합으로 이루어진 다양한 파형들에 대하여 편차를 갖는 파형을 포함할 수 있다. 다시 말하자면 파형에서 주기적으로 반복되는 특정형태에서 왜곡된 형태일 수 있다.
경우에 따라 하부 전극들(120a, 120b)은 벌집 구조에서 편차를 포함하는 불규칙한 형태로 배치될 수 있고, 상기 제1 프로파일의 파형이 이에 대응 되도록 형성될 수 있다. 즉, 최외곽의 상기 제1 하부 전극들(120a)의 중심(C) 및 최외곽의 상기 제2 하부 전극들(120b)의 중심(C')으로부터 상기 지지 구조 패턴(130b)의 최외곽선의 상기 제 2 방향(y 방향)에 따른 수평거리는 동일한 것을 특징으로 할 수 있다.
도 1c은 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자(100c)를 설명하기 위한 단면도이다.
이하에서는 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
지지 구조 패턴(130c)의 엣지 영역(EDGE)상의 수평 단면 프로파일인 제1 프로파일(pf1c)은 삼각파일 수 있다. 이때 제1 길이를 상기 벌집 구조에서 하나의 하부 전극(120a, 120b)의 중심(C)으로부터 가장 가까운 거리에 있는 다른 하부 전극(120a, 120b)의 중심(C')까지의 거리로 정의 한다면, 도 1a의 삼각파의 일 선분의 길이는 제1 길이와 같으나, 도 1c를 참조하면 상기 삼각파의 일 선분의 길이는 상기 제1 길이의 2배일 수 있다. 하지만 본 발명의 기술적 사상은 이에 제한되지 않는다. 예컨대 상기 일 선분의 길이는 즉 제1 길이의 3, 4, 5배의 등의 길이일 수 있고 그 외 다른 길이를 가질 수 있다.
상기 최외곽의 하부 전극들(120a, 120b)의 중심들로부터 상기 지지 구조 패턴의 최외곽선까지의 거리가 일정할 수 있다. 다시 말하면 상기 제1 프로파일(pd1c)은 엣지 영역(EDGE)에 위치한 하부 전극들(120a, 120b)의 배치에 대응되도록 형성될 수 있다.
도 1d는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자(100d)를 설명하기 위한 평면도이다.
이하에서는 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
지지 구조 패턴(130d)의 상기 엣지 영역(EDGE)상의 수평 단면 프로파일인 제1 프로파일(pf1d)은 곡선을 포함한 형태일 수 있다. 필요에 따라 제1 프로파일(pf1d)은 최외곽의 제 1 하부 전극들(120a)의 중심들(C)을 원이 중심으로 하고 셀 블록 영역(BLK) 바깥 쪽을 향해 볼록한 반원형이 반복되는 파형을 포함할 수 있다.
이때 상기 제1 프로파일(pf1d)의 반원의 지름은 최외곽의 인접한 두 상기 제1 하부 전극들(120a)의 중심들 간의 거리와 같을 수 있다.
도 2a 내지 2f들은 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자(200a, 200b, 200c, 200d, 200e, 200f)를 설명하기 위한 단면도이다.
이하에서는 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
지지 구조 패턴(130a)은 도시된 바와 같이 다수의 오픈 영역(Op)을 포함하는 일체형(one-body type)으로 형성될 수 있다. 즉, 지지 구조 패턴(130a) 전체가 서로 연결된 구조를 가질 수 있다.
한편, 오픈 영역(Op)은 다양한 형태를 가질 수 있다. 도 2a를 참조하면 오픈영역(Op')은 세 개의 하부 전극(120a, 120b)을 오픈시키는 원형일 수 있으며, 도 1a에서 엇갈린 구조로 배열된 것과 달리 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 엇갈리지 않게 배치될 수 있다.
또는 도 2b를 참조하면 오픈 영역(Op")은 네 개의 하부 전극(120a, 120b)을 오픈시키는 타원형일 수 있으며, 제 2 방향에 대해 엇갈리게 배치될 수 있다. 상기 오픈 영역(Op")은 기판(110)의 상면과 평행한 제1 방향(x 방향) 및 제1 방향(x 방향)과 교차하는 제2 방향(y 방향)을 따라 배열되어 다수의 행과 열을 이룰 수 있다. 어느 하나의 행을 구성하는 오픈 영역들(Op")은 인접하는 다른 행을 구성하는 오픈 영역들(Op")과 엇갈려 배열될 수 있다. 즉, 어느 하나의 행의 오픈 영역들(Op")과 인접하는 다른 행의 오픈 영역들(Op")의 x 좌표값은 서로 다를 수 있다. 하지만 본 발명의 기술적 사상이 이에 제한되는 것이 아니다. 가령 상기 오픈영역(Op)은 엇갈리지 않고 배열될 수 있다.
도 2b에 도시되었듯이 경우에 따라 상기 오픈 영역들(Op")은 최외곽에 위치한 하부 전극들(120)을 오픈시키지 않을 수 있다. 이는 최외곽에 위치한 상기 하부 전극들(120)은 더미 하부 전극에 해당하여 실제 정보를 저장하는 역할을 하지 않기 때문이다. 하지만 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 상기 오픈 영역들(Op")은 모든 하부 전극들(120)을 오픈시킬 수 있다. 이는 후술하는 도 2e에 대응되는 오픈 영역들(Op""') 및 도 2f에 대응되는 오픈 영역들(Op""')에 대해서도 마찬가지 이다.
도 2c를 참조하면 오픈 영역(Op"')은 복수개의 하부 전극(120)을 오픈시키는 직사각형일 수 있으며 소정의 규칙을 가지며 배치될 수 있다. 필요에 따라 상기 오픈영역(Op"')은 엇갈리지 않고 배열될 수 있다. 역으로 어느 하나의 행을 구성하는 상기 오픈 영역들(Op"')은 인접하는 다른 행을 구성하는 오픈 영역들(Op'")과 엇갈려 배열될 수 있다. 즉, 어느 하나의 열의 오픈 영역들(Op'")과 이웃하는 다른 열의 오픈 영역들(Op'")의 y 좌표값은 서로 다를 수 있다. 하지만 본 발명의 기술적 사상이 이에 제한되는 것이 아니다.
도 2d를 참조하면, 오픈 영역은(Op"")은 사다리꼴일 수 있다. 상기 사다리 꼴의 평행한 두 변이 제2 방향(y 방향)을 따라 연장될 수 있다. 도면상 상기 오픈 영역(Op"")의 사다리꼴의 윗변은 4개의 하부 전극을(120) 아래 변은 3개의 하부 전극(120)을 오픈시키는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 구체적으로 오픈 영역(Op"")의 사다리꼴의 윗변은 2, 3 및 5 또는 그 이상의 상기 하부 전극(120)을 오픈 시킬 수 있다. 또 상기 오픈 영역(Op"")의 사다리꼴의 아랫변은 2, 4, 5 또는 그 이상의 하부 전극(120)을 오픈 시킬 수 있다. 어느 하나의 행을 구성하는 오픈영역들(Op"")은 인접하는 다른 행을 구성하는 오픈영역들(Op"")과 엇갈려 배열될 수 있다. 즉, 어느 하나의 행의 오픈영역들(Op"")과 인접하는 다른 행의 오픈영역들(Op"")의 x 좌표값은 서로 다를 수 있다.
하지만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 하부 전극(120)의 일부만을 오픈시키는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 가령 오픈 영역(Op"")은 하부 전극의 전부를 오픈시킬 수 있다. 또한, 도면상 상기 오픈 영역들(Op"")은 서로 엇갈려 배열되지 않을 수 있다. 나아가 서로 다른 오픈 영역들(Op"")의 사다리꼴의 형태 또한 서로 다를 수 있다. 예컨대 오픈 영역들(Op"")의 일부는 윗변이 더 큰 사다리꼴인데 비해, 나머지는 아랫변이 더 큰 사다리꼴 일 수 있다.
여기서 윗변과 아랫변이라 함은, 사다리꼴의 평행한 두 변에 대해 상대적으로 제2 방향(x 방향) 쪽에 위치한 변을 아랫변으로 나머지를 윗변으로 지칭한 것으로서, 설명의 편의를 위한 것이지 실제 오픈영역(Op"")의 형태 또는 권리범위를 한정하는 것은 아니다.
도 2e를 참조하면 오픈 영역(Op""')은 세 개의 하부 전극(120)을 오픈시키는 원형일 수 있으며 소정의 규칙을 가지며 배치될 수 있다. 예시적 실시예들에 있어서, 상기 오픈 영역(Op""')은 후술 하는 벌집 구조에 따라 배치될 수 있다. 필요에 따라 상기 오픈 영역(Op""')의 중심은 인접하되 일렬로 배치되지 않은 세 개의 상기 하부 전극(120)의 중심들이 이루는 삼각형의 중심에 배치될 수 있다. F를 전술한 최소 리소그라피 피쳐 사이즈라 할 때 상기 제2 방향(y 방향)에 따른 하부 전극들(120)의 중심 간의 거리는 약 2.6F일 수 있고, 상기 제2 방향(y 방향)에 따른 상기 오픈 영역들(Op""')의 중심간의 거리는 5.2F일 수 있다.
도 2f의 오픈 영역(Op""')은 도 2e와 유사하게 세 개의 하부 전극(120)을 오픈시키는 원형이 후술하는 벌집 구조에 따라 배치될 수 있다. 또한 지지 구조 패턴(130d)의 엣지 영역상(EDGE)의 수평 단면 프로파일인 제1 프로파일(pf1d)은 도 1d를 이용하여 설명한 것과 유사하게 각각의 최외각의 하부 전극의 중심을 반원의 중심으로한 반원 형태의 파형이 반복되는 형태일 수 있다.
도 1a 및 도 2a 및 도2c 및 도 2e 및 도2f의 오픈 영역들(Op, Op', Op"')이 상기 하부 전극들(120)을 모두 오픈시키는 것으로 도시되었으나 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉 상기 하부 전극들(120)의 일부를 오픈시키지 않을 수 있다. 특히 상기 하부 전극들(120) 중 가장자리에 인접한 하부 전극들(120)을 오픈시키지 않을 수 있다.
이상에서 살펴 보았듯이 오픈 영역들(Op, Op', Op", Op'", Op""))의 형태 및 배치는 다양한 형상을 나타낼 수 있다. 이에 대해 지지 구조 패턴의(130a) 엣지 영역(EDGE) 상의 수평 단면 프로파일은 오픈 영역들(Op, Op', Op", Op'", Op"")의 형태에 구애 받지 않고 파형을 포함할 수 있다.
도 3a는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자(300)를 설명하기 위한 평면도이다. 도 3b는 도 3a의 절단선 3I-3I', 3II-3II'및 3III-3III' 에 따라 취해진 단면도이다.
이하에서는 설명의 편의상, 도 1a 이용하여 설명한 것과 다른 점을 위주로 설명한다. 도 3a에서 하부 전극(120)은 및 지지 구조 패턴(130a)는 상부 전극에 덮여서 노출되지 않으나, 설명의 편의를 위해서 셀 블록 영역(BLK) 상에 하부 전극 및 지지 구조 패턴(130a)을 도시하고, 상부 전극(160)을 엣지 영역(EDGE)에만 도시하였다.
도 3a 및 도 3b를 참조하면 반도체 기억 소자는(300) 셀 영역(CELL) 상의 지지 구조 패턴(130a) 및 하부 전극(120) 상에 콘포말하게 형성된 유전막 물질(150) 및 상기 유전막 물질(150)상에 형성된 상부 전극(160)을 포함할 수 있다.
상기 지지 구조 패턴(130a)의 상기 엣지 영역(EDGE)상의 수평 단면 프로파일인 제1 프로파일(pf1a)은 파형을 포함할 수 있다. 또한 상기 상부 전극(160)의 상기 엣지 영역(EDGE)상의 수평 단면 프로파일인 제2 프로파일(pf2)은 파형을 포함할 수 있다. 구체적으로 상기 제2 프로파일(pf2)은 삼각파(triangle wave), 정현파(sine wave), 톱니파(saw-tooth wave) 및 구형파(squared wave) 또는 이들의 조합으로 이루어진 다양한 형태를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 프로파일(pf2)은 상기 제1 프로파일(pf1a)을 따라 형성될 수 있다. 따라서 상기 제1 프로파일(pf1a)과 상기 제2 프로파일(pf2)의 요철이 대응될 수 있다. 구체적으로 상기 제1 프로파일 (pf1a) 및 상기 제2 프로파일(pf2) 도면상 +y 방향의 최고값 즉, 상기 셀 블록 영역(BLK)에서 가장 가까운 점 들의 x 좌표값이 실질적으로 일치할 수 있다. 반대로 상기 제1 프로파일 (pf1a) 및 상기 제2 프로파일(pf2) 도면상 +y 방향의 최저값 즉, 상기 셀 블록 영역(BLK)에서 가장 먼 점 들의 x 좌표값이 실질적으로 일치할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자(300)의 발명의 여러 효과 중 일부를 설명하기 위한 평면도이다.
이하에서는 설명의 편의상, 도 1a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참조하면, 반도체 기억 소자(400)는 셀 영역(CELL)과 주변 회로 영역(PERI)이 정의된 기판, 셀 영역상에 제1 방향(x 방향) 및 상기 제1 방향(x 방향)과 교차하는 제2 방향(y 방향)을 따라 배치된 복수 개의 하부 전극들(도시되지 않음) 및 셀 영역 상에 상기 하부 전극들(도시되지 않음)을 서로 연결하여 지지하고, 복수 개의 오픈 영역을 구비한 평판 형태의 지지 구조 패턴(도시되지 않음)을 포함할 수 있다. 상기 반도체 기억 소자(400)는 상기 하부 전극 및 상기 지지 구조 패턴상에 콘포말하게 형성된 유전체 막(도시되지 않음) 및 상기 유전체 막(도시되지 않음) 상에 형성된 상부 전극(160)을 포함할 수 있다.
상기 지지 구조 패턴의 엣지 영역(EDGE)상의 수평 단면 프로파일인 제1 프로파일(도시되지 않음)은 파형을 포함할 수 있다. 상기 상부 전극(160)의 엣지 영역(EDGE)상의 수평 단면 프로파일인 제2 프로파일은(pf2) 상기 제1 프로파일을 따라 형성될 수 있다. 즉 상기 제2 프로파일은 파형을 포함할 수 있다. 나아가 상기 제1 프로파일 및 제2 프로파일의 파형은 삼각파를 포함할 수 있다. 전술하였듯이 상기 제1 프로파일(도시되지 않음)은 부분적으로 파형을 포함할 수 있고, 상기 제2 프로파일(pf2)이 상기 제1 프로파일(도시되지 않음)을 따라 형성되어 부분적으로 파형을 포함할 수 있다. 다시 말하면, 상기 콘택(MC)이 형성되지 않는 부분에 대해서는 부분적으로 파형이 아닌 라인 형태의 제1 프로파일 및/또는 제2 프로파일을 포함할 수 있다. 즉, 상부 전극(160)의 상기 셀 블록 영역 방향으로 오목한 부분이 콘택(MC, 도 4 참조)이 배치되는 위치와 대응 되도록 상기 제1 프로파일이 부분적으로 파형이 될 수 있다.
상기 주변회로 영역(PERI)상에 트랜지스터 등을 위한 콘택(MC, MC')이 형성될 수 있다. 이때 콘택(MC, MC')과 상기 상부 전극간의 단락 혹은 누설 전류를 방지하기 위해 상기 콘택(MC, MC')로부터 일정 거리(d)이상 이격 되어야 한다. 예컨대 이 값은 245nm이상일 수 있다. 만약 상부 전극으로부터 메탈 콘택까지 거리가 245nm보다 작다면 공정상 오차에 의해 단락(short)등이 쉽게 발생할 수 있다. 반대로 상부 전극으로부터 메탈 콘택까지 거리가 지나치게 커진다면 하나의 웨이퍼에서 얻을 수 있는 전체 다이의 수(Gross die)가 감소하여 생산비용이 증가하게 된다.
본 발명에서는 상기 제2 프로파일(pf2)이 파형으로 형성됨으로써 상기 일정거리(d)를 유지하면서도 상부 전극이 엣지 영역(EDGE)상에서 직사각형 형태인 경우의 콘택(MC')의 위치와 비교하여 상기 셀 블록 영역(BLK)에 제2 방향(y방향)을 따라 피크 투 피크(peak to peak) 거리(Δ)만큼 더 가까이 콘택(MC)을 형성할 수 있다. 여기서 피크 투 피크란 파형의 플러스 쪽의 최고값에서 마이너스 쪽의 최고값까지의 차이를 의미한다. 다시 말하면, 상기 콘택 (MC)은 상기 엣지 영역(EDGE) 상의 상기 상부 전극(160)이 상기 셀 블록 영역(BLK) 방향, 즉 도면상 y 방향으로 오목한 부분에 대응되도록 배치될 수 있다. 따라서 블록영역을 둘러싼 네 방향(즉, ±x 방향 및 ±y 방향)에 대응되는 엣지 영역들(EDGE)에 대하여 각각 Δ에 해당하는 길이만큼 다이의 크기를 감소 시킬 수 있고, 하나의 웨이퍼 상에 얻을 수 있는 전체 다이의 수를 증가시킬 수 있다. 반대로 같은 크기의 다이를 제공하면서 상기 콘택(MC)이 상기 상부 전극(160)이 상기 셀 블록 영역(BLK) 방향, 즉 도면상 y 방향으로 오목한 부분에 대응되도록 배치하는 경우, 상기 상부 전극(160)과 상기 메탈 컨택(MC)을 피크 투 피크(peak to peak) 거리(Δ) 더 이격 시킬 수 있어 단락 및 누설 전류를 효과적으로 방지할 수 있다. 구체적으로 전술한 인접한 하부 전극의 중심간의 거리가 3F인 벌집구조에서는, 상기 피크 투 피크 거리는 1.5F일 수 있다. 앞에서 예시한 18nm의 디자인 법칙에 따르면 1.5F는 27nm에 해당 한다. 하지만 본 발명의 기술적 사상이 이러한 구체적 수치에 한정되는 것은 아니다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 기억 소자의 형성과정을 나타낸 순서도이다.
도 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 일부 실시예들에 따른 반도체 기억 소자의 형성을 설명하는 도면들이다.
도 6b, 7b, 8b, 9b 및 10b는 각각 순서대로 도 6a의 절취선 6I-I', 도 7a의 절취선 7I-I', 도 8a의 절취선 8I-I', 도 9a의 절취선 9I-I', 도 10a의 절취선 10I-10I'내지 10III-10IIII'을 따라 취해진 단면도들이다.
도 5 및 도 6a 및 6b를 참조하면, 공정 P1002에서 반도체 기판(110) 상의 층간 절연막(113) 내에 콘택 플러그(111)를 형성하고 상부로 식각 저지막(115)을 형성한 후, 식각 저지막(115) 상으로 몰드층(125)을 형성한다. 몰드층(125)은 산화막을 포함할 수 있다. 예컨대, 몰드층(125)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate) 또는 PETEO(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 산화막을 사용할 수 있으며, 몰드층(125)의 두께는 500∼4000㎚정도 일 수 있다. 물론, 몰드층(125)의 두께가 상기 수치에 한정되는 것은 아니다.
이어서, 몰드층(125) 상에 지지층(130l)을 형성한다. 여기서, 지지층(130l)은 후속 습식 식각 공정시 하부 전극이 쓰러지는 것을 방지하기 위한 물질로서, 질화막으로 형성할 수 있다. 지지층(130l)은 20∼150㎚ 두께로 형성할 수 있으며, 질화막 외에 비도핑 폴리실리콘막으로 형성할 수도 있다. 지지층(130l)의 두께가 상기 수치에 한정되는 것은 아니다.
이어서, 지지층(130l) 상에 제1 희생막(141)을 형성한다. 여기서, 제1 희생막(141)은 TEOS(Tetra Ethyl Ortho Silicate), BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 산화막을 포함할 수 있으며, 그 두께는 50∼200㎚으로 형성할 수 있다.
이어서, 제1 희생막(141) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 포토레지스트 패턴(143)을 형성한다. 여기서, 포토레지스트 패턴(143)에 의해 하부 전극이 형성될 오픈 영역이 정의될 수 있다. 포토레지스트 패턴(143)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 하드 마스크막(142)을 미리 형성할 수 있고, 하드 마스크막(142) 위에 반사방지막(Anti Reflective Coating, 미도시)을 형성할 수도 있다. 이어서, PR 패턴(143)을 식각 마스크로 하여 하드 마스크막(142)을 식각 한다.
도 5 및 도 7a 및 도 7b를 참조하면, 공정 P1002에서 PR 패턴(143)을 제거한 후에 하드 마스크막(142)을 식각 마스크로 하여 제1 희생막(141), 지지층(130l), 몰드층(125) 및 식각 저지막(115)을 식각한다. 이에 따라, 복수의 오픈 홀(O1)이 형성되고, 오픈 홀(O1)을 통해 콘택 플러그(111) 상면이 노출될 수 있다. 한편, 식각을 통해 지지층(130l)은 지지층 패턴(130p)이 된다.
몰드층(125)을 건식 식각하는 경우, 오픈 홀(O1)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 오픈 홀(O1)은 상부 선폭보다 하부 선폭이 작아지는 형태가 될 수가 있다. 편의상 도면상으로는 수직형태로 도시하고 있다. 그리고, 과도 식각을 수반하여 콘택 플러그(111) 상면 표면에 홈(C1)이 형성되도록 할 수도 있다. 물론, 콘택 플러그(111) 상면 표면에 홈이 형성되지 않도록 할 수도 있다.
도 5및 도 8a 및 8b를 참조하면, 공정 P1002에서 하드 마스크막(142)을 제거한 후에, 결과물 전면에 하부 전극으로 사용될 도전막을 증착하여 오픈 홀(Ol)을 매립한다. 이후, 노드 분리 공정을 진행하여 오픈 홀(O1)을 매립하는 실린더형 하부 전극(120)을 형성한다. 실린더형 하부 전극(120)이 되는 도전막은 금속 질화막, 금속막 또는 금속 질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 20∼100㎚ 두께로 형성할 수 있다.
노드 분리 공정은 건식 에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용하여 제1 희생막(141)까지 제거한다. 제1 희생막(141)은 지지층 패턴(130p)을 보호하는 역할을 할 수 있다.
인접한 실린더형 하부 전극들(120)은 몰드층(125)에 의해 서로 절연 및 분리된다. 오픈 홀(O1)의 형태가 상부 선폭보다 하부 선폭이 작아지는 기울기를 가지는 경우, 실린더형 하부 전극(120)에 그러한 형태가 전사될 수 있다. 따라서, 실린더형 하부 전극(120)은 상부 선폭보다 하부 선폭이 작아지는 형태가 될 수 있다. 그러나 편의상 본 도면에서는 수직 형태로 도시되고 있다. 실린더형 하부 전극(120)의 하부는 콘택 플러그(111)의 표면에 제공된 홈(C1)에 안착되는 형태로 견고하게 접촉 및 적층될 수 있다. 한편, 하부 전극(120)의 상부 외벽은 지지층 패턴(130p)에 의해 고정 및 지지될 수 있다.
도 5 및 9a 및 도 9b를 참조하면, 공정 P1004에서 산화막 등을 이용하여 제2 희생막(145)을 전면에 형성한 후에, 제2 희생막(145) 상에 PR 패턴(146)을 형성한다. 여기서, 제2 희생막(145)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 산화막을 포함할 수 있다. 이어서 PR 패턴(146)을 식각 마스크로 제2 희생막(145)을 식각하고 연속해서 지지층 패턴(130p)의 일부를 식각한다. 그 결과 지지층 패턴(130p)에 대하여 셀 블록 영역(BLK)에서는 오픈 영역(Op)이, 엣지 영역(EDGE)에는 파형 프로파일이 형성되어 지지층 패턴은 지지 구조 패턴(130a)이 된다.
상기 지지 구조 패턴(130a)의 엣지 영역(EDGE) 상의 수평 단면 프로파일인 제1 프로파일은 도 1a 내지 도 1d를 참조하여 설명한 다양한 형태 일 수 있다. 또한 전술하였듯이, 콘택의 위치를 고려하여 제1 프로파일이 부분적으로 파형이 되도록 형성할 수도 있다.
또한 상기 셀 블록 영역(BLK)에 형성된 상기 오픈 영역(Op)을 통해 실린더형 하부 전극(120)의 일부 표면이 노출될 수 있다. 또한 상기 오픈 영역(Op)을 통해 후속 습식 식각 공정시 습식 식각액이 흘러 들어갈 수 있는 오픈 영역(Op)이 형성될 수 있다. 오픈 영역(Op)의 형태 및 구조는 도 2a 내지 도 2f를 참조하여 설명한 다양한 형태를 취할 수도 있다.
도 5 및 도 10a 및 도 10b를 참조하면, 공정 P1008 구조에서 몰드층(125)을 습식 식각 공정을 통해 모두 제거한다. 몰드층(125)은 산화막이므로, 습식 식각 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식 케미컬(Wet chemical)을 이용하여 수행할 수 있다. 습식 케미컬은 지지 구조 패턴(130a)에 형성되어 있는 오픈 영역(Op)을 통해 흘러 들어가 몰드층(125)을 식각하게 된다. 몰드층(125) 식각시에 산화막 재질인 제2 희생막(145)도 동시에 제거될 수 있다.
한편, 습식 식각 공정 시에 지지 구조 패턴(130a)는 식각되지 않고 유지하여 실린더 구조의 하부 전극(120)이 쓰러지지 않도록 견고하게 고정시키는 기능을 할 수 있다. 또한, 식각 저지막(115)은 습식 식각액이 필라형 하부 전극(120A)의 하부 구조로 침투하지 못하도록 할 수 있다.
이후 도 5 및 도 3a 및 도 3b를 참조하면, 몰드층(125)을 제거 후, 유전체 막(150)과 플레이트(plate) 전극, 즉 상부 전극(160)을 형성한다. 이때 상기 엣지 영역(EDGE)상에서 상기 유전체 막(150)과 상기 상부 전극(160)은 상기 지지 구조 패턴(130a)상에 순서대로, 콘포말하게 형성될 수 있다. 즉 상기 엣지 영역(EDGE)상의 상기 지지 구조 패턴(130a)은 블록 영역에 대해 반대 쪽으로 돌출되고, 그 위에 유전체 막(150)과 플레이트(plate) 전극이 콘포말하게 증착된다. 이에 따라 도 3a 및 3b에 도시되었듯이 상기 상부 전극(160)의 상기 엣지 영역(EDGE)상의 수평 단면 프로파일인 제2 프로파일은 파형을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 하부 전극들의 벌집(honeycomb) 구조의 배치를 설명하기 위한 개념도이다.
도 11을 참조하면, 본 실시예의 반도체 소자의 하부 전극들, 즉 실린더형 하부 전극(도 1의 120)은 벌집 구조로 배치될 수 있다. 벌집 구조는 6각형의 꼭짓점(H1, H2, H3, H4, H5, H6)과 중심점(Hc)으로 하부 전극들(120)이 배치되는 구조를 가질 수 있다. 하부 전극(120)은 또한 도시된 바와 같이 제1 방향(x 방향) 및 제2 방향(y 방향)으로 벌집 구조가 겹쳐서 연속되는 구조로 배치될 수 있다.
구체적으로, 중심 육각형(Hec, 실선으로 표시됨)의 6개의 꼭짓점(H1, H2, H3, H4, H5, H6) 각각은 인접하여 배치된 6개의 육각형의 각각의 중심점이 되고, 중심 육각형(Hec)의 중심점(Hc)은 6개의 육각형에 의해 서로 공유되는 구조로 하부 전극(120)이 배치될 수 있다. 예컨대, 제2 꼭짓점(H2)이 제2 육각형(He2, 일점 쇄선으로 표시됨)의 중심점이 되고, 제5 꼭짓점(H5)은 제5 육각형(He5, 점선으로 표시됨)의 중심점이 되며, 중심 육각형(Hec)의 중심점(Hc)은 제2 육각형(He2)과 제5 육각형(H25)이 6개의 꼭짓점들 중 하나로서 공유할 수 있다.
실린더형 하부 전극(도 1의 120)의 벌집 구조에서 육각형은 정육각형일 수 있다. 또한, 중심점(Hc)을 공유하는 6개의 삼각형은 모두 정삼각형일 수 있다. 그에 따라, 하나의 육각형 내에서 인접하는 꼭지점들 사이 또는 꼭지점과 중심점 사이는 모두 동일한 간격이 유지될 수 있다.
이와 같이 실린더형 하부 전극(120)이 벌집 구조로 배치됨으로써, 하부 전극들(120)이 서로 일정한 간격이 유지되고, 그에 따라 후속 공정에서 유전체 및 상부 전극 물질이 균일하게 증착되어 균일한 성능의 커패시터를 구비한 반도체 소자를 구현할 수 있도록 한다.
한편, 도 11에서, 하부 전극(120)을 도 1a와 같이 2개의 동심원으로 표시하지 않고 하나의 원으로 표시하고 있는데, 이는 단순히 설명의 편의를 위한 것이다. 실제로, 하부 전극(120)은 도 12 내지 도 16에도 볼 수 있듯이 소정 두께를 가질 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 하부 전극에 대한 사시도이다. 도 13은 본 발명의 도 12의 절단선 A-A'및 B-B'에 따라 취해진 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 반도체 소자는 기판(110) 상에 복수의 콘택 플러그(111)가 매립된 층간 절연막(113)을 포함할 수 있다. 층간 절연막(113) 상에는 콘택 플러그(111) 각각에 연결되는 실린더 구조의 스토리지 전극, 즉, 하부 전극(120)이 복수 개 형성될 수 있다. 한편, 층간 절연막(113) 상에 식각 저지막(115)이 형성될 수 있다. 식각 저지막(115)은 예컨대, 실리콘 나이트라이드(SiN)로 형성될 수 있다.
기판(110)은 예컨대, 실리콘 기판, SOI(Silicon On Insulator) 기판, 실리콘 게르마늄 기판, 갈륨-비소 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등으로 이루어질 수 있다. 기판(110)에는 예컨대, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시)이 형성되어 있을 수 있다. 그에 따라, 기판(110)에는 불순물 영역이 형성되어 있을 수 있다. 한편, 기판(110)은 랜딩 콘택(Landing Contact, 미도시)을 포함할 수 있다. 경우에 따라, 랜딩 콘택은 하부 전극(120)과 콘택 플러그(111) 사이에 배치될 수도 있다.
콘택 플러그(111)는 폴리실리콘막 또는 금속성도전막을 포함하고, 콘택 플러그(111) 상부에는 Ti 또는 Ti/TiN 등의 배리어메탈(Barrier metal)이 더 구비될 수 있다.
하부 전극(120)은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이러한 하부 전극(120)은 도시된 바와 같이 높은 종횡비를 가질 수 있다. 예컨대, 하부 전극(120)의 종횡비는 10 내지 30일 수 있다. 또한, 하부 전극(120)의 폭은 약 20 ~ 100㎚ 정도 일 수 있고, 하부 전극(120)의 높이는 약 500 내지 4000㎚일 수 있다. 물론, 본 실시예의 실린더형 하부 전극(120)의 구조가 상기 수치들에 한정되는 것은 아니다.
한편, 하부 전극(120)은 콘택 플러그(111) 상면에 형성된 홈(C1)에 안착되는 구조로 콘택 플러그(111) 상에 적층되어 형성될 수 있다. 물론, 콘택 플러그(111) 상면에 홈이 형성되지 않을 수 있고, 그러한 홈이 없는 콘택 플러그(111) 상에 하부 전극(120)이 적층되는 구조로 형성될 수도 있다.
본 실시예의 반도체 소자에서는 상기 실린더형 하부 전극(120)의 쓰러짐을 방지하기 위하여, 도 1a 내지 도 2c에 예시된 바와 같은 오픈 영역을 구비한 일체형 지지 구조 패턴이 하부 전극(120)의 상단 끝단 부분으로 형성될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 하부 전극에 대한 사시도이다. 도 15는 본 발명의 도 12의 절단선 C-C'및 D-D'에 따라 취해진 단면도이다. 설명의 편의를 위해 도 12 및 13에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 기판(110)의 층간 절연막(113) 상에 콘택 플러그(111) 각각에 연결되는 하부 전극 구조체(120')가 복수 개 형성될 수 있다. 하부 전극 구조체(120')는 필라형 구조의 하부 전극(120A)과 실린더형 구조의 하부 전극(120B)을 포함할 수 있다.
구체적으로, 하부 전극 구조체(120')는 필라형 하부 전극(120A)과 실린더형 하부 전극(120B)이 적층된 2층 구조를 가질 수 있다. 필라형 하부 전극(120A)의 하부측은 식각 저지막(115)에 의해 지지되고, 필라형 하부 전극(120A)의 상부 선폭(Top CD)은 실린더형 하부 전극(120B)의 하부 선폭(Bottom CD)보다 더 클 수 있다. 경우에 따라, 필라형 하부 전극(120A)의 상부 선폭은 실린더형 하부 전극(120B)의 하부 선폭과 동일할 수도 있고, 또는 더 작을 수도 있다.
필라형 하부 전극(120A)의 상부 표면에는 홈(C2)이 구비되고, 이 홈(C2)에 실린더형 하부 전극(120B)의 하부가 안착되는 구조로 실린더형 하부 전극(120B)이 필라형 하부 전극(120A) 상에 적층될 수 있다. 물론, 홈이 구비되지 않고 단순히 적층되는 식으로 실린더형 하부 전극(120B)이 배치될 수도 있다. 필라형 하부 전극(120A)과 실린더형 하부 전극(120B)의 높이는 동일하거나 어느 한쪽이 더 낮을 수 있다. 각 하부 전극의 높이는 200∼2000㎚ 범위 내의 값을 가질 수 있다. 물론, 하부 전극의 높이가 상기 수치에 한정되는 것은 아니다. 하부 전극 구조체(120')는 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중에서 선택된 적어도 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
필라형 구조와 실린더 구조가 결합된 하부 전극 구조체(120')를 채용하여 커패시터를 형성하면, 동일한 하부 높이를 갖는 필라형 하부 전극을 채용한 커패시터보다 큰 충전용량을 얻을 수 있다. 또한, 필라형 하부 전극만을 채용한 커패시터와 동일한 충전 용량을 얻는다고 가정할 때, 실린더 구조에 의해 충전용량을 얻을 수 있기 때문에 하부 전극의 높이를 증가시키지 않아도 되므로 전하 전극의 쓰러짐 방지에 기여할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100a, 100b, 100c, 100d, 200a, 200b, 200c, 200d, 200e, 200f, 300: 반도체 기억 소자,
110: 반도체 기판,
111: 콘택 플러그,
113: 층간 절연막,
115: 식각 저지막,
120, 120a, 120b: 하부 전극,
120': 하부 전극 구조체,
120A: 필라형 하부 전극,
120B: 실린더형 하부 전극,
130a, 130b, 130c, 130d,: 지지 구조 패턴,
Op, Op', Op", Op'", Op"", Op'"": 오픈영역
142: 하드마스크막
143, 146: PR 패턴
145: 제2 희생막
150: 유전체 막
160: 상부 전극

Claims (10)

  1. 셀 블록 영역과 엣지 영역을 포함하는 셀 영역이 정의된 기판;
    상기 기판 상에 상기 기판의 상면과 평행한 제1 방향 및 상기 기판의 상면과 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 배치된 복수 개의 하부 전극들;
    상기 기판 상에 상기 하부 전극들을 서로 연결하여 지지하고, 복수 개의 오픈 영역을 구비한 평판 형태의 지지 구조 패턴을 포함하되,
    상기 지지 구조 패턴의 상기 엣지 영역상의 수평 단면 프로파일인 제1 프로파일은 파형을 포함하는 것을 특징으로 하는 반도체 기억 소자.
  2. 제1항에 있어서,
    상기 복수 개의 하부 전극들은 육각형의 꼭짓점들과 중심점에 배치되어 벌집(honeycomb) 구조를 갖되, 상기 벌집 구조는, 상기 육각형의 꼭짓점들과 중심점이 제1 육각형 구조를 구성하고, 상기 제1 육각형 구조의 6개의 꼭짓점들이 서로 다른 6개의 육각형 구조의 중심점이 되며, 상기 제1 육각형 구조의 중심점이 상기 서로 다른 6개의 육각형 구조의 육각형의 꼭짓점들 중 하나로서 서로 공유되는 구조를 가지는 것을 특징으로 하는 반도체 기억 소자.
  3. 제2항에 있어서, 상기 셀 블록 영역의 최외곽에 위치한 상기 하부 전극들의 중심들의 위치와 상기 제1 프로파일의 요철이 대응 되는 것을 특징으로 하는 반도체 기억 소자.
  4. 제1항에 있어서,
    상기 지지 구조 패턴 및 상기 하부 전극 상에 형성된 상부 전극을 더 포함하되, 상기 상부 전극의 상기 엣지 영역상의 수평 단면 프로파일인 제2 프로파일은 파형을 포함하는 것을 특징으로 하는 반도체 기억 소자.
  5. 제4항에 있어서,
    상기 제1 프로파일의 요철과 상기 제2 프로파일의 요철이 대응되는 것을 특징으로 하는 반도체 기억 소자.
  6. 제4항에 있어서,
    상기 제1 프로파일의 파형 및 상기 제2 프로파일의 파형은 삼각파를 포함하는 것을 특징으로 하는 반도체 기억 소자.
  7. 제4항에 있어서,
    상기 기판상에 정의 된 주변회로 영역; 및
    상기 주변 회로 영역 상에 형성된 적어도 하나의 콘택을 더 포함하되, 상기 적어도 하나의 콘택은 상기 상부 전극의 상기 셀 블록 영역 방향으로 오목한 부분에 대응되도록 배치된 것을 특징으로 하는 반도체 기억 소자.
  8. 기판 상에 제1 방향에 따라 제1 간격만큼 이격되어 배치된 제1 하부 전극들을 포함하고 상기 제1 방향과 교차하는 제2 방향에 따라 제2 간격만큼 이격되어 배치된 제1 하부 전극 어레이들;
    상기 기판 상에 상기 제1 방향에 따라 제3 간격만큼 이격되어 배치된 제2 하부 전극들을 포함하고 상기 제2 방향에 따라 제4 간격만큼 이격되어 이웃한 상기 제1 하부 전극 어레이들 사이에 배치된 제2 하부 전극 어레이들; 및
    상기 기판상에 상기 제1 하부 전극들 및 상기 제2 하부 전극들 사이에 배치된 지지 구조 패턴을 포함하되,
    상기 제1 하부 전극들과 상기 제2 하부 전극들은 상기 제1 방향에 대해 엇갈리게 배열되며 최외곽의 상기 제1 하부 전극들 및 상기 제2 하부 전극들로부터 상기 지지 구조 패턴의 최외곽선까지 상기 제2 방향에 따른 수평거리는 동일한 것을 특징으로 하는 반도체 기억 소자.
  9. 제8항에 있어서,
    상기 제1 간격과 상기 제3 간격은 동일하고 상기 제2 간격과 상기 제4 간격은 동일한 것을 특징으로 하는 반도체 기억 소자.
  10. 제8항에 있어서,
    상기 지지 구조 패턴 및 상기 하부 전극 상에 형성된 상부 전극을 더 포함하되, 상기 지지 구조 패턴의 최외곽선에서 상기 상부 전극의 최외곽선까지의 상기 제2 방향에 따른 수평거리는 일정한 것을 특징으로 하는 반도체 기억 소자.
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