TWI820715B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，可包含單元電容器，所述單元電容器包含第一下部電極、第一上部支撐層圖案、第一介電層以及第一上部電極。去耦電容器可包含第二下部電極、第二上部支撐層圖案、第二介電層以及第二上部電極。第一下部電極及第二下部電極可呈配置於六邊形的每一頂點及六邊形的中心處的蜂巢圖案。第一上部支撐層圖案可連接至第一下部電極的上部側壁。第一上部支撐層圖案可對應於界定第一開口的第一板。第二上部支撐層圖案可連接至第二電極的上部側壁。第二上部支撐層圖案可對應於界定第二開口的第二板，所述第二開口具有不同於第一開口的形狀的形狀。

Description

半導體裝置
本申請案主張2021年7月27日於韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2021-0098483號的優先權，所述專利申請案的內容以全文引用的方式併入本文中。
一些實例實施例是關於半導體裝置。更特定言之，各種實例實施例是關於包含電容器的動態隨機存取記憶體（dynamic random access memory；DRAM）裝置。
DRAM裝置可包含記憶體單元及周邊電路。在DRAM裝置中，記憶體單元可包含電晶體及單元電容器，且周邊電路可包含去耦電容器。在DRAM裝置中，包含於記憶體單元中的電容器及包含於周邊電路中的去耦電容器不應有缺陷。
一些實例實施例提供一種半導體裝置，所述半導體裝置包含具有高電容且具有減少的缺陷量及/或缺陷影響的電容器。
根據一些實例實施例，提供一種半導體裝置。半導體裝置可包含基底的記憶體單元區上的單元電容器及基底的去耦電容器區上的去耦電容器。單元電容器可包含多個第一下部電極、第一上部支撐層圖案、第一介電層以及第一上部電極。去耦電容器可包含多個第二下部電極、第二上部支撐層圖案、第二介電層以及第二上部電極。第一下部電極及第二下部電極可呈配置於經連接六邊形的每一頂點及六邊形的中心處的蜂巢圖案。多個第一下部電極及第二下部電極可沿第一方向配置於列中，且列中的每一者可在垂直於第一方向的第二方向上。第一上部支撐層圖案可連接至第一下部電極的上部側壁。第一上部支撐層圖案可在第一下部電極之間，且第一上部支撐層圖案可對應於界定第一開口的第一板。所有第一下部電極可由第一開口部分地暴露。第二上部支撐層圖案可連接至第二下部電極的上部側壁。第二上部支撐層圖案可在第二下部電極之間，且第二上部支撐層圖案可對應於界定第二開口的第二板。第二下部電極中的一些可由第二開口部分地暴露，且第二下部電極中的一些可不由第二開口暴露。
根據一些實例實施例，提供一種半導體裝置。半導體裝置可包含基底、單元下部結構、共同電極、多個第一下部電極、第一上部支撐層圖案、第一介電層、第一上部電極、多個第二下部電極、第二上部支撐層圖案以及第二介電層以及第二上部電極。基底包含記憶體單元區及去耦電容器區。單元下部結構可包含多個位元線結構、多個接觸插塞以及多個接墊電極，其中多個位元線結構、多個接觸插塞以及多個接墊電極在基底的記憶體單元區上。共同電極可在基底的去耦電容器區上。多個第一下部電極可分別位於多個接墊電極上。第一下部電極可呈配置於經連接六邊形的每一頂點及六邊形的中心處的蜂巢圖案。第一上部支撐層圖案可連接至第一下部電極的上部側壁。第一上部支撐層圖案可在第一下部電極之間。第一上部支撐層圖案可對應於界定第一開口的第一板。第一介電層及第一上部電極可在第一下部電極及第一上部支撐層的表面上。第二下部電極可在共同電極上。第二下部電極配置於蜂巢結構中。第二上部支撐層圖案可連接至第二下部電極的上部側壁。第二上部支撐層圖案可在第二下部電極之間。第二上部支撐層圖案可對應於界定不同於第一開口的第二開口的第二板。第二介電層及第二上部電極可在第二下部電極及第二上部支撐層圖案的表面上。第一下部電極及第二下部電極可沿第一方向配置於列中。列中的每一者可在垂直於第一方向的第二方向上安置。多個第二下部電極可包含藉由第二開口暴露的經暴露下部電極及未藉由第二開口暴露的未經暴露的下部電極。
根據一些實例實施例，提供一種半導體裝置。半導體裝置可包含基底的記憶體單元區上的單元電容器及基底的去耦電容器區上的去耦電容器。單元電容器可包含多個第一下部電極、第一上部支撐層圖案、第一介電層以及第一上部電極。去耦電容器可包含多個第二下部電極、第二上部支撐層圖案、第二介電層以及第二上部電極。多個第一下部電極及多個第二下部電極可以配置於經連接六邊形的每一頂點及六邊形的中心處的蜂巢圖案配置。多個第一下部電極及多個第二下部電極可沿著第一方向延伸成列，且列中的每一者可配置於垂直於第一方向的第二方向上。第一上部支撐層圖案可位於第一下部電極之間以連接第一下部電極的上部側壁，且第一上部支撐層圖案可對應於界定第一開口的第一板。一個第一開口可部分地暴露多個第一下部電極中的一些，且第一開口中的每一者在平面圖中可具有橢圓形狀。第二上部支撐層圖案可位於多個第二下部電極之間以連接第二下部電極的上部側壁，且第二上部支撐層圖案可對應於界定不同於第一開口的第二開口的第二板。所有多個第一下部電極可藉由第一開口部分地暴露。多個第二下部電極中的一些可藉由第二開口部分地暴露，且多個第二下部電極中的一些不可藉由第二開口暴露。
在根據一些實例實施例的半導體裝置中，記憶體單元區上的單元電容器及周邊電路區上的去耦電容器的缺陷可減少。
圖1為示出根據一些實例實施例的DRAM裝置中的區的平面圖。圖2為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的平面圖。圖3為示出根據一些實例實施例的DRAM裝置中的區中的每一者上的電容器的橫截面圖。圖4為示出根據一些實例實施例的DRAM裝置中的區中的每一者上的電容器的平面圖。圖5為示出根據一些實例實施例的DRAM裝置中的區中的每一者上的電容器的部分的透視圖。
為了避免圖式的複雜化，圖2中未繪示單元電容器的支撐層圖案。圖4及圖5繪示單元電容器的第一下部電極及第一上部支撐層圖案的配置以及去耦電容器的第二下部電極及第二上部支撐層圖案的配置。
參考圖1至圖5，DRAM裝置可形成於基底100上。基底100可包含：記憶體單元區C，其中形成諸如一個電晶體、一個電容器（1T1C）記憶體單元的記憶體單元；及周邊電路區P，其中形成用於驅動及/或感測記憶體單元的周邊電路。
基底可包含多個記憶體單元區C。周邊電路區P可安置於記憶體單元區C之間，且可環繞記憶體單元區C。周邊電路區P可包含形成去耦電容器的去耦電容器區D。
基底100可為或可包含晶圓，所述晶圓包含矽、鍺、矽鍺或第III族至第V族化合物，諸如GaP、GaAs或GaSb。在一些實例實施例中，基底100可為絕緣體上矽（silicon-on-insulator；SOI）晶圓或絕緣體上鍺（germanium-on-insulator；GOI）晶圓，且可摻雜或可不摻雜，例如可輕微摻雜有硼。
選擇電晶體（例如，存取電晶體）、單元電容器以及位元線結構120可形成於記憶體單元區C上。單元記憶體單元可包含一個選擇電晶體及一個單元電容器。
位址解碼器、用於將內部電源電壓供應至位址解碼器、去耦電容器等中的每一者的內部電源電路可形成於周邊電路區P上/內。內部電源電路可供應來自DRAM裝置外部的外部電源電位（Vcc）或接地電位（GND）。內部電源電路可產生使外部電源電位步降低/減小至另一電壓（例如，可變確定的電壓或預定的電壓）的內部電源電壓，且內部電源電壓可供應至位址解碼器。去耦電容器可形成於用於將內部電源電路與位址解碼器彼此連接的佈線與接地電位之間。由於形成去耦電容器，因此供應至位址解碼器的內部電源電壓的雜訊（諸如，高頻雜訊）可減少。
首先，描述形成於基底100的記憶體單元區C上的記憶體單元結構。
隔離層102可形成於基底100的記憶體單元區C處。隔離層102之間的基底100的一部分可界定為主動區101。
在平行於基底100的上部表面的第一方向X上延伸的閘極溝渠可形成於基底100處。閘極結構104可形成於閘極溝渠中。
在一些實例實施例中，閘極結構104可包含堆疊的閘極絕緣層、閘極電極以及覆蓋絕緣圖案。多個閘極結構104可配置在平行於基底100的上部表面且垂直於第一方向X的第二方向Y上。
可在閘極結構104之間的主動區101處形成（例如，植入及活化）充當源極/汲極區的雜質區。舉例而言，雜質區可包含電連接至位元線結構120的第一雜質區及電連接至單元電容器的第二雜質區。閘極結構104及雜質區可充當存取電晶體/選擇電晶體。
接墊絕緣圖案110及第一蝕刻終止層圖案112可形成於主動區101、隔離層102以及閘極結構104上。舉例而言，接墊絕緣圖案110可包含諸如氧化矽的氧化物，且第一蝕刻終止層圖案112可包含諸如氮化矽的氮化物。
凹槽可形成於基底100上的未形成接墊絕緣圖案110及第一蝕刻終止層圖案112的部分處。第一雜質區的頂部表面可藉由凹槽的底部暴露。
位元線結構120可形成於第一蝕刻終止層圖案112及凹槽上。位元線結構120可包含導電圖案120a、障壁金屬圖案120b、金屬圖案120c以及硬遮罩圖案120d。導電圖案120a可包含例如摻雜有諸如磷的雜質的多晶矽。障壁金屬圖案120b可包含例如諸如鈦（Ti）或鉭（Ta）的金屬及/或諸如氮化鈦或氮化鉭的金屬氮化物，且金屬圖案120c可包含例如諸如鎢（W）的金屬。位元線結構120可在第二方向Y上延伸，且多個位元線結構120可配置於第一方向X上。在一些實例實施例中，隔片122可形成於位元線結構120的側壁上。
第一絕緣間層可填充位元線結構120之間的空間。
接觸插塞130可穿過第一絕緣間層、第一蝕刻終止層圖案112以及接墊絕緣圖案110。接觸插塞130可接觸第二雜質區。著陸接墊132可形成於接觸插塞130上。著陸接墊132可接觸接觸插塞130。接觸插塞130可安置於位元線結構120之間。絕緣圖案134可形成於著陸接墊132之間。
第二蝕刻終止層200可形成於著陸接墊132、絕緣圖案134以及第一絕緣間層上。單元電容器可經由第二蝕刻終止層200接觸著陸接墊132。定位於第二蝕刻終止層200下方的結構被稱作單元下部結構。
第二蝕刻終止層200可包含例如氮化矽、氮氧化矽或類似者中的至少一者。單元電容器可包含第一下部電極220、第一介電層250a、第一上部電極260a、第一下部支撐層圖案204a以及第一上部支撐層圖案208a。
在記憶體單元區C中，第一下部電極220可經由第二蝕刻終止層200接觸著陸接墊132。
參考圖4及圖5，詳細描述記憶體單元區C中的單元電容器的第一下部電極及第一上部支撐層圖案的配置。
參看圖4及圖5，第一下部電極220中的每一者可形成於著陸接墊132上。第一下部電極220可配置於蜂巢結構中，所述蜂巢結構安置於六邊形（例如，經連接六邊形）的每一頂點及六邊形的中心處。儘管藉由正六邊形描述實例實施例，但實例實施例不限於此。
第一下部電極220可沿著第一方向X形成列，且列中的每一者可安置在垂直於第一方向X的第二方向Y上。
配置於每一其他列中（例如，奇數編號列中）的第一下部電極220可藉由相同空間彼此間隔開，且配置於其他列（例如，偶數編號列）中的第一下部電極220可藉由相同空間彼此間隔開。配置於偶數編號列中的第一下部電極220可在第二方向Y上不平行於配置於奇數編號列中的第一下部電極220而安置。奇數編號列的第一下部電極220中的每一者可安置於偶數編號列的第一下部電極220之間的部分處。舉例而言，奇數編號列的第一下部電極220及偶數編號列的第一下部電極220可以Z形方式在第二方向上Y配置。
在第一下部電極220的配置中，六個相鄰第一下部電極可安置於一個第一下部電極220周圍。在一個第一下部電極220周圍可安置在第一方向X上的兩個相鄰第一下部電極、在第一傾斜方向Z1上的兩個相鄰第一下部電極以及在第二傾斜方向Z2上的兩個相鄰第一下部電極。第一傾斜方向Z1可為與第一方向X成60度的角度的方向，且第二傾斜方向Z2可為與第一方向X成120度的角度的方向；然而，實例實施例不必限於上述角度。
舉例而言，第一方向X上的相鄰第一下部電極220的中心之間的距離可為3.0F。第一傾斜方向Z1上的相鄰第一下部電極220的中心之間的距離，且第二傾斜方向Z2上的相鄰第一下部電極220的中心之間的距離中的每一者可為2.6F。此處，變數F意謂或指代最小微影特徵大小。
在一些實例實施例中，第一下部電極220可具有實心圓柱形形狀，亦即，柱形狀。在一些實例實施例中，第一下部電極可具有空心圓柱形形狀。
在一些實例實施例中，第一下部電極220可包含：金屬，諸如Ti、W、Ni或Co中的至少一者；或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN或WN中的至少一者。舉例而言，第一下部電極220可包含TiN。
第一下部支撐層圖案204a及第一上部支撐層圖案208a中的每一者可安置於第一下部電極220之間。第一下部支撐層圖案204a及第一上部支撐層圖案208a中的每一者可連接至第一下部電極220，且因此，第一下部支撐層圖案204a及第一上部支撐層圖案208a中的每一者可支撐第一下部電極220。第一下部支撐層圖案204a及第一上部支撐層圖案208a可包含絕緣材料，例如氮化矽及/或氮氧化矽。
第一上部支撐層圖案208a可將第一下部電極220的上部部分彼此支撐。第一上部支撐層圖案208a可連接第一下部電極220的上部側壁。第一上部支撐層圖案208a的上部表面可與第一下部電極220的上部表面共面。
第一上部支撐層圖案208a可為具有/界定第一開口240a的第一上部板238a。第一上部板238a可形成於第一下部電極220的上部部分之間。第一開口240a可經配置以具有可變判定的圖案或預定的圖案。多個第一下部電極220的上部側壁可由第一開口240a部分地暴露。
第一開口240a可部分地暴露單元電容器中的所有第一下部電極220。因此，未由第一開口240a暴露的第一下部電極可不設置於記憶體單元區C中/內。
如上文所描述，第一開口240a可具有暴露單元電容器中的所有第一下部電極220的至少部分的全開口結構。因此，第一下部電極220之間的橋接缺陷及/或第一下部電極220的傾斜缺陷可藉由第一上部支撐層圖案208a減少。因此，記憶體單元的缺陷（諸如，特定短路）出現的似然性及/或影響可減小，且單元電容器之間的電特性可較均勻。
在一些實例實施例中，一個第一開口240a可部分地暴露配置於多個相鄰列中的四個或大於四個第一下部電極220的上部側壁。當形成一個第一開口240a以暴露小於四個第一下部電極220時，第一開口240a可極密集地配置。因此，第一開口240a的圖案化製程可能不容易，例如歸因於第一開口240a的密度可能很難。
在一些實例實施例中，相鄰第一開口可平行地安置於第一方向X上，且相鄰第一開口可非平行地安置於第二方向Y上。
在一些實例實施例中，在平面圖中，第一開口240a可具有在第二方向Y上具有長軸的橢圓形狀及/或在與第一方向X傾斜的傾斜方向上具有長軸的橢圓形狀。第一開口240a的橢圓形狀可不具有作為長軸的第一方向X。
舉例而言，如圖4中所繪示，一個第一開口240a可安置於四個第一下部電極220之間，所述四個第一下部電極配置於三個相鄰列中。一個第一開口240a可部分地暴露四個第一下部電極220的上部側壁。第一開口240a可具有在第一方向X上具有短軸且在第二方向Y上具有長軸的橢圓形狀。在平面圖中，第一開口240a中的一者可部分地暴露安置於第一方向X上的兩個第一下部電極220及安置於第二方向Y上的兩個第一下部電極220。
在平面圖中，第一開口240a中的一者可部分地暴露奇數編號列的一個第一下部電極220、偶數編號列的兩個第一下部電極220以及在第二方向Y上依序安置的奇數編號列的一個第一下部電極220。在此狀況下，第一開口240a在長軸上的長度可大於第一下部電極220的上部表面的寬度（亦即，直徑）。
第一下部支撐層圖案204a可將第一下部電極220的中心部分彼此支撐。第一下部支撐層圖案204a可定位於第一上部支撐層圖案208a下方。
在平面圖中，第一下部支撐層圖案204a可具有與第一上部支撐層圖案208a相同的形狀。舉例而言，第一下部支撐層圖案204a可為具有第三開口的第一下部板。第一下部板可形成於第一下部電極220的中心部分之間。第三開口可經配置以具有可變判定的圖案或預定的圖案。在平面圖中，第三開口可安置於與第一開口240a相同的位置處。第三開口及第一開口可在豎直方向上面向彼此。因此，包含於第一下部支撐層圖案204a中的第三開口可部分地暴露單元電容器中的所有第一下部電極220。
由於形成第一下部支撐層圖案204a及第一上部支撐層圖案208a，可穩定地支撐第一下部電極220。
在一些實例實施例中，儘管未示出，但可能不形成第一下部支撐層圖案。在一些實例實施例中，兩個或大於兩個第一下部支撐層圖案可形成於第一上部支撐層圖案208a下方。
第一介電層250a可形成於（例如，保形地形成於）第一下部電極220、第一下部支撐層圖案204a、第一上部支撐層圖案208a以及第二蝕刻終止層200的表面上。第一介電層250a可包含：金屬氧化物，諸如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3或TiO 2中的至少一者；及/或鈣鈦礦介電材料，諸如SrTiO 3（STO）、BaTiO 3、PZT、PLZT；或其組合。
第一上部電極260a可形成於第一介電層250a上。因此，第一介電層250a可定位於第一下部電極220與第一上部電極260a之間。第一上部電極260a可包含：金屬，諸如Ti、W、Ni或Co中的至少一者；或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN或WN中的至少一者。舉例而言，第一上部電極260a可包含TiN。
在下文中，描述形成於周邊電路區P中的去耦電容器區D上的結構。
下部結構可形成於基底100的去耦電容器區D上。下部結構可包含第一絕緣間層124。在一些實例實施例中，儘管未繪示，下部結構可更包含MOS電晶體。共同電極140可形成於下部結構上。共同電極140可為安置於去耦電容器區D中的一個寬圖案。在一些實例實施例中，共同電極140可包含與記憶體單元區C中的著陸接墊132的材料相同的材料。在一些實例實施例中，共同電極140的上部表面可與記憶體單元區C中的著陸接墊132的上部表面實質上共面。
第二蝕刻終止層200可形成於共同電極140及第一絕緣間層124上。去耦電容器可穿過第二蝕刻終止層200，且去耦電容器可電連接至共同電極140。
去耦電容器可包含第二下部電極222、第二介電層250b、第二上部電極260b、第二下部支撐層圖案204b以及第二上部支撐層圖案208b。
在去耦電容器區D中，多個第二下部電極222可穿過第二蝕刻終止層200，且可接觸共同電極140。第二下部電極222中的每一者可藉由共同電極140彼此電連接，且因此第二下部電極222可充當一個下部電極。因此，去耦電容器中的每一者可作為一個去耦電容器操作。舉例而言，去耦電容器中的每一者可以平行方式彼此連接。
第二下部電極222可配置於與第一下部電極220相同的結構中。舉例而言，第二下部電極222可配置於蜂巢結構中，其安置於經連接六邊形的每一頂點及六邊形的中心處。第二下部電極222中的每一者可沿著第一方向X形成列，且列中的每一者可安置於垂直於第一方向X的第二方向Y上。
第二下部電極222可具有與第一下部電極220相同的形狀。在一些實例實施例中，第二下部電極222可具有實心圓柱形形狀，亦即，柱形狀。在一些實例實施例中，第二下部電極可具有空心圓柱形形狀。
第二下部電極222可包含與第一下部電極220的材料相同的材料，且可或可不同時形成。
第二下部支撐層圖案204b及第二上部支撐層圖案208b可安置於第二下部電極222之間。第二下部支撐層圖案204b及第二上部支撐層圖案208b中的每一者可連接至第二下部電極222，且因此，第二下部支撐層圖案204b及第二上部支撐層圖案208b中的每一者可支撐第二下部電極222。第二下部支撐層圖案204b可包含與第一下部支撐層圖案204a的材料相同的材料，且第二下部支撐層圖案204b可或可不與第一下部支撐層圖案204a同時形成。第二上部支撐層圖案208b可包含與第一上部支撐層圖案208a的材料相同的材料。第二下部支撐層圖案204b及第二上部支撐層圖案208b可包含絕緣材料，例如氮化矽及/或氮氧化矽。
第二上部支撐層圖案208b可具有不同於第一上部支撐層圖案208a的形狀的形狀。第二下部支撐層圖案204b可具有不同於第一下部支撐層圖案204a的形狀的形狀。
第二上部支撐層圖案208b可將第二下部電極222的上部部分彼此支撐。第二上部支撐層圖案208b可連接至第二下部電極222的上部側壁。第二上部支撐層圖案208b的上部表面可與第二下部電極222的上部表面共面。
第二上部支撐層圖案208b可定位於第二下部電極222之間，且第二上部支撐層圖案208b可接觸第二下部電極222的上部外壁的一部分。
第二上部支撐層圖案208b可為包含第二開口240b的第二上部板238b。第二上部板238b可形成於第二下部電極222的上部部分之間。第二開口240b可具有與第一開口240a不同的配置及/或不同的形狀。
第二開口240b可部分地暴露去耦電容器中的第二下部電極222中的一些。因此，由第二開口240b暴露的第二下部電極222a及未由第二開口240b暴露的第二下部電極222b可形成於去耦電容器區D中。
一個第二開口240b可部分地暴露配置於多個相鄰列中的多個第二下部電極222的上部側壁。
在一些實例實施例中，相鄰第二開口240b可平行地配置於第一方向X上，且相鄰第二開口240b可不平行地配置於第二方向Y上。
在一些實例實施例中，在平面圖中，第二開口240b可具有圓形形狀及/或條形狀，其中第一方向X為縱向方向。
舉例而言，如圖4中所繪示，一個第二開口240b可安置於三個第二下部電極222之間，所述三個第二下部電極配置於兩個相鄰列中。一個第二開口240b可部分地暴露三個第二下部電極222的上部側壁。第二下部電極222b中的一些可不由第二開口240b暴露。因此，即使一個第二開口240b可暴露數個小於四個第二下部電極222a，第二開口240b可不經密集地配置。因此，第二開口240b可易於或較易於圖案化。
在此狀況下，在平面圖中，第二開口240b可具有圓形形狀。一個第二開口240b可部分地暴露配置於第一方向X上的兩個第二下部電極222及在第二方向Y上鄰近於兩個第二下部電極222的一個第二下部電極。在平面圖中，一個第二開口240b可暴露第一組交替列（例如，奇數編號列）的兩個相鄰第二下部電極222及第二組交替列（例如，偶數編號列）的一個第二下部電極222。配置於奇數編號列中的所有第二下部電極222可由第二開口240b部分地暴露。配置於偶數編號列中的第二下部電極222中的一些可不由第二開口240b暴露，且配置於偶數編號列中的第二下部電極222中的一些可由第二開口240b部分地暴露。舉例而言，未由第二開口240b暴露的第二下部電極222b及由第二開口240b暴露的第二下部電極222a可替代地及重複地配置於偶數編號列中。
供應去耦電容器的電壓可高於供應單元電容器的電壓。在一些實例實施例中，供應至去耦電容器的電壓可為施加至單元電容器的電壓約1.5倍至3倍。
由於歸因於高電壓的擊穿可出現在去耦電容器中，因此去耦電容器可形成為使得電場可不集中於去耦電容器的特定部分中。舉例而言，在去耦電容器中，第二下部電極222的表面上的第二介電層250b的厚度可更均勻。
圖6為示出圖4中所繪示的第一上部支撐層圖案未對準的狀況的橫截面圖。
參考圖6，當第一上部支撐層圖案208a的第一開口240a未形成於正位處時，由第一開口240a暴露的第一下部電極220的位置可極大地變化。當第一開口240a未對準時，窄角度頂點區P1可形成於第一開口240a及第一下部電極220的接觸部分處。在窄角度頂點區P1上的第一介電層250a可具有局部薄的厚度。然而，由於供應至單元電容器的電壓低，因此即使單元電容器中的第一介電層250a局部薄，諸如擊穿的缺陷可能不出現或可能減小出現的似然性及/或可減小對出現的影響。
若去耦電容器中的第二上部支撐層圖案具有與單元電容器中的第一上部支撐層圖案相同的形狀，且第二開口未對準，則窄角度頂點區P1可形成於第二開口及第二下部電極222的接觸部分。在窄角度頂點區P1上的第二介電層可具有局部薄的厚度。由於供應至去耦電容器的電壓高，因此高電場可集中於第二介電層局部薄的部分中，使得去耦電容器的缺陷可較可能出現及/或可對出現具有較不利的效應。
因此，在一些實例實施例中，去耦電容器中的第二上部支撐層圖案208b可不具有與第一上部支撐層圖案208a相同的形狀。此外，包含於第二上部支撐層圖案208b中的第二開口240b可不暴露所有第二下部電極222。
同時，如上文所描述，在去耦電容器中，包含於第二上部支撐層圖案208b中的第二開口240b可部分地暴露第二下部電極222中的一些。由第二開口240b暴露的第二下部電極222a及未由第二開口240b暴露的第二下部電極222b可形成於去耦電容器區D中。在平面圖中，第二開口240b可具有其中第一方向X為縱向方向的圓形形狀或條形狀。在此狀況下，即使第二開口240b未對準，亦可不形成窄角度頂點部分，或可在第二開口240b與第二下部電極222之間的接觸部分處減少頂點部分的數目。
第二下部支撐層圖案204b可支撐第二下部電極222的中心部分以彼此支撐。第二下部支撐層圖案204b可定位於第二上部支撐層圖案208b的下方。
在一些實例實施例中，在平面圖中，第二下部支撐層圖案204b可具有與第二上部支撐層圖案208b相同的形狀。舉例而言，第二下部支撐層圖案204b可為具有/界定第四開口的第三下部板。第三下部板可形成於第二電極222的中心部分之間。第四開口可經配置以具有可變判定或預定的圖案。在平面圖中，第四開口可安置於與第二開口240b相同的位置處。第四開口及第二開口240b可在垂直方向上面向彼此。因此，包含於第二下部支撐層圖案204b中的第四開口可部分地暴露去耦電容器中的第二下部電極222中的一些。
在一些實例實施例中，儘管未繪示，但可能不形成第二下部支撐層圖案。在一些實例實施例中，兩個或大於兩個第二下部支撐層圖案可形成於第二上部支撐層圖案208b的下方。
第二介電層250b可保形地形成於第二下部電極222、第二下部支撐層圖案204b、第二上部支撐層圖案208b以及第二蝕刻終止層200的表面上。第二介電層250b可包含與第一介電層250a的材料相同的材料，且可與第一介電層250a同時形成，較早及/或較後於第一介電層250a形成。
第二上部電極260b可安置於第二介電層250b上。因此，第二介電層250b可形成於第二下部電極222與第二上部電極260b之間。第二上部電極260b可包含與第一上部電極260a的材料相同的材料，且可與第一上部電極260a同時形成，較早及/或較後於第一上部電極260a形成。
如上文所描述，包含於單元電容器中的第一上部支撐層圖案208a及包含於去耦電容器中的第二上部支撐層圖案208b可具有不同形狀。包含於第一上部支撐層圖案208a中的第一開口240a可部分地暴露單元電容器中的所有第一下部電極220。包含於第二上部支撐層圖案中的第二開口240b部分地暴露去耦電容器中的第二下部電極222中的一些。第二下部電極222中的一些可不由第二開口240b暴露。因此，單元電容器可由第一上部支撐層圖案208a較穩定地支撐，且可減小去耦電容器中由於第二上部支撐層圖案208b引起的擊穿故障出現的似然性及/或影響。
在下文中，呈現記憶體單元區的單元電容器中所使用的第一上部支撐層圖案及第一下部支撐層圖案的各種形狀。
圖7為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的單元電容器的實例的平面圖。
參考圖7，第一下部電極220可配置於蜂巢結構中。
在一些實例實施例中，在第一上部支撐層圖案208a中，一個第一開口240a可安置於四個相鄰第一下部電極220之間。一個第一開口可部分地暴露四個相鄰第一下部電極的上部側壁。
在一些實例實施例中，相鄰第一開口240a可平行地配置於第一方向X上，且相鄰第一開口240a可不平行地配置於第二方向Y上。
在平面圖中，在第一上部支撐層圖案208a中，第一開口240a中的一者可部分地暴露配置於奇數編號列中的兩個相鄰第一下部電極及配置於偶數編號列中的兩個相鄰第一下部電極220。在平面圖中，第一開口240a可具有橢圓形狀，且第一開口240a的長軸可在與第一方向X傾斜的傾斜方向上延伸。在此狀況下，第一開口240a的長軸的長度可大於第一下部電極220的上部表面的寬度（亦即，直徑）。
儘管未繪示，但可形成用於支撐第一下部電極220的中心部分的第一下部支撐層圖案，且第一下部支撐層圖案可具有與第一上部支撐層圖案208a相同的形狀。
圖8為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的單元電容器的實例的平面圖。
參考圖8，第一下部電極220可配置於蜂巢結構中。
第一上部支撐層圖案209a可為具有第一開口241a的第一上部板239a。第一上部板239a可形成於第一下部電極220的上部部分之間。第一開口241a可經配置以具有預定圖案。
在一些實例實施例中，在第一上部支撐層圖案209a中，一個第一開口241a可安置於三個相鄰第一下部電極220之間，且一個第一開口241a可部分地暴露三個相鄰第一下部電極的上部側壁。
在平面圖中，在第一上部支撐層圖案209a中，第一開口241a中的每一者可部分地暴露配置於虛設三角形形狀中的三個第一下部電極220。在平面圖中，第一開口241a可具有圓形形狀。
當第一下部電極220之間的間隙足夠寬以圖案化第一開口時，可限制性地使用第一上部支撐層圖案209a。
儘管未繪示，但可形成用於支撐第一下部電極220的中心部分的第一下部支撐層圖案，且第一下部支撐層圖案可具有與第一上部支撐層圖案209a的形狀相同的形狀。
圖9為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的單元電容器的實例的平面圖。
為了簡化圖式，僅示出電容器中的第一下部電極及第一上部支撐層圖案。
參考圖9，基底可包含其中形成記憶體單元的記憶體單元區16及其中形成用於驅動記憶體單元的周邊電路的周邊電路區。
記憶體單元區16可為其中形成實際操作的實際記憶體單元的區。單元區塊邊緣區18可環繞記憶體單元區16的邊緣，且單元區塊邊緣區18可接觸記憶體單元區16的邊緣。虛設記憶體單元可形成於單元區塊邊緣區18上。在半導體裝置的操作期間，虛設記憶體單元可不為電主動的。
虛設單元電容器可形成於單元區塊邊緣區18上，且記憶體單元電容器可形成於記憶體單元區16上。
虛設單元電容器可包含虛設第一下部電極221、第一介電層以及第一上部電極。記憶體單元電容器可包含第一下部電極220、第一介電層、第一上部電極、第一下部支撐層圖案以及第一上部支撐層圖案208a。
虛設第一下部電極221可安置於單元區塊邊緣區18中，且第一下部電極220可安置於記憶體單元區16中。虛設第一下部電極221及第一下部電極220可以蜂巢結構或蜂巢晶格或蜂巢圖案配置。
虛設單元電容器可不充當實際記憶體單元的電容器，且虛設單元電容器可不包含第一下部支撐層圖案及第一上部支撐層圖案。至少一個虛設單元電容器可在自記憶體單元區16至單元區塊邊緣區18的方向上形成於單元區塊邊緣區18中。
如圖9中所繪示，記憶體單元電容器可具有與如圖4中所繪示的記憶體單元電容器的結構相同的結構。
替代地，記憶體單元電容器可具有與如圖7或圖8中所繪示的記憶體單元電容器的結構相同的結構。
在下文中，呈現去耦電容器區的去耦電容器中所使用的第二上部支撐層圖案及第二下部支撐層圖案的形狀。
圖10為示出根據一些實例實施例的DRAM裝置中的去耦電容器的實例的平面圖。
參考圖10，第二下部電極222可配置於蜂巢結構中。
在一些實例實施例中，在平面圖中，第二上部支撐層圖案208b的第二開口240b可具有矩形形狀，其中第一方向X作為縱向方向。第二開口240b可部分地暴露配置於兩個相鄰列中的多個第二下部電極222。
如圖10中所繪示，一個第二開口240b可安置於七個相鄰第二下部電極222之間，且一個第二開口240b可部分地暴露七個相鄰第二下部電極的上部側壁。第二開口240b中的一者可暴露在第二方向Y上配置於兩個相鄰列中的第二下部電極222。舉例而言，第二開口240b中的一者可部分地暴露配置於下部列中的三個第二下部電極222及配置於上部列中的四個第二下部電極222。第二開口240b可彼此間隔開。相鄰第二開口240b可平行地配置於第一方向X上，且相鄰第二開口240b可不平行地配置於第二方向Y上。
在圖10中，由第二開口240b暴露的第二下部電極由圖式元件符號222a表示，且未由第二開口240b暴露的第二下部電極由圖式元件符號222b表示。
第二下部電極222b中的至少一者可在第一方向X上穿過第二開口240b之間的第二上部板238b，且第二下部電極222b可不由第二開口240b暴露。
替代地或另外，在第二方向Y上鄰近於第二開口240b的一個列的第二下部電極222b可不由第二開口240b暴露。儘管未繪示，但由一個第二開口240b暴露的第二下部電極222a的數目可不限於七。
圖11至圖17為示出根據一些實例實施例的製作/製造半導體裝置的方法的橫截面圖。
參考圖11，基底100可包含記憶體單元區C及周邊電路區。去耦電容器區D可包含於周邊電路區中。
可對基底100執行淺溝槽隔離（shallow trench isolation；STI）製程以形成隔離層102。可將基底100劃分為其中形成隔離層102的隔離區及隔離層102之間的主動區。
基底100及隔離層102在記憶體單元區C中的上部部分可經蝕刻以形成在第一方向X上延伸的閘極溝渠（未繪示）。閘極結構（未繪示）可形成於閘極溝渠中。第一雜質區及第二雜質區（未繪示）可形成於鄰近於閘極結構的兩側的主動區處。
接墊絕緣圖案110及第一蝕刻終止層圖案112可形成於記憶體單元區C中的主動區、隔離層102以及閘極結構上。接墊絕緣圖案110及第一蝕刻終止層圖案112可藉由化學氣相沈積（chemical vapor deposition；CVD）製程形成；然而，實例實施例不限於此。可在其上未形成接墊絕緣圖案110及第一蝕刻終止層圖案112的基底100處形成凹槽。第一雜質區的頂部表面可在凹槽的底部上暴露。
在第二方向Y上延伸的位元線結構120可形成於記憶體單元區C中第一蝕刻終止層圖案112及的凹槽上。位元線結構120可具有包含導電圖案120a、障壁金屬圖案120b、金屬圖案120c以及硬遮罩圖案120d的堆疊結構。在一些實例實施例中，隔片122可形成於位元線結構120的側壁上。
在形成位元線結構120的製程中，儘管未繪示，但構成/包含於周邊電路中的MOS電晶體可形成於周邊電路區中的基底100上。
可形成第一絕緣間層124以填充位元線結構120之間的空間及MOS電晶體之間的空間。
在記憶體單元區C中，可蝕刻位元線結構120之間的第一絕緣間層124的一部分以形成暴露基底100的第二雜質區的接觸孔。接觸插塞130及著陸接墊132可形成於接觸孔中。絕緣圖案134可形成於著陸接墊132之間。
在用於形成接觸插塞130及著陸接墊132的製程中，共同電極140可形成於周邊電路區中的去耦電容器區D上。共同電極140可包含與著陸接墊132的材料相同的材料。在一些實例實施例中，著陸接墊132及絕緣圖案134以及共同電極140的上部表面可彼此共面。
參考圖12，第二蝕刻終止層200可形成於第一絕緣間層124、著陸接墊132、絕緣圖案134以及共同電極140上。第二蝕刻終止層200可包含例如氮化矽、氮氧化矽或類似者中的至少一者。
下部模具層202、下部支撐層204、上部模具層206以及上部支撐層208可依序堆疊在第二蝕刻終止層200上。下部模具層202及上部模具層206可包含對下部支撐層204及上部支撐層208具有蝕刻選擇性的材料。舉例而言，下部模具層202及上部模具層206可包含氧化矽，且下部支撐層204及上部支撐層208可包含氮化矽。
電容器遮罩圖案210可形成於記憶體單元區C及去耦電容器區D中的上部支撐層208上。電容器遮罩圖案210可包含暴露用於形成第一下部電極及第二下部電極的部分的孔。孔可以蜂巢結構/蜂巢圖案配置。電容器遮罩圖案210可包含非晶碳或多晶矽。
參考圖13，可使用電容器遮罩圖案210作為蝕刻遮罩來蝕刻上部支撐層208、上部模具層206、下部支撐層204、下部模具層202以及第二蝕刻終止層200以形成第一孔212及第二孔214。蝕刻製程可包含諸如乾式蝕刻製程的非等向性蝕刻製程。
因此，第一孔212可暴露記憶體單元區C中的著陸接墊132的頂部表面，且第二孔214可暴露去耦電容器區D中的共同電極140的頂部表面。
此後，可形成下部電極層以填充第一孔212及第二孔214，且下部電極層可例如藉由化學機械平坦化（chemical mechanical planarization；CMP）製程及/或藉由回蝕製程平坦化，直至可暴露上部支撐層208的上部表面為止。因此，第一下部電極220可形成於第一孔212中，且第二下部電極222可形成於第二孔214中。下部電極層可包含：金屬，諸如Ti、W、Ni或Co中的至少一者；及/或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN或WN中的至少一者。
參考圖14，第一遮罩層可形成於上部支撐層208、第一下部電極220以及第二下部電極222上。第一遮罩層可包含非晶碳及/或多晶矽。
第一遮罩層可使用光遮罩藉由暴露製程圖案化以在記憶體單元區C中形成第一遮罩圖案及在去耦電容器區D中形成第二遮罩圖案。第一遮罩圖案230a可充當用於形成第一上部支撐層圖案的遮罩，第二遮罩圖案230b可充當用於形成第二上部支撐層圖案的遮罩。
第一遮罩圖案230a可包含第一遮罩孔232a，所述第一遮罩孔位於對應於包含於第一上部支撐層圖案中的第一開口的位置的位置處。在第一遮罩圖案230a中，第一遮罩孔232a的位置可取決於第一上部支撐層圖案的形狀而不同。
第二遮罩圖案230b可包含第二遮罩孔232b，所述第二遮罩孔位於對應於包含於第二上部支撐層圖案中的第二開口的位置的位置處。在第二遮罩圖案230b中，第二遮罩孔232b的位置可取決於第二上部支撐層圖案的形狀而不同。
參考圖15，可使用第一遮罩圖案230a及第二遮罩圖案230b作為蝕刻遮罩來蝕刻上部支撐層208以在記憶體單元區C中形成第一上部支撐層圖案208a及在去耦電容器區D中形成第二上部支撐層圖案208b。蝕刻製程可包含例如乾式蝕刻製程的非等向性蝕刻製程。
在蝕刻製程中，可不蝕刻第一下部電極220及第二下部電極222。在一些實例中，儘管未繪示，但第一下部電極220及第二下部電極222的經暴露上部部分可藉由蝕刻製程部分地蝕刻。
第一上部支撐層圖案208a可包含第一開口240a，且第二上部支撐層圖案208b可包含第二開口240b。
此後，可移除上部模具層206。移除製程可包含例如濕式蝕刻製程的等向蝕刻製程。舉例而言，上部模具層206包含氧化矽，且上部模具層206的蝕刻製程可使用包含HF、NH 4F及/或類似者中的至少一者的蝕刻劑執行。
參考圖16，可使用第一遮罩圖案230a及第二遮罩圖案230b來蝕刻下部支撐層204以在記憶體單元區C中形成第一下部支撐層圖案204a及在去耦電容器區D中形成第二下部支撐層圖案204b。蝕刻製程可包含例如乾式蝕刻製程的非等向性蝕刻製程。第一下部支撐層圖案204a可具有與第一上部支撐層圖案208a實質上相同的形狀。第二下部支撐層圖案204b可具有與第二上部支撐層圖案208b實質上相同的形狀。
第一下部支撐層圖案204a可包含第三開口244，且第二下部支撐層圖案204b可包含第四開口246。
此後，可移除下部模具層202。移除製程可包含例如濕式蝕刻製程的等向蝕刻製程。舉例而言，下部模具層202可包含氧化矽，可使用包含HF、NH 4F及/或類似者的蝕刻劑來執行下部模具層202的蝕刻製程。
接下來，可移除第一遮罩圖案230a及第二遮罩圖案230b。
當執行以上製程時，用於支撐第一下部電極220的第一下部支撐層圖案204a及第一上部支撐層圖案208a可形成於記憶體單元區C中。此外，用於支撐第二下部電極222的第二下部支撐層圖案204b及第二上部支撐層圖案208b可形成於去耦電容器區D中。
參考圖17，介電層可保形地形成於第二蝕刻終止層200、第一下部電極220、第二下部電極222、第一下部支撐層圖案204a、第一上部支撐層圖案208a、第二下部支撐層圖案204b以及第二上部支撐層圖案208b的表面上。
介電層可包含：金屬氧化物，諸如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3以及TiO 2中的至少一者；鈣鈦礦介電材料，諸如SrTiO 3（STO）、BaTiO 3、PZT、PLZT中的至少一者；或其組合。介電層可藉由CVD製程及/或原子層沈積（atomic layer deposition；ALD）製程形成。
形成於第一下部電極220、第一下部支撐層圖案204a以及第一上部支撐層圖案208a上的介電層可充當單元電容器的第一介電層250a。形成於第二下部電極222、第二下部支撐層圖案204b以及第二上部支撐層圖案208b上的介電層可充當去耦電容器的第二介電層250b。
上部電極可形成於介電層上以覆蓋介電層。在一些實例實施例中，上部電極可包含與第一下部電極220及第二下部電極222的材料相同的材料。舉例而言，上部電極可包含TiN。可藉由CVD製程及/或ALD製程形成上部電極。
形成於第一介電層250a上的上部電極可充當單元電容器的第一上部電極260a。第一上部電極260a可填充第一下部電極220之間的空間及第一下部支撐層圖案204a與第一上部支撐層圖案208a之間的空間。形成於第二介電層250b上的上部電極可充當去耦電容器的第二上部電極260b。第二上部電極260b可填充第二下部電極222之間的空間及第二下部支撐層圖案204b與第二上部支撐層圖案208b之間的空間。
DRAM裝置可藉由以上製程來製作/製造。DRAM裝置中的單元電容器的支撐層圖案及去耦電容器的支撐層圖案可具有不同形狀及不同配置。因此，可減小DRAM裝置中的缺陷的影響及/或出現的似然性。
前述內容示出實例實施例，且不應視為限制所述實例實施例。儘管已描述少數實例實施例，但所屬技術領域中具有通常知識者將易於瞭解，在不實質上脫離本發明概念的新穎教示及優點的情況下，在各種實例實施例中可進行許多修改。因此，所有此類修改意欲包含於如申請專利範圍中所界定的發明概念的範疇內。另外，實例實施例未必彼此互斥。舉例而言，一些實例實施例可包含參考一或多個圖所描述的特徵，且亦可包含參考一或多個其他圖所描述的特徵。在申請專利範圍中，手段加功能條項（means-plus-function clause）意欲涵蓋在本文中描述為執行所述功能的結構，且不僅涵蓋結構等效物且亦涵蓋等效結構。因此，應理解，前述內容示出各種實例實施例且不應解釋為限於所揭露的各種實例實施例，且對所揭露實例實施例以及其他實例實施例的修改意欲包含在所附申請專利範圍的範疇內。
16:記憶體單元區 18:單元區塊邊緣區 100:基底 101:主動區 102:隔離層 104:閘極結構 110:接墊絕緣圖案 112:第一蝕刻終止層圖案 120:位元線結構 120a:導電圖案 120b:障壁金屬圖案 120c:金屬圖案 120d:硬遮罩圖案 122:隔片 124:第一絕緣間層 130:接觸插塞 132:著陸接墊 134:絕緣圖案 140:共同電極 200:第二蝕刻終止層 202:下部模具層 204:下部支撐層 204a:第一下部支撐層圖案 204b:第二下部支撐層圖案 206:上部模具層 208:上部支撐層 208a、209a:第一上部支撐層圖案 208b:第二上部支撐層圖案 210:電容器遮罩圖案 212:第一孔 214:第二孔 220:第一下部電極 221:虛設第一下部電極 222、222a、222b:第二下部電極 230a:第一遮罩圖案 230b:第二遮罩圖案 232a:第一遮罩孔 232b:第二遮罩孔 238a、239a:第一上部板 238b:第二上部板 240a、241a:第一開口 240b:第二開口 244:第三開口 246:第四開口 250a:第一介電層 250b:第二介電層 260a:第一上部電極 260b:第二上部電極 C:記憶體單元區 D:去耦電容器區 P:周邊電路區 P1:窄角度頂點區 X:第一方向 Y:第二方向 Z1:第一傾斜方向 Z2:第二傾斜方向
自結合隨附圖式進行的以下詳細描述，將更清晰地理解一些實例實施例。圖1至圖17表示如本文中所描述的非限制性實例實施例。 圖1為示出根據一些實例實施例的DRAM裝置中的區的平面圖。 圖2為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的平面圖。 圖3為示出根據一些實例實施例的DRAM裝置中的區中的每一者上的電容器的橫截面圖。 圖4為示出根據一些實例實施例的DRAM裝置中的區中的每一者上的電容器的平面圖。 圖5為示出根據一些實例實施例的DRAM裝置中的區中的每一者上的電容器的部分的透視圖。 圖6為示出圖4中所繪示的第一上部支撐層圖案未對準的狀況的橫截面圖。 圖7為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的單元電容器的實例的平面圖。 圖8為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的單元電容器的實例的平面圖。 圖9為示出根據一些實例實施例的DRAM裝置中的記憶體單元區的單元電容器的實例的平面圖。 圖10為示出根據一些實例實施例的DRAM裝置中的去耦電容器的實例的平面圖。 圖11至圖17為示出根據一些實例實施例的製作半導體裝置的方法的橫截面圖。
208a:第一上部支撐層圖案
208b:第二上部支撐層圖案
220:第一下部電極
222、222a、222b:第二下部電極
238a:第一上部板
238b:第二上部板
240a:第一開口
240b:第二開口
C:記憶體單元區
D:去耦電容器區
X:第一方向
Y:第二方向
Z1:第一傾斜方向
Z2:第二傾斜方向

Claims (10)

  1. 一種半導體裝置，包括： 單元電容器，位於基底的記憶體單元區上，所述單元電容器包含多個第一下部電極、第一上部支撐層圖案、第一介電層以及第一上部電極；以及 去耦電容器，位於所述基底的去耦電容器區上，所述去耦電容器包含多個第二下部電極、第二上部支撐層圖案、第二介電層以及第二上部電極， 其中所述多個第一下部電極及所述多個第二下部電極以配置於六邊形的每一頂點及所述六邊形的中心處的蜂巢圖案配置， 所述多個第一下部電極及所述多個第二下部電極對應於沿著第一方向延伸的列，且所述列中的每一者配置於垂直於所述第一方向的第二方向上， 所述第一上部支撐層圖案連接至所述多個第一下部電極的上部側壁，所述第一上部支撐層圖案位於所述多個第一下部電極之間，且所述第一上部支撐層圖案對應於界定第一開口的第一板，其中所有所述多個第一下部電極藉由所述第一開口部分地暴露， 所述第二上部支撐層圖案連接至所述多個第二下部電極的上部側壁，所述第二上部支撐層圖案位於所述多個第二下部電極之間，且所述第二上部支撐層圖案對應於界定第二開口的第二板，其中所述多個第二下部電極中的一些藉由所述第二開口部分地暴露，且所述多個第二下部電極中的一些並未藉由所述第二開口暴露。
  2. 如請求項1所述的半導體裝置，其中所述第一開口中的一個第一開口暴露所述多個第一下部電極中的配置於多個相鄰列中的四個第一下部電極，且所述第一開口中的每一者在平面圖中具有橢圓形狀。
  3. 如請求項1所述的半導體裝置，其中所述第二開口中的一個第二開口暴露所述多個第二下部電極中的配置於兩個相鄰列中的三個第二下部電極，且所述第二開口中的每一者在平面圖中具有圓形形狀。
  4. 如請求項1所述的半導體裝置，其中所述第二開口中的一個第二開口暴露所述多個第二下部電極中的配置於兩個相鄰列中的多個第二下部電極，且所述第二開口中的每一者具有矩形形狀，所述矩形形狀具有所述第一方向作為縱向方向。
  5. 如請求項1所述的半導體裝置，其中所述第一開口平行地配置於所述第一方向上，且所述第一開口中的相鄰第一開口並未平行地配置於所述第二方向上。
  6. 如請求項1所述的半導體裝置，其中所述多個第二下部電極的底部接觸共同電極。
  7. 一種半導體裝置，包括： 基底，包含記憶體單元區及去耦電容器區； 單元下部結構，包含多個位元線結構、多個接觸插塞以及多個接墊電極，所述多個位元線結構、所述多個接觸插塞以及所述多個接墊電極位於所述基底的所述記憶體單元區上； 共同電極，位於所述基底的所述去耦電容器區上； 多個第一下部電極，分別位於所述多個接墊電極上，所述多個第一下部電極以配置於六邊形的每一頂點及所述六邊形的中心處的蜂巢圖案配置； 第一上部支撐層圖案，連接至所述多個第一下部電極的上部側壁，所述第一上部支撐層圖案位於所述多個第一下部電極之間，且所述第一上部支撐層圖案對應於界定第一開口的第一板； 第一介電層及第一上部電極，所述第一介電層及所述第一上部電極位於所述多個第一下部電極及所述第一上部支撐層的表面上； 多個第二下部電極，位於所述共同電極上，所述多個第二下部電極以所述蜂巢圖案配置； 第二上部支撐層圖案，連接至所述多個第二下部電極的上部側壁，所述第二上部支撐層圖案位於所述多個第二下部電極之間，且所述多個第二上部支撐層圖案對應於界定不同於所述第一開口的第二開口的第二板；以及 第二介電層及第二上部電極，所述第二介電層及所述第二電極位於所述多個第二下部電極及所述第二上部支撐層圖案的表面上， 其中所述多個第一下部電極及所述多個第二下部電極對應於沿著第一方向延伸的列，且所述列中的每一者配置於垂直於所述第一方向的第二方向上，且 所述多個第二下部電極包含藉由所述第二開口暴露的經暴露第二下部電極及未藉由所述第二開口暴露的未經暴露的第二下部電極。
  8. 如請求項7所述的半導體裝置，其中所述第一開口中的一個第一開口暴露所述多個第一下部電極中的配置於兩個相鄰列中的四個第一下部電極，且所述第一開口中的每一者在平面圖中具有橢圓形狀。
  9. 如請求項7所述的半導體裝置，其中所述第二開口中的一個第二開口暴露所述多個第二下部電極中的三個第二下部電極，且所述第二開口中的每一者在平面圖中具有圓形形狀或矩形形狀。
  10. 如請求項7所述的半導體裝置，更包括： 單元區塊邊緣區，環繞所述記憶體單元區的邊緣，其中包含虛設第一下部電極、第一介電層以及第一上部電極的虛設單元電容器位於所述單元區塊邊緣區上。
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