CN115696913A - 半导体器件 - Google Patents

Abstract

一种半导体器件，可以包括单元电容器和去耦电容器，单元电容器包括第一下电极、第一上支撑层图案、第一介电层和第一上电极，去耦电容器包括第二下电极、第二上支撑层图案、第二介电层和第二上电极。第一下电极和第二下电极可以在六边形的每个顶点和六边形的中心处分别被布置为蜂窝图案。第一上支撑层图案可以连接到第一下电极的上侧壁。第一上支撑层图案可以与限定第一开口的第一板相对应。第二上支撑层图案可以连接到第二电极的上侧壁。第二上支撑层图案可以与限定第二开口的第二板相对应，第二开口具有与第一开口的形状不同的形状。

Description

半导体器件

相关申请的交叉引用

本申请要求2021年7月27日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2021-0098483的优先权，其全部内容通过引用合并于此。

技术领域

一些示例实施例涉及一种半导体器件。更具体地，各种示例实施例涉及包括电容器的DRAM(动态随机存取存储器)器件。

背景技术

DRAM器件可以包括存储单元和外围电路。在DRAM器件中，存储单元可以包括晶体管和单元电容器，并且外围电路可以包括去耦电容器。在DRAM器件中，包括在存储单元中的电容器和包括在外围电路中的去耦电容器不应有缺陷。

发明内容

一些示例实施例提供了一种包括电容器的半导体器件，该电容器具有高电容并且具有减少的缺陷量和/或缺陷的影响。

根据一些示例实施例，提供了一种半导体器件。该半导体器件可以包括单元电容器和去耦电容器，单元电容器位于基板的存储单元区域上，去耦电容器位于基板的去耦电容器区域上。单元电容器可以包括多个第一下电极、第一上支撑层图案、第一介电层和第一上电极。去耦电容器可以包括多个第二下电极、第二上支撑层图案、第二介电层和第二上电极。多个第一下电极和多个第二下电极可以分别以蜂窝图案布置在相连的六边形的每个顶点和该六边形的中心处。多个第一下电极和多个第二下电极可以沿第一方向布置成行，并且这些行中的每一行可以在与第一方向垂直的第二方向上。第一上支撑层图案可以连接到第一下电极的上侧壁。第一上支撑层图案可以在第一下电极之间，并且第一上支撑层图案可以与限定第一开口的第一板相对应。所有第一下电极可以被第一开口部分地暴露。第二上支撑层图案可以连接到第二下电极的上侧壁。第二上支撑层图案可以在第二下电极之间，并且第二上支撑层图案可以与限定第二开口的第二板相对应。第二下电极中的一些下电极可以被第二开口部分地暴露，并且第二下电极中的一些下电极可以不被第二开口暴露。

根据一些示例实施例，提供了一种半导体器件。该半导体器件可以包括基板、单元下部结构、公共电极、多个第一下电极、第一上支撑层图案、第一介电层、第一上电极、多个第二下电极、第二上支撑层图案，以及第二介电层和第二上电极。基板包括存储单元区域和去耦电容器区域。单元下部结构可以包括多个位线结构、多个接触插塞和多个焊盘电极，其中多个位线结构、多个接触插塞和多个焊盘电极在基板的存储单元区域上。公共电极可以位于基板的去耦电容器区域上。多个第一下电极可以分别位于多个焊盘电极上。第一下电极可以为蜂窝图案，该蜂窝图案布置在相连的六边形的每个顶点和该六边形的中心处。第一上支撑层图案可以连接到第一下电极的上侧壁。第一上支撑层图案可以在多个第一下电极之间。第一上支撑层图案可以与限定第一开口的第一板相对应。第一介电层和第一上电极可以位于第一下电极和第一上支撑层的表面上。第二下电极可以位于公共电极上。第二下电极被布置为蜂窝结构。第二上支撑层图案可以连接到第二下电极的上侧壁。第二上支撑层图案可以在多个第二下电极之间。第二上支撑层图案可以与限定第二开口的第二板相对应，第二开口不同于第一开口。第二介电层和第二上电极可以位于第二下电极和第二上支撑层图案的表面上。第一下电极和第二下电极可以沿第一方向布置成行。这些行中的每一行可以布置在与第一方向垂直的第二方向上。多个第二下电极可以包括被第二开口暴露的暴露的下电极和未被第二开口暴露的未暴露的下电极。

根据一些示例实施例，提供了一种半导体器件。该半导体器件可以包括单元电容器和去耦电容器，单元电容器位于基板的存储单元区域上，去耦电容器位于基板的去耦电容器区域上。单元电容器可以包括多个第一下电极、第一上支撑层图案、第一介电层和第一上电极。去耦电容器可以包括多个第二下电极、第二上支撑层图案、第二介电层和第二上电极。多个第一下电极和多个第二下电极可以分别被布置为蜂窝图案，该蜂窝图案布置在相连的六边形的每个顶点和该六边形的中心处。多个第一下电极和多个第二下电极可以与沿第一方向延伸的行相对应，并且这些行中的每一行可以布置在与第一方向垂直的第二方向上。第一上支撑层图案可以在第一下电极之间以连接第一下电极的上侧壁，并且第一上支撑层图案可以与限定第一开口的第一板相对应。第一开口之一可以部分地暴露多个第一下电极中的一些下电极，并且第一开口中的每一个在平面图中可以具有椭圆形形状。第二上支撑层图案可以在多个第二下电极之间以连接第二下电极的上侧壁，并且第二上支撑层图案可以与限定第二开口的第二板相对应，第二开口不同于第一开口。多个第一下电极中的所有第一下电极可以被第一开口部分地暴露。多个第二下电极中的一些第二下电极可以被第二开口部分地暴露，并且多个第二下电极中的一些第二下电极可以不被第二开口暴露。

在根据一些示例实施例的半导体器件中，可以减少存储单元区域上的单元电容器和外围电路区域上的去耦电容器的缺陷。

附图说明

根据以下结合附图的详细描述，将更清楚地理解一些示例实施例。图1至图17表示本文所述的非限制性示例实施例。

图1是示出了根据一些示例实施例的DRAM器件中的区域的平面图；

图2是示出了根据一些示例实施例的DRAM器件中的存储单元区域的平面图；

图3是示出了根据一些示例实施例的DRAM器件中的每个区域上的电容器的截面图；

图4是示出了根据一些示例实施例的DRAM器件中的每个区域上的电容器的平面图；

图5是示出了根据一些示例实施例的DRAM器件中的每个区域上的电容器的部分的透视图；

图6是示出了其中图4所示的第一上支撑层图案未对准的情况的截面图；

图7是示出了根据一些示例实施例的DRAM器件中的存储单元区域的单元电容器的示例的平面图；

图8是示出了根据一些示例实施例的DRAM器件中的存储单元区域的单元电容器的示例的平面图；

图9是示出了根据一些示例实施例的DRAM器件中的存储单元区域的单元电容器的示例的平面图；

图10是示出了根据一些示例实施例的DRAM器件中的去耦电容器的示例的平面图；以及

图11至图17是示出了根据一些示例实施例的制造半导体器件的方法的截面图。

具体实施方式

图1是示出了根据一些示例实施例的DRAM器件中的区域的平面图。图2是示出了根据一些示例实施例的DRAM器件中的存储单元区域的平面图。图3是示出了根据一些示例实施例的DRAM器件中的每个区域上的电容器的截面图。图4是示出了根据一些示例实施例的DRAM器件中的每个区域上的电容器的平面图。图5是示出了根据一些示例实施例的DRAM器件中的每个区域上的电容器的部分的透视图。

为了避免附图的复杂化，图2中未示出单元电容器的支撑层图案。图4和图5示出了单元电容器的第一下电极和第一上支撑层图案的布置以及去耦电容器的第二下电极和第二上支撑层图案的布置。

参考图1至图5，DRAM器件可以形成在基板100上。基板100可以包括存储单元区域C和外围电路区域P，在存储单元区域C中形成诸如单晶体管单电容器(1T1C)存储单元之类的存储单元，在外围电路区域P中形成用于驱动和/或感测存储单元的外围电路。

基板可以包括多个存储单元区域C。外围电路区域P可以布置在存储单元区域C之间，并且可以围绕存储单元区域C。外围电路区域P可以包括去耦电容器区域D，在去耦电容器区域D中形成去耦电容器。

基板100可以是或者可以包括晶片，该晶片包括硅、锗、硅锗或诸如GaP、GaAs或GaSb之类的III-V族化合物。在一些示例实施例中，基板100可以是绝缘体上硅(SOI)晶片或绝缘体上锗(GOI)晶片，并且可以被掺杂或不被掺杂，例如可以稍微掺杂有硼。

选择晶体管(例如，存取晶体管)、单元电容器和位线结构120可以形成在存储单元区域C上。单位存储单元可以包括一个选择晶体管和一个单元电容器。

地址解码器、用于向每个地址解码器提供内部电源电压的内部电源电路、去耦电容器等可以形成在外围电路区P上/形成在外围电路区P内。可以向内部电源电路提供来自DRAM器件外部的外部电源电位(Vcc)或地电位(GND)。内部电源电路可以生成将外部电源电位降压/降低到另一个电压(例如，可变确定的或预定的电压)的内部电源电压，并且可以将内部电源电压提供给地址解码器。去耦电容器可以形成在用于将内部电源电路和地址解码器彼此相连的布线与地电位之间。随着去耦电容器的形成，可以降低提供给地址解码器的内部电源电压的噪声，例如高频噪声。

首先，描述形成在基板100的存储单元区域C上的存储单元结构。

隔离层102可以形成在基板100的存储单元区域C处。基板100中在隔离层102之间的部分可以被定义为有源区域101。

沿与基板100的上表面平行的第一方向X延伸的栅极沟槽可以形成在基板100处。栅极结构104可以形成在栅极沟槽中。

在一些示例实施例中，栅极结构104可以包括堆叠的栅极绝缘层、栅极电极和覆盖绝缘图案。多个栅极结构104可以布置在与基板100的上表面平行且与第一方向X垂直的第二方向Y上。

用作源/漏区的杂质区域可以形成(例如，可以注入和激活)在栅极结构104之间的有源区域101处。例如，杂质区域可以包括电连接到位线结构120的第一杂质区域和电连接到单元电容器的第二杂质区域。栅极结构104和杂质区域可以用作存取晶体管/选择晶体管。

焊盘绝缘图案110和第一蚀刻停止层112可以形成在有源区域101、隔离层102和栅极结构104上。例如，焊盘绝缘图案110可以包括诸如氧化硅之类的氧化物，并且第一蚀刻停止层112可以包括诸如氮化硅之类的氮化物。

凹槽可以形成在基板100上未形成焊盘绝缘图案110和第一蚀刻停止层112的部分处。第一杂质区域的顶表面可以被凹槽的底部暴露。

位线结构120可以形成在第一蚀刻停止层112和凹槽上。位线结构120可以包括导电图案120a、阻挡金属图案120b、金属图案120c和硬掩模图案120d。导电图案120a可以包括例如，掺杂有诸如磷之类的杂质的多晶硅。例如，阻挡金属图案120b可以包括诸如钛(Ti)或钽(Ta)之类的金属和/或诸如氮化钛或氮化钽之类的金属氮化物，并且金属图案120c可以包括诸如钨(W)之类的金属。位线结构120可以在第二方向Y上延伸，并且多个位线结构120可以布置在第一方向X上。在一些示例实施例中，间隔物122可以形成在位线结构120的侧壁上。

第一绝缘中间层可以填充位线结构120之间的空间。

接触插塞130可以穿过第一绝缘中间层、第一蚀刻停止层112和焊盘绝缘图案110。接触插塞130可以接触第二杂质区域。着陆焊盘132可以形成在接触插塞130上。着陆焊盘132可以接触接触插塞130。接触插塞130可以布置在位线结构120之间。绝缘图案134可以形成在着陆焊盘132之间。

第二蚀刻停止层200可以形成在着陆焊盘132、绝缘图案134和第一绝缘中间层上。单元电容器可以通过第二蚀刻停止层200接触着陆焊盘132。位于第二蚀刻停止层200下方的结构被称为单元下部结构。

第二蚀刻停止层200可以包括例如氮化硅、氮氧化硅等中的至少一种。单元电容器可以包括第一下电极220、第一介电层250a、第一上电极260a、第一下支撑层图案204a和第一上支撑层图案208a。

在存储单元区域C中，第一下电极220可以通过第二蚀刻停止层200接触着陆焊盘132。

参考图4和图5，详细地描述存储单元区域C中的单元电容器的第一下电极和第一上支撑层图案的布置。

参考图4和图5，第一下电极220中的每一个可以形成在着陆焊盘(参见图3，着陆焊盘132)上。第一下电极220可以被布置为蜂窝结构，该蜂窝结构布置在六边形(例如，相连的六边形)的每个顶点和六边形的中心处。尽管利用正六边形描述了示例实施例，但是示例实施例不限于此。

第一下电极220可以沿第一方向X形成行，并且每行可以布置在与第一方向X垂直的第二方向Y上。

每隔一行(例如，奇数行中)布置的第一下电极220可以彼此间隔相同的间距，并且布置在其他行(例如，偶数行中)中的第一下电极220可以彼此间隔相同的间距。布置在偶数行中的第一下电极220可以被布置为在第二方向Y上布置为不与布置在奇数行中的第一下电极220平行。奇数行的第一下电极220中的每一个可以布置在偶数行的第一下电极220之间的部分处。例如，奇数行的第一下电极220和偶数列的第一下电极220可以在第二方向Y上以Z字形方式布置。

在第一下电极220的布置中，六个相邻的第一下电极可以布置在一个第一下电极220周围。在一个第一下电极220周围，可以在第一方向X上布置两个相邻的第一下电极，在第一倾斜方向Z1上布置两个相邻的第一下电极，并且在第二倾斜方向Z2上布置两个相邻的第一下电极。第一倾斜方向Z1可以是与第一方向X成60度角的方向，第二倾斜方向Z2可以是与第一方向X成120度角的方向；然而，示例实施例不一定限于上述角度。

例如，相邻的第一下电极220的中心之间在第一方向X上的距离可以是3.0F。相邻的第一下电极220的中心之间在第一倾斜方向Z1上的距离和相邻的第一下电极220的中心之间在第二倾斜方向Z2上的距离中的每一个可以是2.6F。这里，变量F表示或指示最小光刻特征尺寸。

在一些示例实施例中，第一下电极220可以具有填充圆柱形形状，即柱状。在一些示例实施例中，第一下电极可以具有中空圆柱形形状。

在一些示例实施例中，第一下电极220可以包括诸如Ti、W、Ni或Co中的至少一种的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN或WN中的至少一种的金属氮化物。例如，第一下电极220可以包括TiN。

第一下支撑层图案204a和第一上支撑层图案208a中的每一个可以布置在第一下电极220之间。第一下支撑层图案204a和第一上支撑层图案208a中的每一个可以连接到第一下电极220，因此第一下支撑层图案204a和第一上支撑层图案208a中的每一个可以支撑第一下电极220。第一下支撑层图案204a和第一上支撑层图案208a可以包括绝缘材料，例如氮化硅和/或氮氧化硅。

第一上支撑层图案208a可以将第一下电极220的上部相互支撑。第一上支撑层图案208a可以连接到第一下电极220的上侧壁。第一上支撑层图案208a的上表面可以与第一下电极220的上表面共面。

第一上支撑层图案208a可以是具有/限定第一开口240a的第一上板238a。第一上板238a可以形成在第一下电极220的上部之间。第一开口240a可以被布置为具有可变确定的或预定的图案。多个第一下电极220的上侧壁可以被第一开口240a部分地暴露。

第一开口240a可以部分地暴露单元电容器中的所有第一下电极220。因此，未被第一开口240a暴露的第一下电极可以不设置在存储单元区域C中/不设置在存储单元区域C内。

如上所述，第一开口240a可以具有暴露单元电容器中的所有第一下电极220的至少一部分的全开口结构。因此，第一下电极220之间的桥接缺陷和/或第一下电极220的倾斜缺陷可以通过第一上支撑层图案208a减少。因此，可以降低存储单元的缺陷(例如，某些短路)发生和/或受影响的可能性，并且单元电容器之间的电特性可以更加均匀。

在一些示例实施例中，第一开口240a之一可以部分地暴露布置在多个相邻行中的四个或更多个第一下电极220的上侧壁。当第一开口240a之一被形成为暴露少于四个第一下电极220时，第一开口240a可以非常密集地布置。因此，第一开口240a的图案化工艺可能并不容易，例如，由于第一开口240a的密度，这可能是困难的。

在一些示例实施例中，相邻的第一开口可以在第一方向X上平行地布置，并且相邻的第一开口可以在第二方向Y上非平行地布置。

在一些示例实施例中，在平面图中，第一开口240a可以具有在第二方向Y上具有长轴的椭圆形形状和/或在倾斜于第一方向X的倾斜方向上具有长轴的椭圆形形状。第一开口240a的椭圆形形状可以不以第一方向X为长轴。

例如，如图4所示，第一开口240a之一可以布置在四个第一下电极220之间，该四个第一下电极220布置在三个相邻行中。第一开口240a之一可以部分地暴露四个第一下电极220的上侧壁。第一开口240a可以具有沿第一方向X的短轴和沿第二方向Y的长轴的椭圆形形状。在平面图中，第一开口240a之一可以部分地暴露布置在第一方向X上的两个第一下电极220和布置在第二方向Y上的两个第一下电极220。

在平面图中，第一开口240a之一可以部分地暴露依次沿第二方向Y布置的奇数行中的一个第一下电极220、偶数行中的两个第一下电极220以及另一奇数行中的一个第一下电极220。在这种情况下，第一开口240a在长轴上的长度可以大于第一下电极220的上表面的宽度(即，直径)。

第一下支撑层图案204a可以将第一下电极220的中心部分相互支撑。第一下支撑层图案204a可以位于第一上支撑层图案208a下方。

在平面图中，第一下支撑层图案204a可以具有与第一上支撑层图案208a相同的形状。例如，第一下支撑层图案204a可以是具有第三开口的第一下板。第一下板可以形成在第一下电极220的中心部分之间。第三开口可以被布置为具有可变确定的或预定的图案。在平面图中，第三开口可以布置在与第一开口240a相同的位置。第三开口和第一开口可以在竖直方向上彼此相对。因此，包括在第一下支撑层图案204a中的第三开口可以部分地暴露单元电容器中的所有第一下电极220。

随着第一下支撑层图案204a和第一上支撑层图案208a的形成，第一下电极220可以被稳定地支撑。

在一些示例实施例中，尽管未示出，但是可以不形成第一下支撑层图案。在一些示例实施例中，可以在第一上支撑层图案208a下方形成两个或更多个第一下支撑层图案。

第一介电层250a可以在第一下电极220、第一下支撑层图案204a、第一上支撑层图案208a和第二蚀刻停止层200的表面上形成，例如共形地形成。第一介电层250a可以包括诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2中的至少一种的金属氧化物，和/或诸如SrTiO3(STO)、BaTiO3、PZT、PLZT或其组合的钙钛矿介电材料。

第一上电极260a可以形成在第一介电层250a上。因此，第一介电层250a可以位于第一下电极220与第一上电极260a之间。第一上电极260a可以包括诸如Ti、W、Ni或Co中的至少一种的金属或者诸如TiN、TiSiN、TiAlN、TaN、TaSiN或WN中的至少一种的金属氮化物。例如，第一上电极260a可以包括TiN。

在下文中，描述形成在外围电路区域P中的去耦电容器区域上的结构。

下部结构可以形成在基板100的去耦电容器区域D上。下部结构可以包括第一绝缘中间层124。在一些示例实施例中，虽然未示出，但是下部结构还可以包括MOS晶体管。公共电极140可以形成在下部结构上。公共电极140可以是布置在去耦电容器区域D中的一个宽图案。在一些示例实施例中，公共电极140可以包括与存储单元区域C中的着陆焊盘132的材料相同的材料。在一些示例实施例中，公共电极140的上表面可以与存储单元区域C中的着陆焊盘132的上表面大体上共面。

第二蚀刻停止层200可以形成在公共电极140和第一绝缘中间层124上。去耦电容器可以穿过第二蚀刻停止层200，并且去耦电容器可以电连接到公共电极140。

去耦电容器可以包括第二下电极222、第二介电层250b、第二上电极260b、第二下支撑层图案204b和第二上支撑层图案208b。

在去耦电容器区域D中，多个第二下电极222可以穿过第二蚀刻停止层200，并且可以接触公共电极140。第二下电极222中的每一个可以通过公共电极140彼此电连接，因此第二下电极222可以用作一个下电极。因此，去耦电容器中的每一个可以作为一个去耦电容器操作。例如，去耦电容器中的每一个可以以并联方式彼此连接。

第二下电极222可以以与第一下电极220相同的结构布置。例如，第二下电极222可以被布置为蜂窝结构，该蜂窝结构布置在相连的六边形的每个顶点和六边形的中心。第二下电极222可以沿着第一方向X形成行，并且每行可以布置在与第一方向X垂直的第二方向Y上。

第二下电极222可以具有与第一下电极220相同的形状。在一些示例实施例中，第二下电极222可以具有填充圆柱形形状，例如柱状。在一些示例实施例中，第二下电极可以具有中空圆柱形形状。

第二下电极222可以包括与第一下电极220的材料相同的材料，并且可以同时形成或者可以不同时形成。

第二下支撑层图案204b和第二上支撑层图案208b可以布置在第二下电极222之间。第二下支撑层图案204b和第二上支撑层图案208b中的每一个可以连接到第二下电极222，因此第二下支撑层图案204b和第二上支撑层图案208b中的每一个可以支撑第二下电极222。第二下支撑层图案204b可以包括与第一下支撑层图案204a的材料相同的材料，并且第二下支撑层图案204b可以与第一下支撑层图案204a同时形成或者或可以不与第一下支撑层图案204a同时形成。第二上支撑层图案208b可以包括与第一上支撑层图案208a的材料相同的材料。第二下支撑层图案204b和第二上支撑层图案208b可以包括诸如氮化硅和/或氮氧化硅之类的绝缘材料。

第二上支撑层图案208b可以具有与第一上支撑层图案208a的形状不同的形状。第二下支撑层图案204b可以具有与第一下支撑层图案204a的形状不同的形状。

第二上支撑层图案208b可以将第二下电极222的上部相互支撑。第二上支撑层图案208b可以连接到第二下电极222的上侧壁。第二上支撑层图案208b的上表面可以与第二下电极222的上表面共面。

第二上支撑层图案208b可以位于第二下电极222之间，并且第二上支撑层图案208b可以接触第二下电极222的上外壁的一部分。

第二上支撑层图案208b可以是包括第二开口240b的第二上板238b。第二上板238b可以形成在第二下电极222的上部之间。第二开口240b可以具有与第一开口240a不同的布置和/或不同的形状。

第二开口240b可以部分地暴露去耦电容器中的一些第二下电极222。因此，被第二开口240b暴露的第二下电极222a和未被第二开口240b暴露的第二下电极222b可以形成在去耦电容器区域D中。

第二开口240b之一可以部分地暴露布置在多个相邻行中的多个第二下电极222的上侧壁。

在一些示例实施例中，相邻的第二开口240b可以在第一方向X上平行地布置，并且相邻的第二开口240b可以在第二方向Y上非平行地布置。

在一些示例实施例中，在平面图中，第二开口240b可以具有圆形形状和/或其中第一方向X为长度方向的条形形状。

例如，如图4所示，第二开口240b之一可以布置在三个第二下电极222之间，该三个第二下电极222布置在两个相邻行中。第二开口240b之一可以部分地暴露三个第二下电极222的上侧壁。第二下电极222b中的一些可以不被第二开口240b暴露。因此，即使第二开口240b之一可以暴露少于四个的第二下电极222a，第二开口240b也可以不被密集地布置。因此，第二开口240b可以容易或更容易地被图案化。

在这种情况下，在平面图中，第二开口240b可以具有圆形形状。第二开口240b之一可以部分地暴露布置在第一方向X上的两个第二下电极222以及在第二方向Y上与该两个第二下电极222相邻的一个第二下电极。在平面图中，第二开口240b之一可以暴露第一组交替行(例如，奇数行)的两个相邻的第二下电极222和第二组交替行(例如，偶数行)的一个第二下电极222。布置在奇数行中的所有第二下电极222可以被第二开口240b部分地暴露。布置在偶数行中的一些第二下电极222可以不被第二开口240b暴露，并且布置在偶数行的一些第二下电极222可以被第二开口240b部分地暴露。例如，未被第二开口240b暴露的第二下电极222b和被第二开口240b暴露的第二下电极222a可以交替重复地布置在偶数行中。

提供给去耦电容器的电压可以比提供给单元电容器的电压高。在一些示例实施例中，提供给去耦电容器的电压可以是提供给单元电容器的电压的大约1.5倍至3倍。

由于去耦电容器中可能发生由于高电压引起的击穿，所以去耦电容器可以形成为使得电场不会集中在去耦电容器的特定部分中。例如，在去耦电容器中，第二下电极222表面上的第二介电层250b的厚度可以更均匀。

图6是示出了其中图4所示的第一上支撑层图案未对准的情况的截面图。

参考图6，当第一上支撑层图案208a的第一开口240a没有在正常位置处形成时，第一下电极220中被第一开口240a暴露的位置可能变化很大。当第一开口240a未对准时，可以在第一开口240a和第一下电极220的接触部分处形成窄角顶点区域P1。窄角顶点区域P1上的第一介电层250a可以具有局部较薄的厚度。然而，由于提供给单元电容器的电压较低，因此即使单元电容器中的第一介电层250a局部较薄，诸如击穿之类的缺陷也可能不会发生或者可以降低发生的可能性和/或可以减少发生时的影响。

如果去耦电容器中的第二上支撑层图案具有与单元电容器中的第一上支撑层图案相同的形状且第二开口未对准，则可以在第二开口和第二下电极222的接触部分形成窄角顶点区域P1。窄角顶点区域P1上的第二介电层可以具有局部较薄的厚度。由于提供给去耦电容器的电压较高，因此高电场可以集中在其中第二介电层局部较薄的部分，使得去耦电容器的缺陷可能更容易发生和/或可能在发生时具有更多不利的影响。

因此，在一些示例实施例中，去耦电容器中的第二上支撑层图案208b可以不具有与第一上支撑层图案208a相同的形状。此外，包括在第二上支撑层图案208b中的第二开口240b可以不暴露所有第二下电极222。

同时，如上所述，在去耦电容器中，包括在第二上支撑层图案208b中的第二开口240b可以部分地暴露一些第二下电极222。例如，如图4所示的被第二开口240b暴露的第二下电极222a和未被第二开口240b暴露的第二下电极222b可以形成在去耦电容器区域D中。在平面图中，第二开口240b可以具有圆形形状或其中第一方向X为长度方向的条形形状。在这种情况下，即使第二开口240b未对准，也可以不在第二开口240b与第二下电极222之间的接触部分形成窄角顶点部分，或者第二开口240b与第二下电极222之间的接触部分处的顶点部分的数量可以减少。

第二下支撑层图案204b可以将第二下电极222的中心部分相互支撑。第二下支撑层图案204b可以位于第二上支撑层图案208b下方。

在一些示例实施例中，在平面图中，第二下支撑层图案204b可以具有与第二上支撑层图案208b相同的形状。例如，第二下支撑层图案204b可以是具有/限定第四开口的第二下板。第二下板可以形成在第二电极222的中心部分之间。第四开口可以被布置为具有可变确定的或预定的图案。在平面图中，第四开口可以布置在与第二开口240b相同的位置处。第四开口和第二开口240b可以在竖直方向上彼此相对。因此，包括在第二下支撑层图案204b中的第四开口可以部分地暴露去耦电容器中的一些第二下电极222。

在一些示例实施例中，尽管未示出，但是可以不形成第二下支撑层图案。在一些示例实施例中，两个或更多个第二下支撑层图案可以形成在第二上支撑层图案208b下方。

第二介电层250b可以在第二下电极222、第二下支撑层图案204b、第二上支撑层图案208b和第二蚀刻停止层200的表面上共形地形成。第二介电层250b可以包括与第一介电层250a的材料相同的材料，并且可以与第一介电层250a同时形成、比第一介电层250a早和/或晚地形成。

第二上电极260b可以布置在第二介电层250b上。因此，第二电介质层250b可以形成在第二下电极222与第二上电极260b之间。第二上电极260b可以包括与第一上电极260a的材料相同的材料，并且可以与第一上电极260a同时形成、比第一上电极260a早和/或晚地形成。

如上所述，包括在单元电容器中的第一上支撑层图案208a和包括在去耦电容器中的第二上支撑层图案208b可以具有不同的形状。包括在第一上支撑层图案208a中的第一开口240a可以部分地暴露单元电容器中的所有第一下电极220。包括在第二上支撑层图案中的第二开口240b部分地暴露去耦电容器中的一些第二下电极222。第二下电极222中的一些可以不被第二开口240b暴露。因此，单元电容器可以由第一上支撑层图案208a更稳定地支撑，并且由于去耦电容器中的第二上支撑层图案208b引起的击穿故障发生和/或冲击的可能性降低。

在下文中，将呈现用于存储单元区域的单元电容器中的第一下支撑层图案和第一上支撑层图案的各种形状。

图7是示出了根据一些示例实施例的DRAM器件中的存储单元区域的单元电容器的示例的平面图。

参考图7，第一下电极220可以被布置为蜂窝结构。

在一些示例实施例中，在第一上支撑层图案208a中，第一开口240a之一可以布置在四个相邻的第一下电极220之间。第一开口之一可以部分地暴露该四个相邻的第一下电极的上侧壁。

在一些示例实施例中，相邻的第一开口240a可以在第一方向X上平行地布置，并且相邻的第一开口240a可以在第二方向Y上非平行地布置。

在平面图中，在第一上支撑层图案208a中，第一开口240a一致可以部分地暴露布置在奇数行中的两个相邻的第一下电极和布置在偶数行中的两个相邻的第一下电极220。在平面图中，第一开口240a可以具有椭圆形形状，并且第一开口240a的长轴可以在倾斜于第一方向X的倾斜方向上延伸。在这种情况下，第一开口240a的长轴的长度可以比第一下电极220的上表面的宽度(即，直径)长。

尽管未示出，但是可以形成用于支撑第一下电极220的中心部分的第一下支撑层图案，并且第一下支撑层图案可以具有与第一上支撑层图案208a相同的形状。

图8是示出了根据一些示例实施例的DRAM器件中的存储单元区的单元电容器的示例的平面图。

参考图8，第一下电极220可以被布置为蜂窝结构。

第一上支撑层图案209a可以是具有第一开口241a的第一上板239a。第一上板239a可以形成在第一下电极220的上部之间。第一开口241a可以布置为具有预定图案。

在一些示例实施例中，在第一上支撑层图案209a中，第一开口241a之一可以布置在三个相邻的第一下电极220之间，并且第一开口241a之一可以部分地暴露该三个相邻的第一下电极的上侧壁。

在平面图中，在第一上支撑层图案209a中，第一开口241a中的每一个可以部分地暴露被布置为虚拟三角形形状的三个第一下电极220。在平面图中，第一开口241a可以具有圆形形状。

当第一下电极220之间的间隙足够宽以图案化第一开口时，可以限制地使用第一上支撑层图案209a。

尽管未示出，但是可以形成用于支撑第一下电极220的中心部分的第一下支撑层图案，并且第一下支撑层图案可以具有与第一上支撑层图案209a的形状相同的形状。

图9是示出了根据一些示例实施例的DRAM器件中的存储单元区域的单元电容器的示例的平面图。

为了简化附图，仅示出了单元电容器中的第一下电极和第一上支撑层图案。

参考图9，基板可以包括存储单元区域16和外围电路区域，在存储单元区域16中形成存储单元，在外围电路区域中形成用于驱动存储单元的外围电路。

存储单元区域16可以是其中形成实际操作的实际存储单元的区域。单元块边缘区域18可以围绕存储单元区域16的边缘，并且单元块边缘区域18可以接触存储单元区域16的边缘。伪存储单元可以形成在单元块边缘区域18上。在半导体器件的操作期间，伪存储单元可以不被电激活。

伪单元电容器可以形成在单元块边缘区域18上，并且存储单元电容器可以形成在存储单元区域16上。

伪单元电容器可以包括伪第一下电极221、第一介电层和第一上电极。存储单元电容器可以包括第一下电极220、第一介电层、第一上电极、第一下支撑层图案和第一上支撑层图案208a。

伪第一下电极221可以布置在单元块边缘区域18中，第一下电极220可以布置在存储单元区域16中。伪第一下电极221和第一下电极220可以被布置为蜂窝结构或蜂窝格子或蜂窝图案。

伪单元电容器可以不用作实际存储单元的电容器，并且伪单元电容器可以不包括第一下支撑层图案和第一上支撑层图案。在从存储单元区域16到单元块边缘区域18的方向上，可以在单元块边缘区域18中形成至少一个伪单元电容器。

如图9所示，存储单元电容器可以具有与图4所示的存储单元电容器的结构相同的结构。

备选地，存储单元电容器可以具有与图7或图8所示的存储单元电容器的结构相同的结构。

在下文中，呈现在去耦电容器区域的去耦电容器中使用的第二下支撑层图案和第二上支撑层图案的形状。

图10是示出了根据一些示例实施例的DRAM器件中的去耦电容器的示例的平面图。

参考图10，第二下电极222可以被布置为蜂窝结构。

在一些示例实施例中，在平面图中，第二上支撑层图案208b的第二开口240b可以具有以第一方向X为长度方向的矩形形状。第二开口240b可以部分地暴露布置在两个相邻行中的多个第二下电极222。

如图10所示，第二开口240b之一可以布置在七个相邻的第二下电极222之间，并且第二开口240b之一可以部分地暴露该七个相邻的第二下电极的上侧壁。第二开口240b之一可以暴露布置在第二方向Y上的两个相邻行中的第二下电极222。例如，第二开口240b之一可以部分地暴露布置在下行中的三个第二下电极222和布置在上行中的四个第二下电极222。第二开口240b可以彼此间隔开。相邻的第二开口240b可以平行地布置在第一方向X上，相邻的第二开口240b可以非平行地布置在第二方向Y上。

在图10中，被第二开口240b暴露的第二下电极由附图标记222a表示，而未被第二开口240b暴露的第二下电极由附图标记222b表示。

第二下电极222b中的至少一个可以在第一方向X上穿过第二开口240b之间的第二上板238b，并且第二下电极222b可以不被第二开口240b暴露。

备选地或附加地，在第二方向Y上与第二开口240b相邻的一行中的第二下电极222b可以不被第二开口240b暴露。尽管未示出，但是被第二开口240b之一暴露的第二下电极222a的数量可以不限于七个。

图11至图17是示出了根据一些示例实施例的制造/制作半导体器件的方法的截面图。

参考图11，基板100可以包括存储单元区域C和外围电路区域。去耦电容器区域D可以包括在外围电路区域中。

可以对基板100执行浅沟槽隔离(STI)工艺以形成隔离层102。基板100可以被分为在其中形成隔离层102的隔离区域和隔离层102之间的有源区域。

可以对基板100的上部和存储单元区域C中的隔离层102进行蚀刻以形成沿第一方向X延伸的栅极沟槽(未示出)。栅极结构(未示出)可以形成在栅极沟槽中。第一杂质区域和第二杂质区域(未示出)可以形成在与栅极结构的两侧相邻的有源区域。

焊盘绝缘图案110和第一蚀刻停止层112可以形成在存储单元区域C中的有源区域、隔离层102和栅极结构上。焊盘绝缘图案110和第一蚀刻停止层112可以通过化学气相沉积(CVD)工艺形成；然而，示例实施例不限于此。凹槽可以形成在基板100上未形成焊盘绝缘图案110和第一蚀刻停止层112处。第一杂质区域的顶表面可以暴露在凹槽的底部上。

沿第二方向Y延伸的位线结构120可以形成在第一蚀刻停止层112和存储单元区域C中的凹槽上。位线结构120可以具有包括导电图案120a、阻挡金属图案120b、金属图案120c和硬掩模图案120d的堆叠结构。在一些示例实施例中，间隔物122可以形成在位线结构120的侧壁上。

在形成位线结构120的过程中，虽然未示出，但是构成外围电路的MOS晶体管/包括在外围电路中的MOS晶体管可以形成在基板100上的外围电路区域中。

可以形成第一绝缘中间层124以填充位线结构120之间的空间和MOS晶体管之间的空间。

在存储单元区域C中，可以对第一绝缘中间层124在位线结构120之间的部分进行蚀刻以形成暴露基板100的第二杂质区域的接触孔。接触插塞130和着陆焊盘132可以形成在接触孔中。绝缘图案134可以形成在着陆焊盘132之间。

在用于形成接触插塞130和着陆焊盘132的过程中，公共电极140可以形成在外围电路区域中的去耦电容区域D上。公共电极140可以包括与着陆焊盘132的材料相同的材料。在一些示例实施例中，着陆焊盘132和绝缘图案134和公共电极140的上表面可以彼此共面。

参考图12，第二蚀刻停止层200可以形成在第一绝缘中间层124、着陆焊盘132、绝缘图案134和公共电极140上。第二蚀刻停止层200可以包括例如氮化硅、氮氧化硅等中的至少一种。

下模制层202、下支撑层204、上模制层206和上支撑层208可以顺序地堆叠在第二蚀刻停止层200上。下模制层202和上模制层206可以包括对下支撑层204和上支撑层208具有蚀刻选择性的材料。例如，下模制层202和上模制层206可以包括氧化硅，并且下支撑层204和上支撑层208可以包括氮化硅。

电容器掩模图案210可以形成在存储单元区域C和去耦电容器区域D中的上支撑层208上。电容器掩模图案210可以包括暴露用于形成第一下电极和第二下电极的部分的孔。这些孔可以被布置为蜂窝结构/蜂窝图案。电容器掩模图案210可以包括无定形碳或多晶硅。

参考13，可以使用电容器掩模图案210作为蚀刻掩模来蚀刻上支撑层208、上模制层206、下支撑层204、下模制层202和第二蚀刻停止层200，以形成第一孔212和第二孔214。蚀刻工艺可以包括各向异性蚀刻工艺，例如干法蚀刻工艺。

因此，第一孔212可以暴露存储单元区域C中的着陆焊盘132的顶表面，并且第二孔214可以暴露去耦电容器区域D中的公共电极140的顶表面。

此后，可以形成下电极层以填充第一孔212和第二孔214，并且下电极层可以被平坦化，例如，利用化学机械平坦化(CMP)工艺和/或利用回蚀工艺，直到上支撑层208的上表面可以被暴露。因此，第一下电极220可以形成在第一孔212中，并且第二下电极222可以形成在第二孔214中。下电极层可以包括诸如Ti、W、Ni或Co中的至少一种的金属和/或诸如TiN、TiSiN、TiAlN、TaN、TaSiN或WN中的至少一种的金属氮化物。

参考图14，第一掩模层可以形成在上支撑层208、第一下电极220和第二下电极222上。第一掩模层可以包括无定形碳和/或多晶硅。

可以使用光掩模通过曝光工艺对第一掩模层进行图案化，以在存储单元区域C中形成第一掩模图案230a并在去耦电容器区域D中形成第二掩模图案230b。第一掩模图案230a可以用作用于形成第一上支撑层图案的掩模，第二掩模图案230b可以用作用于形成第二上支撑层图案的掩模。

第一掩模图案230a可以在与包括在第一上支撑层图案中的第一开口的位置相对应的位置处包括第一掩模孔232a。在第一掩模图案230a中，第一掩模孔232a的位置可以根据第一上支撑层图案的形状而不同。

第二掩模图案230b可以在与包括在第二上支撑层图案中的第二开口的位置相对应的位置处包括第二掩模孔232b。在第二掩模图案230b中，第二掩模孔232b的位置可以根据第二上支撑层图案的形状而不同。

参考图15，可以使用第一掩模图案230a和第二掩模图案230b作为蚀刻掩模来蚀刻上支撑层208，以在存储单元区域C中形成第一上支撑层图案208a并在去耦电容器区域D中形成第二上支撑层图案208b。蚀刻工艺可以包括各向异性蚀刻工艺，例如干法蚀刻工艺。

在蚀刻工艺中，可以不蚀刻第一下电极220和第二下电极222。在一些示例中，尽管未示出，但是第一下电极220和第二下电极222的暴露的上部可以通过蚀刻工艺被部分地蚀刻。

第一上支撑层图案208a可以包括第一开口240a，并且第二上支撑层图案208b可以包括第二开口240b。

之后，可以去除上模制层206。去除工艺可以包括各向同性蚀刻工艺，例如湿法蚀刻工艺。例如，上模制层206包括氧化硅，并且上模制层206的蚀刻工艺可以使用包括HF、NH4F等中的至少一种的蚀刻剂来执行。

参考图16，可以使用第一掩模图案230a和第二掩模图案230b蚀刻下支撑层204，以在存储单元区域C中形成第一下支撑层图案204a并在去耦电容器区域D中形成第二下支撑层图案204b。蚀刻工艺可以包括各向异性蚀刻工艺，例如干法蚀刻工艺。第一下支撑层图案204a可以具有与第一上支撑层图案208a大体上相同的形状。第二下支撑层图案204b可以具有与第二上支撑层图案208b大体上相同的形状。

第一下支撑层图案204a可以包括第三开口244，并且第二下支撑层图案204b可以包括第四开口246。

之后，可以去除下模制层202。去除工艺可以包括各向同性蚀刻工艺，例如湿法蚀刻工艺。例如，下模制层202可以包括氧化硅，下模制层202的蚀刻工艺可以使用包括HF、NH4F等的蚀刻剂来执行。

接着，可以去除第一掩模图案230a和第二掩模图案230b。

当执行上述工艺时，用于支撑第一下电极220的第一下支撑层图案204a和第一上支撑层图案208a可以形成在存储单元区域C中。此外，用于支撑第二下电极222的第二下支撑层图案204b和第二上支撑层图案208b可以形成在去耦电容器区域D中。

参考图17，介电层可以在第二蚀刻停止层200、第一下电极220、第二下电极222、第一下支撑层图案204a、第一上支撑层图案208a、第二下支撑层图案204b和第二上支撑层图案208b的表面上共形地形成。

介电层可以包括诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2中的至少一种的金属氧化物、诸如SrTiO3(STO)、BaTiO3、PZT、PLZT中的至少一种的钙钛矿介电材料或其组合。介电层可以通过CVD工艺和/或原子层沉积(ALD)工艺形成。

形成在第一下电极220、第一下支撑层图案204a和第一上支撑层图案208a上的介电层可以用作单元电容器的第一介电层250a。形成在第二下电极222、第二下支撑层图案204b和第二上支撑层图案208b上的介电层可以用作去耦电容器的第二介电层250b。

上电极可以形成在介电层上以覆盖介电层。在一些示例实施例中，上电极可以包括与第一下电极220和第二下电极222的材料相同的材料。例如，上电极可以包括TiN。上电极可以通过CVD工艺和/或ALD工艺形成。

形成在第一介电层250a上的上电极可以用作单元电容器的第一上电极260a。第一上电极260a可以填充第一下电极220之间的空间以及第一下支撑层图案204a与第一上支撑层图案208a之间的空间。形成在第二介电层250b上的上电极可以用作去耦电容器的第二上电极260b。第二上电极260b可以填充第二下电极222之间的空间以及第二下支撑层图案204b与第二上支撑层图案208b之间的空间。

可以通过上述工艺来制造/制作DRAM器件。DRAM器件中的单元电容器的支撑层图案和去耦电容器的支撑层图案可以具有不同的形状和不同的布置。因此，DRAM器件中的缺陷的影响和/或发生的可能性可以降低。

前述内容是对示例实施例的说明，而不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离发明构思的新颖教义和优点的情况下，可以在各个示例实施例中进行多种修改。因此，所有这种修改旨在被包括在如在权利要求中限定的本发明构思的范围内。此外，示例实施例不一定是相互排斥的。例如，一些示例实施例可以包括参考一个或多个附图描述的特征，并且还可以包括参考一个或多个其他附图描述的特征。在权利要求中，装置加功能条款旨在包含本文描述的执行所述功能的结构，并且不仅包括结构等同物还包括等同结构。因此，应理解，前述内容是对各种示例实施例的说明，而不应被解释成限制于所公开的各个示例实施例，并且对所公开的示例实施例的修改以及其他示例实施例旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种半导体器件，包括：

单元电容器，位于基板的存储单元区域上，所述单元电容器包括多个第一下电极、第一上支撑层图案、第一介电层和第一上电极；以及

去耦电容器，位于所述基板的去耦电容器区域上，所述去耦电容器包括多个第二下电极、第二上支撑层图案、第二介电层和第二上电极，

其中，所述多个第一下电极和所述多个第二下电极分别被布置为蜂窝图案，所述蜂窝图案布置在六边形的每个顶点和所述六边形的中心处，

所述多个第一下电极和所述多个第二下电极与沿第一方向延伸的行相对应，并且所述行中的每一行被布置在与所述第一方向垂直的第二方向上，

所述第一上支撑层图案连接到所述多个第一下电极的上侧壁，所述第一上支撑层图案在所述多个第一下电极之间，并且所述第一上支撑层图案与限定第一开口的第一板相对应，其中所述多个第一下电极中的所有第一下电极被所述第一开口部分地暴露，

所述第二上支撑层图案连接到所述多个第二下电极的上侧壁，所述第二上支撑层图案在所述多个第二下电极之间，并且所述第二上支撑层图案与限定第二开口的第二板相对应，其中所述多个第二下电极中的一些第二下电极被所述第二开口部分地暴露，并且所述多个第二下电极中的一些第二下电极未被所述第二开口暴露。

2.根据权利要求1所述的半导体器件，其中，所述第一开口之一暴露布置在多个相邻行中的四个第一下电极，并且所述第一开口中的每一个在平面图中具有椭圆形形状。

3.根据权利要求2所述的半导体器件，其中，所述第一开口之一暴露布置在两个相邻行中的四个第一下电极，并且所述第一开口中的每一个在平面图中具有长轴在倾斜于所述第一方向的倾斜方向上的椭圆形形状。

4.根据权利要求1所述的半导体器件，其中，所述第一开口之一暴露布置在三个相邻行中的四个第一下电极，并且所述第一开口中的每一个在平面图中具有长轴在所述第二方向上的椭圆形形状。

5.根据权利要求1所述的半导体器件，其中，所述第二开口之一暴露布置在多个相邻行中的多个第二下电极。

6.根据权利要求5所述的半导体器件，其中，所述第二开口之一暴露布置在两个相邻行中的三个第二下电极，并且所述第二开口中的每一个在平面图中具有圆形形状。

7.根据权利要求5所述的半导体器件，其中，所述第二开口之一暴露布置在两个相邻行中的多个第二下电极，并且所述第二开口中的每一个具有以所述第一方向为长度方向的矩形形状。

8.根据权利要求1所述的半导体器件，其中，多行所述多个第二下电极中的一些行包括被所述第二开口暴露的暴露的第二下电极和未被所述第二开口暴露的未暴露的第二下电极，并且

所述暴露的第二下电极和所述未暴露的第二下电极交替重复地布置。

9.根据权利要求1所述的半导体器件，其中，相邻的第一开口在所述第一方向上平行地布置，并且所述相邻的第一开口在所述第二方向上非平行地布置。

10.根据权利要求1所述的半导体器件，其中，相邻的第二开口在所述第一方向上平行地布置，并且所述相邻的第二开口在所述第二方向上非平行地布置。

11.根据权利要求1所述的半导体器件，其中，所述第二下电极的底部接触公共电极。

12.一种半导体器件，包括：

基板，包括存储单元区域和去耦电容器区域；

单元下部结构，包括多个位线结构、多个接触插塞和多个焊盘电极，所述多个位线结构、所述多个接触插塞和所述多个焊盘电极在所述基板的所述存储单元区域上；

公共电极，位于所述基板的所述去耦电容器区域上；

多个第一下电极，分别位于所述多个焊盘电极上，所述多个第一下电极被布置为蜂窝图案，所述蜂窝图案布置在六边形的每个顶点和所述六边形的中心处；

第一上支撑层图案，连接到所述第一下电极的上侧壁，所述第一上支撑层图案在所述多个第一下电极之间，并且所述第一上支撑层图案与限定第一开口的第一板相对应；

第一介电层和第一上电极，所述第一介电层和所述第一上电极位于所述多个第一下电极和所述第一上支撑层图案的表面上；

多个第二下电极，位于所述公共电极上，所述多个第二下电极被布置为所述蜂窝图案；

第二上支撑层图案，连接到所述多个第二下电极的上侧壁，所述第二上支撑层图案在所述多个第二下电极之间，并且所述第二上支撑层图案与限定第二开口的第二板相对应，所述第二开口不同于所述第一开口；以及

第二介电层和第二上电极，所述第二介电层和所述第二上电极位于所述多个第二下电极和所述第二上支撑层图案的表面上，

其中，所述多个第一下电极和所述多个第二下电极与沿第一方向延伸的行相对应，并且所述行中的每一行布置在与所述第一方向垂直的第二方向上，并且

所述多个第二下电极包括被所述第二开口暴露的暴露的第二下电极和未被所述第二开口暴露的未暴露的第二下电极。

13.根据权利要求12所述的半导体器件，其中，所述多个第一下电极中的所有第一下电极的上侧壁被所述第一开口部分地暴露。

14.根据权利要求12所述的半导体器件，其中，所述第一开口之一暴露布置在两个相邻行中的四个第一下电极，并且所述第一开口中的每一个在平面图中具有长轴在倾斜于所述第一方向的倾斜方向上的椭圆形形状。

15.根据权利要求12所述的半导体器件，其中，所述第一开口之一暴露布置在两个相邻行中的四个第一下电极，并且所述第一开口中的每一个在平面图中具有长轴在所述第二方向上的椭圆形形状。

16.根据权利要求12所述的半导体器件，其中，所述第二开口之一暴露三个第二下电极，并且所述第二开口中的每一个在平面图中具有圆形形状。

17.根据权利要求12所述的半导体器件，其中，所述第二开口之一暴露布置在两个相邻行中的多个第二下电极，并且所述第二开口中的每一个具有以所述第一方向为长度方向的矩形形状。

18.根据权利要求12所述的半导体器件，还包括：

单元块边缘区域，所述单元块边缘区域围绕所述存储单元区域的边缘，其中，包括伪第一下电极、第一介电层和第一上电极的伪单元电容器位于所述单元块边缘区域上。

19.根据权利要求12所述的半导体器件，还包括：

第一下支撑层图案，位于所述多个第一下电极之间以连接所述第一下电极的中心部分，并且所述第一下支撑层图案具有与所述第一上支撑层图案相同的形状；以及

第二下支撑层图案，位于所述多个第二下电极之间以连接所述第二下电极的中心部分，并且所述第二下支撑层图案具有与所述第二上支撑层图案相同的形状。

20.一种半导体器件，包括：

单元电容器，位于基板的存储单元区域上，所述单元电容器包括多个第一下电极、第一上支撑层图案、第一介电层和第一上电极；以及

去耦电容器，位于所述基板的去耦电容器区域上，所述去耦电容器包括多个第二下电极、第二上支撑层图案、第二介电层和第二上电极；

其中，所述多个第一下电极和所述多个第二下电极分别被布置为蜂窝图案，所述蜂窝图案布置在六边形的每个顶点和所述六边形的中心处，

其中，所述多个第一下电极和所述多个第二下电极与沿第一方向延伸的行相对应，并且所述行中的每一行被布置在与所述第一方向垂直的第二方向上，

所述第一上支撑层图案位于所述第一下电极之间以连接所述多个第一下电极的上侧壁，并且所述第一上支撑层图案与限定第一开口的第一板相对应，其中所述第一开口之一部分地暴露所述多个第一下电极，并且所述第一开口中的每一个在平面图中具有椭圆形形状，

所述第二上支撑层图案位于所述多个第二下电极之间以连接所述第二下电极的上侧壁，并且所述第二上支撑层图案与限定第二开口的第二板相对应，所述第二开口不同于所述第一开口，

所述第一下电极中的所有第一下电极被所述第一开口部分地暴露，以及

所述第二下电极中的一些第二下电极被所述第二开口部分地暴露，并且所述第二下电极中的一些第二下电极未被所述第二开口暴露。

Images