CN115955840A - 半导体结构及其形成方法 - Google Patents

Abstract

本公开涉及半导体技术领域，由于存储器不断缩小，电容器支撑矩阵会受到电容器柱的光/蚀刻错位以及工艺分辨率的限制，导致后续牺牲层的刻蚀效率和介电层的沉积效率较低，因此，本公开提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底；其中，基底包括衬底和位于衬底上的具有下电极层贯穿的叠层结构；衬底包括阵列区和位于阵列区中的虚设区；在阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在虚设区上的顶部支撑层中形成第二开口；其中，第一开口的尺寸小于第二开口的尺寸。在不影响阵列区上顶部支撑层的支撑效果的情况下，在虚设区上的顶部支撑层中开设较大的第二开口，从而提高牺牲层的刻蚀效率和介电层的沉积效率。

Description

半导体结构及其形成方法

技术领域

本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，DRAM）的电容器支撑矩阵（Capacitor Supporting Matrix，SPM）是六边形最紧密封装（Hexagonal Closest Packed，HCP）结构，这样可以获得DRAM电容器支撑阵列的最大效率密度。当DRAM缩小时，SPM会受到电容器柱的光/蚀刻错位以及工艺分辨率的限制。

发明内容

本公开提供一种半导体结构及其形成方法。

本公开的技术方案是这样实现的：

第一方面，本公开提供一种半导体结构的形成方法，所述方法包括：提供基底；其中，所述基底包括衬底和位于所述衬底上的具有下电极层贯穿的叠层结构；所述衬底包括阵列区和位于所述阵列区中的虚设区，所述叠层结构从下至上依次包括第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层；在所述阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在所述虚设区上的顶部支撑层中形成第二开口；其中，所述第一开口的尺寸小于所述第二开口的尺寸。

在一些实施例中，所述阵列区至少包括沿第一方向排列的位线，所述虚设区至少包括沿所述第一方向排列的虚设位线。

在一些实施例中，所述第一开口和电容孔相交或相接，所述第一开口的形状为以下至少之一：圆形、椭圆形、梯形、平行四边形；所述第二开口贯通所述虚设区上的顶部支撑层，且所述第二开口的形状为矩形或者锯齿状。

在一些实施例中，在所述虚设位线的数量为4的情况下，位于所述虚设区上的顶部支撑层中包括一个所述第二开口；在所述虚设位线的数量为8的情况下，位于所述虚设区上的顶部支撑层中包括两个沿所述第一方向排列的所述第二开口。

在一些实施例中，所述提供基底，包括：提供所述衬底；在所述衬底上形成具有电容孔贯穿的叠层结构；至少在所述电容孔的内壁形成下电极层。

在一些实施例中，所述方法还包括：基于所述第一开口和所述第二开口，依次去除所述第二牺牲层、部分所述中间支撑层和所述第一牺牲层。

在一些实施例中，所述方法还包括：在所述下电极层的表面依次形成介电层和上电极层。

在一些实施例中，所述方法还包括：在所述上电极层上形成导电填充层。

在一些实施例中，在所述阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在所述虚设区上的顶部支撑层中形成第二开口，包括：在所述顶部支撑层上形成具有第一图案的第一掩膜层；所述第一掩膜层用于形成位于奇数列的所述第一开口和所述第二开口；在所述第一掩膜层上依次形成填充层和具有第二图案的第二掩膜层；所述第二掩膜层用于形成位于偶数列的所述第一开口；基于所述第二掩膜层，刻蚀所述填充层和所述第一掩膜层，形成具有第三图案的第三掩膜层；基于所述第三掩膜层刻蚀所述顶部支撑层，形成间隔排布的所述第一开口和所述第二开口。

第二方面，本公开提供一种半导体结构，包括：衬底，所述衬底包括阵列区和位于所述阵列区中的虚设区；下电极层，位于所述衬底上；中间支撑层，位于所述衬底的上方，连接所述下电极层的中部侧壁；顶部支撑层，位于所述中间支撑层的上方，连接所述下电极层的顶部侧壁；其中，位于所述阵列区上的顶部支撑层包括间隔排布的第一开口，位于所述虚设区上的顶部支撑层包括第二开口，且所述第一开口的尺寸小于所述第二开口的尺寸。

在一些实施例中，所述阵列区至少包括沿第一方向排列的位线，所述虚设区至少包括沿所述第一方向排列的虚设位线。

在一些实施例中，所述半导体结构还包括：介电层，位于所述下电极层的表面；上电极层，位于所述介电层的表面。

在一些实施例中，所述半导体结构还包括：导电填充层，位于所述上电极层的表面。

在一些实施例中，所述第一开口的形状为以下至少之一：圆形、椭圆形、梯形、平行四边形；所述第二开口贯通所述虚设区上的顶部支撑层，且所述第二开口的形状为矩形或者锯齿状。

在一些实施例中，在所述虚设位线的数量为4的情况下，位于所述虚设区上的顶部支撑层中包括一个所述第二开口；在所述虚设位线的数量为8的情况下，位于所述虚设区上的顶部支撑层中包括两个沿所述第一方向排列的所述第二开口。

本公开实施例中，首先，提供基底；其中，基底包括衬底和位于衬底上的具有下电极层贯穿的叠层结构；衬底包括阵列区和位于阵列区中的虚设区，叠层结构从下至上依次包括第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层；其次，在阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在虚设区上的顶部支撑层中形成第二开口；其中，第一开口的尺寸小于第二开口的尺寸。由于第二开口的尺寸大于第一开口的尺寸，这样可以在不影响阵列区上顶部支撑层的支撑效果的情况下，在虚设区上的顶部支撑层中开设较大的开口，能够提高牺牲层的刻蚀效率以及后续介电层的沉积效率。

附图说明

在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为本公开实施例提供的一种半导体结构的形成方法的实现流程示意图；

图2为本公开实施例提供的一种衬底的示意图；

图3为本公开实施例提供的一种步骤S101中“提供基底”的实现流程示意图；

图4为本公开实施例提供的一种在衬底上形成具有电容孔贯穿的叠层结构的示意图；

图5为本公开实施例提供的一种基底的示意图；

图6为本公开实施例提供的一种步骤S102的实现流程示意图；

图7为本公开实施例中图9沿aa´方向的剖面图；

图8为本公开实施例提供的一种第一掩膜层的俯视图；

图9为本公开实施例提供的一种第二掩膜层的俯视图；

图10为本公开实施例提供的一种第三掩膜层的俯视图；

图11为本公开实施例提供的一种第一开口和第二开口的示意图一；

图12为本公开实施例提供的一种第一开口和第二开口的示意图二；

图13为本公开实施例提供的一种第一开口和第二开口的示意图三；

图14为本公开实施例提供的一种半导体结构的示意图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

本公开实施例提供一种半导体结构的形成方法，参考图1，该方法包括步骤S101和步骤S102，其中：

步骤S101，提供基底；其中，基底包括衬底和位于衬底上的具有下电极层贯穿的叠层结构；衬底包括阵列区和位于阵列区中的虚设区，叠层结构从下至上依次包括第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层；

这里，衬底可以包括硅衬底、锗衬底、锗化硅衬底、绝缘体上硅（Silicon-On-Insulator，SOI）衬底或绝缘体上锗（Germanium On Insulator，GOI）衬底等；衬底还可以包括其他元素半导体或化合物半导体，例如砷化镓、磷化铟或碳化硅等。在其他实施例中，衬底还可以为进行离子掺杂后的衬底，例如为P型掺杂的衬底或者N型掺杂的衬底。

参考图2，衬底200包括阵列区201和位于阵列区201中的虚设区202。在一些实施例中，阵列区201至少包括沿第一方向（X轴方向）排列、沿第二方向（Y轴方向）延伸的位线203，虚设区202至少包括沿第一方向排列的虚设位线（Dummy Bit Line）204。阵列区包括存储器阵列片（Memory Array Tile，MAT）区，阵列区内设置有存储单元，每个存储单元通常包括电容器（即为电容结构）和晶体管，晶体管的栅极与字线（Word Line，WL）相连、漏极或源极与位线相连、源极或漏极与电容器相连。在存储器中由于需要在同一个MAT区内将数据传输至不同的端口，通常会在阵列区的内部设置一些虚设位线，虚设位线不进行实际的存储等操作，后续可以不在虚设位线所在的区域上形成电容结构，或者形成的电容结构可以不使用。

在一些实施例中，由于需要降低负载效应、边界效应等问题，除了阵列区中会设置虚设区之外，还会在阵列区的四周设置虚设区，虚设区中还可以包括虚设字线（Dummy WordLine）。在阵列区的四周的虚设区外还可以包括外围区，内设有局部解码器（Local RowDecoder）及局部放大器（Local Sense Amplifier），用于控制阵列区的存储单元的读写操作。

在实施时，衬底中可以包括多个晶体管，以及用于控制晶体管开关及存储单元读写操作的多条字线和位线。衬底中还可以包括阵列分布的电容接触垫，用于电连接晶体管的漏极与电容结构，多个电容孔可以暴露多个电容接触垫，从而可以形成与多个电容接触垫对应的多个电容结构。

叠层结构中，中间支撑层和顶部支撑层的材料可以包括以下至少之一：氧化硅、氮化硅、氮碳化硅、氮氧化硅、氮硼化硅。

第一牺牲层和第二牺牲层的材料可以包括氧化硅、磷硅玻璃（PhosphoroSilicate Glass，PSG）、硼磷硅玻璃（Boro Phosphor Silicate Glass，BPSG）或氟硅玻璃（Fluoro Silicate Glass，FSG）、多晶硅（Poly）、硅（Si）、锗（Ge）、砷化镓（GaAs）、砷化铝镓（AlGaAs）、氮化镓（GaN）、碳化硅（SiC）等。

步骤S102，在阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在虚设区上的顶部支撑层中形成第二开口；其中，第一开口的尺寸小于第二开口的尺寸。

由于虚设区中的虚设位线不进行实际的存储操作，因此可以在虚设区中开设较大的第二开口，从而增大刻蚀溶液与牺牲层的接触面积，进而能够更好地刻蚀去除牺牲层。

需要说明的是，由于在顶部支撑层中形成了较大的第二开口，后续通过较大的第二开口去除牺牲层的时候，在虚设区上的电容孔（此时已经形成了下电极层）由于没有支撑层的支撑可能也会被刻蚀掉，或者在形成第二开口的时候就一并去除，所以可能在虚设区上，最后没有像阵列区等其它区域一样形成电容结构。

在顶部支撑层中形成第一开口或者第二开口的作用是去除位于顶部支撑层下的第一牺牲层或者第二牺牲层。在实施时，可以采用干法刻蚀工艺（例如等离子体刻蚀工艺、反应离子刻蚀工艺或者离子铣工艺）或者湿法刻蚀工艺（例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀）刻蚀顶部支撑层，从而在阵列区上的顶部支撑层中形成间隔排布的第一开口，在虚设区上的顶部支撑层中形成第二开口。

本公开实施例中，首先，提供基底；其中，基底包括衬底和位于衬底上的具有下电极层贯穿的叠层结构；衬底包括阵列区和位于阵列区中的虚设区，叠层结构从下至上依次包括第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层；其次，在阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在虚设区上的顶部支撑层中形成第二开口；其中，第一开口的尺寸小于第二开口的尺寸。由于第二开口的尺寸大于第一开口的尺寸，这样可以在不影响阵列区上顶部支撑层的支撑效果的情况下，在虚设区上的顶部支撑层中开设较大的开口，能够提高牺牲层的刻蚀效率以及后续介电层的沉积效率。

在一些实施例中，第一开口的开口率小于第二开口的开口率。需要说明的是，第一开口的开口率是指第一开口的总面积占阵列区的总面积的比例，第二开口的开口率是指第二开口的总面积占虚设区的总面积的比例。这样，可以在虚设区上开更大的开口，从而可以进一步提高牺牲层的刻蚀效率以及后续介电层的沉积效率。

下面将参考图2至图13对本公开实施例中的半导体结构的形成方法进行说明。需要说明的是，为了方便，在图11至图13中没有示出电容孔填充的下电极层，在实际实施的过程中，电容孔中应填充有下电极层。

首先，参考图2至图5，执行步骤S101，提供基底100；其中，基底100包括衬底200和位于衬底200上的具有下电极层301贯穿的叠层结构300；衬底200包括阵列区201和位于阵列区201中的虚设区202，叠层结构300从下至上依次包括第一牺牲层302、中间支撑层303、第二牺牲层304和顶部支撑层305。

在一些实施例中，参考图3，步骤S101中的“提供基底”可以包括步骤S1011至步骤S1013，其中：

步骤S1011，提供衬底；

参考图2，提供衬底200，衬底200包括阵列区201和位于阵列区201中的虚设区202。

步骤S1012，在衬底上形成具有电容孔贯穿的叠层结构；

这里，叠层结构的形成过程可以包括以下步骤：首先，在衬底上依次形成初始第一牺牲层、初始中间支撑层、初始第二牺牲层和初始顶部支撑层，以形成初始叠层结构；其次，在初始叠层结构上形成电容孔，其中，电容孔可以暴露出衬底中的电容接触垫，这样就形成了具有电容孔贯穿的叠层结构。

在实施时，可以采用干法或者湿法刻蚀形成电容孔。其中，干法刻蚀采用的气体可以为三氟甲烷（CHF₃）、四氟化碳（CF₄）、二氟甲烷（CH₂F₂）、氢溴酸（HBr）、氯气（Cl₂）、六氟化硫（SF₆）、八氟环丁烷（C₄F₈）、六氟-2-丁炔（C₄F₆）、氧气（O₂）、氩气（Ar）中的一种或它们的组合。

电容孔可以呈六方阵列排布，后续可以形成呈六方阵列排布的电容结构。与四方阵列排布的电容结构相比，其单位电容所占的面积可以减少达14％左右，大大提高了电容结构的密度，从而提高了半导体存储器的存储能力。

参考图4，在衬底200上形成具有电容孔301a贯穿的叠层结构300。从图4中可以看出沿第三方向（Z轴方向），叠层结构300从下至上依次包括第一牺牲层302、中间支撑层303、第二牺牲层304和顶部支撑层305。

步骤S1013，至少在电容孔的内壁形成下电极层。

这里，下电极层的材料可以包括金属、金属氮化物或金属硅化物，例如，氮化钛（TiN）。在一些实施例中，下电极层可以通过任意一种合适的沉积工艺在电容孔中沉积下电极材料形成，例如，化学气相沉积（Chemical Vapor Deposition，CVD）工艺、物理气相沉积（Physical Vapor Deposition，PVD）工艺、原子层沉积（Atomic Layer Deposition，ALD）工艺、等离子体化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）工艺、旋涂工艺、涂敷工艺或薄膜工艺等。

需要说明的是，下电极层可以是筒状或者柱状，本公开实施例对此并不限定。对于柱状下电极层，后续可以形成柱状电容，相对于双面电容来说，柱状电容的面积较小，从而可以提高集成度，实现微缩。对于筒状下电极层，后续可以形成筒状电容，这样可以提高电容值。

参考图4，在电容孔301a以及顶部支撑层305上形成如图5所示的下电极层301，这样就形成了基底100。

在一些实施例中，可以在电容孔中形成下电极层，不在顶部支撑层上形成下电极层。

其次，参考图6至图13执行步骤S102，在阵列区201上的顶部支撑层305中形成间隔排布的第一开口307，以及在虚设区202上的顶部支撑层305中形成第二开口308；其中，第一开口307的尺寸小于第二开口308的尺寸。

在一些实施例中，参考图6，步骤S102的实施可以包括步骤S1021至步骤S1024，其中：

步骤S1021，在顶部支撑层上形成具有第一图案的第一掩膜层；第一掩膜层用于形成位于奇数列的第一开口和第二开口；

这里，第一掩膜层可以是单层结构，也可以是双层结构。其中，双层结构中的每一层的材料可以为氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种。

参考图7和图8，其中，图8为第一掩膜层309的俯视图，图7示出的第一掩膜层为图8沿aa´方向的剖面图，在顶部支撑层305和下电极层301上形成具有第一图案的第一掩膜层309；第一掩膜层309用于形成位于奇数列的第一开口和第二开口。

步骤S1022，在第一掩膜层上依次形成填充层和具有第二图案的第二掩膜层；第二掩膜层用于形成位于偶数列的第一开口；

这里，填充层的材料可以是氮化硅或者氧化硅等；第二掩膜层的材料可以与第一掩膜层的材料相同或者不同，本公开实施例对此并不限定。

参考图7和图9，其中，图9为第二掩膜层311的俯视图，图7示出的第二掩膜层为图9沿aa´方向的剖面图，在第一掩膜层309上依次形成填充层310和具有第二图案的第二掩膜层311；第二掩膜层311用于形成位于偶数列的第一开口。

步骤S1023，基于第二掩膜层，刻蚀填充层和第一掩膜层，形成具有第三图案的第三掩膜层；

这里，刻蚀剩余的第一掩膜层形成了第三掩膜层。第三图案为第一图案和第二图案叠加之后的图案。

参考图7，基于第二掩膜层311，刻蚀填充层310和第一掩膜层309，形成如图10所示的具有第三图案的第三掩膜层309a。

步骤S1024，基于第三掩膜层刻蚀顶部支撑层，形成间隔排布的第一开口和第二开口。

参考图10和图11，基于第三掩膜层309a刻蚀顶部支撑层305，形成间隔排布的第一开口307和第二开口308。其中，第一开口307包括奇数列的第一开口3071和偶数列的第一开口3072。

从图11中可以看出，第一开口307与三列电容孔301a中的三个电容孔301a中有交叠。由于虚设区中可以包括三列电容孔，那么，虚设区中可以有一列第一开口。图11中示出四列第一开口，其中，左起第一列为奇数列，左起第二列为偶数列，左起第三列为偶数列，左起第四列为奇数列。

本公开实施例中，基于第一掩膜层和第二掩膜层形成第三掩膜层，并基于第三掩膜层刻蚀顶部支撑层，形成间隔排布的第一开口和第二开口。这样，可以提高图案转移的精确度，从而提高第一开口和第二开口的质量。

在一些实施例中，继续参考图11，第一开口307和电容孔301a（或者是位于电容孔中下电极层301）相交或相接，第一开口307的形状为圆形。在其他实施例中，第一开口的形状可以为以下至少之一：圆形、椭圆形、梯形、平行四边形。这样，可以在虚设区上开更大的开口，从而可以进一步提高牺牲层的刻蚀效率以及后续介电层的沉积效率。

从图11中可以看出，与单个第一开口交叠的电容孔301a的数量为三个，这样可以使顶部支撑层和中间支撑层具有较好的支撑效果，从而提高电容结构的稳定性。每一个第一开口307与电容孔301a交叠的面积相等或者第一开口307截电容孔301a的边线长相等，这样可以提高第一开口的精度，从而改善电容结构的形成工艺。在其他实施例中，与单个第一开口交叠的电容孔301a的数量也可以大于三个，例如可以为四个、五个、六个、七个等等；每一个第一开口与电容孔交叠的面积可以相等，还可以不相等。

参考图12，第二开口308贯通虚设区202上的顶部支撑层305，且第二开口308的形状为锯齿状。在其他实施例中，参考图11，第二开口308的形状可以为矩形。在第二开口为锯齿状的情况下，在保证较大的开口尺寸的同时可以保留较多的顶部支撑层，从而可以提高后续形成的电容结构的稳定性。

在一些实施例中，继续参考图12，在虚设位线204的数量为4的情况下，位于虚设区202上的顶部支撑层305中包括一个第二开口308；

参考图13，在虚设位线204的数量为8的情况下，位于虚设区202上的顶部支撑层305中包括两个沿第一方向（X轴方向）排列的第二开口308。

本公开实施例中，根据虚设位线的数量设置不同数量的第二开口，即根据实际虚设区的尺寸调整第二开口的数量，这样可以更好地提高介电层的沉积效率并提高牺牲层的去除效率。

在实施时，两个沿第一方向排列的第二开口之间可以具有顶部支撑层，还可以没有顶部支撑层。两个第二开口之间若没有顶部支撑层，那么两个第二开口就会构成一个更大的开口，从而可以进一步提高介电层的沉积效率以及牺牲层的去除效率。

在一些实施例中，半导体结构的形成方法还包括：基于第一开口和第二开口，依次去除第二牺牲层、部分中间支撑层和第一牺牲层。

这里，可以采用湿法刻蚀去除第二牺牲层，之后采用干法刻蚀去除部分中间支撑层，也就是在中间支撑层上形成开口。最后，通过中间支撑层上的开口采用湿法刻蚀去除第一牺牲层。在实施时，中间支撑层上的开口可以与顶部支撑层上的开口相同。

在一些实施例中，可以采用湿法工艺，例如向第一开口和第二开口中注入腐蚀液，以去除牺牲层和部分中间支撑层。在其他实施例中，还可以根据实际选择其他合适的刻蚀工艺去除第二牺牲层、部分中间支撑层和第一牺牲层。

在一些实施例中，半导体结构的形成方法还包括：在下电极层的表面依次形成介电层和上电极层。

这里，介电层的材料可以选用高K介质材料，以提高单位面积电容结构的电容值，例如可以包括氧化锆（ZrO_x）、氧化铪（HfO_x）、氧化钛锆（ZrTiO_x）、氧化钌（RuO_x）、氧化锑（SbO_x）、氧化铝（AlO_x）、钛酸钡（BaTiO₃）中的至少一种。

上电极层的材料可以包括钽（Ta）、钌（Ru）、钴（Co）、金（Au）、钨（W）、钛（Ti）、镍（Ni）、铝（Al）、铂（Pt）、氮化钛、氮化钽（TaN）、N型多晶硅、P型多晶硅中的至少一种。上电极层的材料可以与下电极的材料相同，例如，上电极和下电极的材料均包括氮化钛；上电极层的材料也可以与下电极的材料不相同，例如，上电极的材料为钽，下电极的材料为氮化钛。在实施时，可以通过任一合适的沉积工艺形成介电层和上电极层，例如化学气相沉积工艺、原子层沉积工艺等。

下电极层、介电层和上电极层会构成电容结构，电容结构可以呈阵列排布，用于存储数据信息。

在一些实施例中，半导体结构的形成方法还包括：在上电极层上形成导电填充层。

这里，导电填充层的作用是连接上电极层。在实施时，导电填充层的材料可以包括但不限于硅或者锗化硅（GeSi）。

本公开实施例还提供一种半导体结构，同时参考图2、图12和图14，该半导体结构包括：

衬底200，衬底包括阵列区201和位于阵列区201中的虚设区202；

下电极层301，位于衬底200上；

中间支撑层303，位于衬底200的上方，连接下电极层301的中部侧壁；

顶部支撑层305，位于中间支撑层303的上方，连接下电极层301的顶部侧壁；

其中，位于阵列区201上的顶部支撑层305包括间隔排布的第一开口307，位于虚设区202上的顶部支撑层305包括第二开口308，且第一开口307的尺寸小于第二开口308的尺寸。

本公开实施例中，由于第二开口的尺寸大于第一开口的尺寸，这样可以在不影响阵列区上顶部支撑层的支撑效果的情况下，在虚设区上的顶部支撑层中开设较大的开口，能够提高后续介电层的沉积效率。

在一些实施例中，参考图2，阵列区201至少包括沿第一方向（即X轴方向）排列的位线203，虚设区202至少包括沿第一方向排列的虚设位线204。

在一些实施例中，半导体结构还包括：介电层，位于下电极层的表面；

上电极层，位于介电层的表面。

在一些实施例中，半导体结构还包括：导电填充层，位于上电极层的表面。

在一些实施例中，第一开口307的形状可以为以下至少之一：圆形、椭圆形、梯形、平行四边形。参考图12，第一开口307的形状为圆形。

继续参考图12，第二开口308贯通虚设区上的顶部支撑层305，且第二开口308的形状为矩形（如图11所示）或者锯齿状（如图12所示）。

在一些实施例中，参考图12，在虚设位线204的数量为4的情况下，位于虚设区202上的顶部支撑层305中包括一个第二开口308；

参考图13，在虚设位线204的数量为8的情况下，位于虚设区202上的顶部支撑层305中包括两个沿第一方向（X轴方向）排列的第二开口308。

以上结构实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开结构实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。

本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。

以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。因此，本公开实施例的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：

提供基底；其中，所述基底包括衬底和位于所述衬底上的具有下电极层贯穿的叠层结构；所述衬底包括阵列区和位于所述阵列区中的虚设区，所述叠层结构从下至上依次包括第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层；

在所述阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在所述虚设区上的顶部支撑层中形成第二开口；其中，所述第一开口的尺寸小于所述第二开口的尺寸。

2.根据权利要求1所述的形成方法，其特征在于，所述阵列区至少包括沿第一方向排列的位线，所述虚设区至少包括沿所述第一方向排列的虚设位线。

3.根据权利要求2所述的形成方法，其特征在于，所述第一开口和电容孔相交或相接，所述第一开口的形状为以下至少之一：圆形、椭圆形、梯形、平行四边形；

所述第二开口贯通所述虚设区上的顶部支撑层，且所述第二开口的形状为矩形或者锯齿状。

4.根据权利要求3所述的形成方法，其特征在于，在所述虚设位线的数量为4的情况下，位于所述虚设区上的顶部支撑层中包括一个所述第二开口；

在所述虚设位线的数量为8的情况下，位于所述虚设区上的顶部支撑层中包括两个沿所述第一方向排列的所述第二开口。

5.根据权利要求1至4任一项所述的形成方法，其特征在于，所述提供基底，包括：

提供所述衬底；

在所述衬底上形成具有电容孔贯穿的叠层结构；

至少在所述电容孔的内壁形成下电极层。

6.根据权利要求1至4任一项所述的形成方法，其特征在于，所述方法还包括：基于所述第一开口和所述第二开口，依次去除所述第二牺牲层、部分所述中间支撑层和所述第一牺牲层。

7.根据权利要求6所述的形成方法，其特征在于，所述方法还包括：在所述下电极层的表面依次形成介电层和上电极层。

8.根据权利要求7所述的形成方法，其特征在于，所述方法还包括：在所述上电极层上形成导电填充层。

9.根据权利要求1至4任一项所述的形成方法，其特征在于，在所述阵列区上的顶部支撑层中形成间隔排布的第一开口，以及在所述虚设区上的顶部支撑层中形成第二开口，包括：

在所述顶部支撑层上形成具有第一图案的第一掩膜层；所述第一掩膜层用于形成位于奇数列的所述第一开口和所述第二开口；

在所述第一掩膜层上依次形成填充层和具有第二图案的第二掩膜层；所述第二掩膜层用于形成位于偶数列的所述第一开口；

基于所述第二掩膜层，刻蚀所述填充层和所述第一掩膜层，形成具有第三图案的第三掩膜层；

基于所述第三掩膜层刻蚀所述顶部支撑层，形成间隔排布的所述第一开口和所述第二开口。

10.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括阵列区和位于所述阵列区中的虚设区；

下电极层，位于所述衬底上；

中间支撑层，位于所述衬底的上方，连接所述下电极层的中部侧壁；

顶部支撑层，位于所述中间支撑层的上方，连接所述下电极层的顶部侧壁；

其中，位于所述阵列区上的顶部支撑层包括间隔排布的第一开口，位于所述虚设区上的顶部支撑层包括第二开口，且所述第一开口的尺寸小于所述第二开口的尺寸。

11.根据权利要求10所述的半导体结构，其特征在于，所述阵列区至少包括沿第一方向排列的位线，所述虚设区至少包括沿所述第一方向排列的虚设位线。

12.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：

介电层，位于所述下电极层的表面；

上电极层，位于所述介电层的表面。

13.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：导电填充层，位于所述上电极层的表面。

14.根据权利要求10至13任一项所述的半导体结构，其特征在于，所述第一开口的形状为以下至少之一：圆形、椭圆形、梯形、平行四边形；

所述第二开口贯通所述虚设区上的顶部支撑层，且所述第二开口的形状为矩形或者锯齿状。

15.根据权利要求11所述的半导体结构，其特征在于，在所述虚设位线的数量为4的情况下，位于所述虚设区上的顶部支撑层中包括一个所述第二开口；

在所述虚设位线的数量为8的情况下，位于所述虚设区上的顶部支撑层中包括两个沿所述第一方向排列的所述第二开口。

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