KR20230016914A - 반도체 소자 - Google Patents

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KR20230016914A
KR20230016914A KR1020210098483A KR20210098483A KR20230016914A KR 20230016914 A KR20230016914 A KR 20230016914A KR 1020210098483 A KR1020210098483 A KR 1020210098483A KR 20210098483 A KR20210098483 A KR 20210098483A KR 20230016914 A KR20230016914 A KR 20230016914A
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이종민
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Abstract

반도체 소자는 메모리 셀 영역의 기판 상에, 제1 하부 전극들, 제1 상부 지지막 패턴, 제1 유전막 및 제1 상부 전극을 포함하는 셀 커패시터가 구비된다. 디커플링 커패시터 영역의 기판 상에, 제2 하부 전극들, 제2 상부 지지막 패턴, 제2 유전막 및 제2 상부 전극을 포함하는 디커플링 커패시터가 구비된다. 상기 제1 및 제2 하부 전극들은 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가진다. 상기 제1 상부 지지막 패턴은 상기 제1 하부 전극들 상부 측벽을 연결하고, 제1 개구부들을 포함하는 제1 플레이트 형상을 가지고, 상기 제1 개구부들에 의해 모든 제1 하부 전극들의 일부분이 노출된다. 상기 제2 상부 지지막 패턴은 상기 제2 하부 전극들 상부 측벽을 연결하고, 상기 제1 개구부들와 다른 제2 개구부들을 포함하는 제2 플레이트 형상을 가질 수 있다. 상기 반도체 소자는 불량이 감소될 수 있다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 커패시터를 포함하는 디램 소자에 관한 것이다.
디램 소자에서, 메모리 셀 내에는 트랜지스터들 및 셀 커패시터들이 포함될 수 있고, 주변 회로에는 디커플링 커패시터가 포함될 수 있다. 상기 디램 소자는 상기 메모리 셀에 포함되는 커패시터들과 주변 회로에 포함되는 디커플링 커패시터에 불량이 발생되지 않는 것이 요구될 수 있다.
본 발명의 과제는 불량이 감소되고 고집적화된 커패시터들을 포함하는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 메모리 셀 영역의 기판 상에, 제1 하부 전극들, 제1 상부 지지막 패턴, 제1 유전막 및 제1 상부 전극을 포함하는 셀 커패시터가 구비된다. 디커플링 커패시터 영역의 기판 상에, 제2 하부 전극들, 제2 상부 지지막 패턴, 제2 유전막 및 제2 상부 전극을 포함하는 디커플링 커패시터가 구비된다. 상기 제1 및 제2 하부 전극들은 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가진다. 상기 제1 및 제2 하부 전극들은 제1 방향을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향과 수직한 제2 방향으로 배치된다. 상기 제1 상부 지지막 패턴은 상기 제1 하부 전극들 상부 측벽을 연결하고, 상기 제1 하부 전극들 사이에 배치되고 제1 개구부들을 포함하는 제1 플레이트 형상을 가지고, 상기 제1 개구부들에 의해 모든 제1 하부 전극들의 일부분이 노출된다. 상기 제2 상부 지지막 패턴은 상기 제2 하부 전극들 상부 측벽을 연결하고, 상기 제2 하부 전극들 사이에 배치되고 상기 제1 개구부들와 다른 제2 개구부들을 포함하는 제2 플레이트 형상을 가지고, 상기 제2 개구부들에 의해 일부 제2 하부 전극들은 노출되고, 상기 제2 개구부에 의해 나머지 제2 하부 전극들은 노출되지 않는다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 메모리 셀 영역 및 디커플링 커패시터 영역을 포함하는 기판이 구비된다. 상기 메모리 셀 영역의 기판 상에 비트 라인 구조물들, 콘택 플러그들 및 패드 전극들을 포함하는 셀 하부 구조물이 구비된다. 상기 디커플링 커패시터 영역의 기판 상에 공통 전극이 구비된다. 상기 패드 전극들 상에 각각 형성되고, 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가지는 제1 하부 전극들이 구비된다. 상기 제1 하부 전극들 상부 측벽을 연결하고, 상기 제1 하부 전극들 사이에 배치되고 제1 개구부들을 포함하는 제1 플레이트 형상을 가지는 제1 상부 지지막 패턴이 구비된다. 상기 제1 하부 전극들 및 제1 상부 지지막 패턴 표면 상에 제1 유전막 및 제1 상부 전극이 구비된다. 상기 공통 전극 상에, 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가지는 제2 하부 전극들이 구비된다. 상기 제2 하부 전극들 상부 측벽을 연결하고, 상기 제2 하부 전극들 사이에 배치되고 상기 제1 개구부들와 다른 제2 개구부들을 포함하는 제2 플레이트 형상을 가지는 제2 상부 지지막 패턴이 구비된다. 상기 제2 하부 전극들 및 제2 상부 지지막 패턴 표면 상에 제2 유전막 및 제2 상부 전극이 구비된다. 상기 제1 및 제2 하부 전극들은 제1 방향을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향과 수직한 제2 방향으로 배치되고, 상기 제2 하부 전극들은 상기 제2 개구부들에 의해 노출되는 제2 하부 전극들 및 상기 제2 개구부들에 의해 노출되지 않는 제2 하부 전극들을 포함한다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 메모리 셀 영역의 기판 상에, 제1 하부 전극들, 제1 상부 지지막 패턴, 제1 유전막 및 제1 상부 전극을 포함하는 셀 커패시터가 구비된다. 디커플링 커패시터 영역의 기판 상에, 제2 하부 전극들, 제2 상부 지지막 패턴, 제2 유전막 및 제2 상부 전극을 포함하는 디커플링 커패시터가 구비된다. 상기 제1 및 제2 하부 전극들은 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가진다. 상기 제1 및 제2 하부 전극들은 제1 방향을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향과 수직한 제2 방향으로 배치된다. 상기 제1 상부 지지막 패턴은 상기 제1 하부 전극들 상부 측벽을 연결하고, 상기 제1 하부 전극들 사이에 배치되고 제1 개구부들을 포함하는 제1 플레이트 형상을 가지고, 평면도에서 볼 때 하나의 제1 개구부는 복수의 제1 하부 전극들의 상부 측벽을 노출하는 타원 형상을 가진다. 상기 제2 상부 지지막 패턴은 상기 제2 하부 전극들 상부 측벽을 연결하고, 상기 제2 하부 전극들 사이에 배치되고 상기 제1 개구부들와 다른 형상의 제2 개구부들을 포함하는 제2 플레이트 형상을 가진다. 상기 제1 개구부들에 의해 모든 제1 하부 전극들의 일부분이 노출한다. 상기 제2 개구부들에 의해 일부 제2 하부 전극들은 노출되고, 상기 제2 개구부에 의해 나머지 제2 하부 전극들은 노출되지 않는다.
예시적인 실시예들에 따른 반도체 소자는 셀 영역에 위치하는 셀 커패시터들과 및 주변 회로 영역에 위치하는 디커플링 커패시터의 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 디램 소자의 각 영역을 나타내는 평면도이다.
도 2는 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역의 평면도이다.
도 3은 예시적인 실시예들에 따른 디램 소자의 각 영역에 형성되는 커패시터들을 나타내는 단면도들이다.
도 4는 예시적인 실시예들에 따른 디램 소자의 각 영역에 형성되는 커패시터들을 나타내는 평면도이다.
도 5는 예시적인 실시예들에 따른 디램 소자의 각 영역에 형성되는 커패시터들의 일부를 나타내는 사시도이다.
도 6은 미스얼라인된 제1 상부 지지막 패턴을 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역에 형성되는 셀 커패시터들의 일 예를 나타내는 평면도이다.
도 8은 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역에 셀 커패시터들의 일 예를 나타내는 평면도이다.
도 9는 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역에 형성되는 커패시터들의 일 예를 나타내는 평면도이다.
도 10은 예시적인 실시예들에 따른 디램 소자의 디커플링 커패시터의 일 예를 나타내는 평면도이다.
도 11 내지 도 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 디램 소자의 각 영역을 나타내는 평면도이다. 도 2는 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역의 평면도이다. 도 3은 예시적인 실시예들에 따른 디램 소자의 각 영역에 형성되는 커패시터들을 나타내는 단면도들이다. 도 4는 예시적인 실시예들에 따른 디램 소자의 각 영역에 형성되는 커패시터들을 나타내는 평면도이다. 도 5는 예시적인 실시예들에 따른 디램 소자의 각 영역에 형성되는 커패시터들의 일부를 나타내는 사시도이다.
도면의 복잡을 피하기 위하여, 도 2에는 셀 커패시터에서 지지막 패턴이 도시되지 않는다. 도 4 및 도 5는 셀 커패시터의 제1 하부 전극들 및 제1 상부 지지막 패턴의 배치와 디커플링 커패시터의 제2 하부 전극들 및 제2 상부 지지막 패턴의 배치를 나타낸다.
도 1 내지 도 5를 참조하면, 디램 소자는 기판(100) 상에 형성될 수 있다. 상기 기판(100)은 메모리 셀들이 형성되는 메모리 셀 영역(C)과 상기 메모리 셀들을 구동하기 위한 주변 회로들이 형성되는 주변 회로 영역(P)을 포함할 수 있다.
상기 기판(100)에는 복수의 메모리 셀 영역(C)이 배치될 수 있다. 상기 주변 회로 영역(P)은 상기 메모리 셀 영역들(C) 사이에서 상기 메모리 셀 영역들(C)을 둘러싸도록 배치될 수 있다. 상기 주변 회로 영역(P) 내에는 디커플링 커패시터들이 형성되는 디커플링 커패시터 영역(D)이 포함될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
상기 메모리 셀 영역(C)에는 선택 트랜지스터들, 셀 커패시터들 및 비트 라인 구조물(120)이 포함될 수 있다. 단위 메모리 셀에는 하나의 선택 트랜지스터 및 하나의 셀 커패시터를 포함할 수 있다.
또한, 상기 주변 회로 영역(P)에는 어드레스 디코더 및 각 디코더에 내부 전원 전압을 공급하는 내부 전원 회로, 디커플링 커패시터 등을 포함할 수 있다. 상기 내부 전원 회로에는 디램 소자의 외부로부터 외부 전원 전위(Vcc) 및 접지 전위(GND)가 공급되고 내부 전원 회로는 외부 전원 전위를 소정의 전압까지 강압시킨 내부 전원 전압을 생성하고 내부 전원 전압을 어드레스 디코더에 공급할 수 있다. 상기 내부 전원 회로와 어드레스 디코더를 서로 연결하는 배선과 접지 전위 사이에는 디커플링 커패시터들이 구비될 수 있다. 상기 디커플링 커패시터들이 구비됨에 따라 상기 어드레스 디코더에 공급되는 내부 전원 전압의 노이즈를 억제할 수 있다.
메모리 셀 영역(C)의 기판(100) 상에 구비되는 메모리 셀 구조물에 대해 먼저 설명한다.
상기 메모리 셀 영역(C)의 기판(100)에는 소자 분리막(102)이 구비될 수 있다. 상기 소자 분리막(102) 사이의 기판(100)은 액티브 영역(101)으로 정의될 수 있다.
상기 기판(100)에는 상기 기판(100) 상부면과 평행한 제1 방향(X)으로 연장되는 게이트 트렌치가 구비될 수 있다. 상기 게이트 트렌치 내부에는 게이트 구조물(104)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(104)은 게이트 절연막, 게이트 전극 및 캡핑 절연 패턴을 포함할 수 있다. 상기 게이트 구조물(104)은 상기 기판(100) 표면과 수평하고 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 복수 개로 형성될 수 있다.
상기 게이트 구조물들(104) 사이의 액티브 영역(101)의 기판(100) 상부에는 소오스/드레인 영역으로 제공되는 불순물 영역이 구비될 수 있다. 예를들어, 상기 기판(100)에는 비트 라인 구조물(120)과 전기적으로 연결되는 제1 불순물 영역 및 셀 커패시터와 전기적으로 연결되는 제2 불순물 영역이 구비될 수 있다. 상기 게이트 구조물(104) 및 불순물 영역은 상기 선택 트랜지스터로 제공될 수 있다.
상기 액티브 영역(101), 소자 분리막(102) 및 게이트 구조물(104) 상에, 패드 절연 패턴(110) 및 제1 식각 저지막 패턴(112)이 구비될 수 있다. 예를 들어, 상기 패드 절연 패턴(110)은 실리콘 산화물과 같은 산화물이 포함될 수 있고, 상기 제1 식각 저지막 패턴(112)은 예를 들어, 실리콘 질화물과 같은 질화물이 포함될 수 있다.
상기 패드 절연 패턴(110) 및 제1 식각 저지막 패턴(112)이 형성되지 않는 기판(100)의 일부 부위에는 리세스가 포함될 수 있다. 상기 리세스 저면에는 상기 제1 불순물 영역의 상부면이 노출될 수 있다.
상기 제1 식각 저지막 패턴(112) 및 리세스 상에 비트 라인 구조물(120)이 구비될 수 있다. 상기 비트 라인 구조물(120)은 도전 패턴(120a), 베리어 금속 패턴(120b), 금속 패턴(120c) 및 하드 마스크 패턴(120d)을 포함할 수 있다. 상기 도전 패턴(120a)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 상기 비트 라인 구조물(120)은 상기 제2 방향(Y)을 따라 연장될 수 있으며, 상기 제1 방향(X)을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(120)의 측벽에는 스페이서(122)가 구비될 수 있다.
상기 비트 라인 구조물들(120) 사이를 채우는 제1 층간 절연막이 구비될 수 있다.
상기 제1 층간 절연막, 제1 식각 저지막 패턴(112) 및 패드 절연 패턴(110)을 관통하여 상기 제2 불순물 영역과 접촉하는 콘택 플러그(130)가 구비될 수 있다. 상기 콘택 플러그(130) 상에는 랜딩 패드(132)가 구비될 수 있다. 상기 콘택 플러그(130)는 상기 비트 라인 구조물들(120) 사이에 배치될 수 있다. 상기 랜딩 패드들(132) 사이에는 절연 패턴(134)이 구비될 수 있다.
상기 랜딩 패드(132), 절연 패턴(134) 및 제1 층간 절연막 상에 제2 식각 저지막(200)이 구비될 수 있다. 상기 제2 식각 저지막(200)을 관통하여 상기 랜딩 패드(132)와 접하는 셀 커패시터가 구비될 수 있다. 상기 제2 식각 저지막(200) 아래에 위치하는 구조물은 셀 하부 구조물로 제공될 수 있다.
상기 제2 식각 저지막(200)은 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 상기 셀 커패시터는 제1 하부 전극(220), 제1 유전막(250a), 제1 상부 전극(260a), 제1 하부 지지막 패턴(204a) 및 제1 상부 지지막 패턴(208a)을 포함할 수 있다.
상기 메모리 셀 영역(C)에서, 상기 제1 하부 전극(220)은 상기 제2 식각 저지막(200)을 관통하여 상기 랜딩 패드(132)와 접촉할 수 있다.
도 4 및 5를 참조하여 상기 메모리 셀 영역(C)의 셀 커패시터의 제1 하부 전극들 및 제1 상부 지지막 패턴의 배치에 대해 상세히 설명한다.
도 4 및 도 5를 참조하면, 상기 제1 하부 전극(220)은 복수개가 구비되고, 각각의 제1 하부 전극(220)은 랜딩 패드(132) 상에 각각 형성될 수 있다. 상기 제1 하부 전극들(220)은 연결된 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤(honeycomb) 구조로 배치될 수 있다.
상기 제1 하부 전극들(220)은 제1 방향(X)을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 배치될 수 있다.
홀수열에 배치되는 제1 하부 전극들(220)은 동일 간격으로 이격되면서 반복되는 배치를 갖고, 짝수열에 배치되는 제1 하부 전극들(220)은 동일 간격으로 이격되면서 반복되면서 상기 홀수열의 제1 하부 전극들(220)과 상기 제2 방향(Y)으로 나란하지 않게 배치될 수 있다. 상기 홀수열의 각각의 제1 하부 전극들(220)은 짝수열의 제1 하부 전극들(220)의 제1 방향(X)의 사이와 대응하는 부위에 배치될 수 있다. 즉, 상기 홀수열의 제1 하부 전극들(220)과 짝수열의 제1 하부 전극들(220)은 상기 제2 방향(Y)으로 지그재그로 배치될 수 있다.
상기 제1 하부 전극들(220)의 배치에서, 하나의 제1 하부 전극(220)에는 6개의 이웃하는 제1 하부 전극들이 구비될 수 있다. 상기 하나의 하부 전극(220)에는 상기 제1 방향(X)으로 이웃하는 2개의 하부 전극들, 제1 사선 방향(Z1)으로 이웃하는 2개의 제1 하부 전극들 및 제2 사선 방향(Z2)으로 이웃하는 2개의 제1 하부 전극들이 구비될 수 있다. 상기 제1 사선 방향(Z1)은 상기 제1 방향과 60도 각도를 가지는 방향이고, 상기 제2 사선 방향(Z2)은 상기 제1 방향(X)과 120도 각도를 가지는 방향일 수 있다.
일 예로, 상기 제1 방향(X)으로 이웃하는 제1 하부 전극들(220)의 중심 간의 거리는 3.0F일 수 있다. 상기 제1 및 제2 사선 방향(Z1, Z2)으로 이웃하는 제1 하부 전극들(220) 간의 중심 간의 거리는 2.6F일 수 있다. 여기에서 F는 최소 리소그라피 피쳐 사이즈(minimum lithographic feature size)를 의미할 수 있다.
예시적인 실시예에서, 상기 제1 하부 전극들(220)은 속이 채워진 원통 형상, 즉 필라(pillar) 형상을 가질 수 있다. 일부 예시적인 실시예에서, 상기 제1 하부 전극들은 실린더 형상을 가질 수도 있다.
예시적인 실시예에서, 상기 제1 하부 전극(220)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 예로, 상기 제1 하부 전극(220)은 TiN을 포함할 수 있다.
각각의 제1 하부 지지막 패턴(204a) 및 제1 상부 지지막 패턴(208a)은 제1 하부 전극들(220) 사이에 배치될 수 있다. 각각의 제1 하부 지지막 패턴(204a) 및 제1 상부 지지막 패턴(208a)은 상기 제1 하부 전극들(220)을 서로 연결하여 지지할 수 있다. 상기 제1 하부 지지막 패턴(204a) 및 제1 상부 지지막 패턴(208a)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 상부 지지막 패턴(208a)은 상기 제1 하부 전극들(220)의 상부를 서로 지지할 수 있다. 상기 제1 상부 지지막 패턴(208a)은 상기 제1 하부 전극들(220)의 상부 측벽을 연결할 수 있다. 상기 제1 상부 지지막 패턴(208a)의 상부면은 상기 제1 하부 전극(220)의 상부면과 동일한 평면에 위치할 수 있다.
상기 제1 상부 지지막 패턴(208a)은 상기 제1 하부 전극들(220)의 상부의 사이에 위치하는 제1 상부 플레이트(238a)에 일정한 패턴으로 제1 개구부들(240a)이 포함되는 형상을 가질 수 있다. 상기 제1 상부 지지막 패턴(208a)은 복수의 제1 개구부들(240a)을 포함할 수 있고, 상기 제1 개구부들(240a)에 의해 복수의 제1 하부 전극들(220)의 상부 측벽의 일부분이 노출될 수 있다.
상기 제1 개구부들(240a)은 셀 커패시터로 제공되는 모든 제1 하부 전극들(220)의 적어도 일부분을 노출하도록 형성할 수 있다. 그러므로, 상기 메모리 셀 영역(C)에는 상기 제1 개구부들(240a)에 의해 노출되지 않는 제1 하부 전극은 구비되지 않을 수 있다.
상기와 같이, 상기 제1 개구부들(240a)은 셀 커패시터로 제공되는 모든 제1 하부 전극들(220)의 적어도 일부분을 노출하는 올 오픈(all open) 구조를 가질 수 있다. 따라서, 상기 제1 상부 지지막 패턴(208a)에 의해 이웃하는 제1 하부 전극들(220)이 서로 브릿지되는 불량 및 제1 하부 전극들(220)이 쓰러지는 불량이 감소될 수 있다. 그러므로, 메모리 셀의 불량이 감소될 수 있고, 상기 각 셀 커패시터들 간의 특성이 균일하게 될 수 있다.
예시적인 실시예에서, 하나의 제1 개구부(240a)는 이웃하는 복수의 열에 위치하는 4개 이상의 제1 하부 전극(220)의 상부 측벽의 일부분을 노출할 수 있다. 하나의 제1 개구부(240a)가 4개보다 작은 수의 제1 하부 전극들(220)이 노출되도록 형성되는 경우에는 상기 제1 개구부(240a)가 매우 조밀하게 배치되어 상기 제1 개구부(240a)의 패터닝이 용이하지 않을 수 있다.
예시적인 실시예에서, 이웃하는 상기 제1 개구부들은 상기 제1 방향(X)으로 나란하게 배치되고, 이웃하는 상기 제1 개구부들은 제2 방향(Y)으로 나란하지 않게 배치될 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 하나의 제1 개구부(240a)는 제2 방향(Y)을 장축으로 하거나 또는 제1 방향(X)에 대해 비스듬한 사선 방향을 장축으로하는 타원 형상을 가질 수 있다. 하나의 제1 개구부의 타원 형상은 상기 제1 방향(X)을 장축으로 하지 않을 수 있다.
일 예로, 도 4에 도시된 것과 같이, 상기 하나의 제1 개구부(240a)는 이웃하는 3개의 열에 위치하는 4개의 제1 하부 전극들(220) 사이에 배치되어 상기 4개의 제1 하부 전극들(220)의 상부 측벽을 일부 노출할 수 있다. 상기 제1 개구부(240a)는 제1 방향(X)이 단축이며, 제2 방향(Y)이 장축인 타원 형상을 가질 수 있다. 평면도에서 볼 때, 하나의 상기 제1 개구부(240a)는 제1 방향(X)으로 배치된 2개의 제1 하부 전극들(220) 및 제2 방향(Y)으로 배치된 2개의 제1 하부 전극들(220)을 노출할 수 있다.
평면도에서 볼 때, 하나의 상기 제1 개구부(240a)는 제2 방향(Y)으로 순서대로 홀수열에 1개, 짝수열에 2개, 홀수열에 1개의 이웃하는 제1 하부 전극들(220)을 노출할 수 있다. 이 경우, 상기 제1 개구부(240a)의 장축의 길이는 상기 제1 하부 전극(220)의 상부면의 폭(즉, 직경)보다 더 길 수 있다.
상기 제1 하부 지지막 패턴(204a)은 상기 제1 하부 전극들(220)의 중심 부위를 서로 지지하기 위하여 형성될 수 있다. 상기 제1 하부 지지막 패턴(204a)은 상기 제1 상부 지지막 패턴(208a)의 아래에 위치할 수 있다.
평면도에서 볼 때, 상기 제1 하부 지지막 패턴(204a)은 상기 제1 상부 지지막 패턴(208a)과 동일한 형상을 가질 수 있다. 즉, 상기 제1 하부 지지막 패턴(204a)은 상기 제1 하부 전극들(220)의 중심부의 사이에 형성되는 제1 하부 플레이트에 일정한 패턴으로 제3 개구부들이 형성되어 있는 형상을 가질 수 있다. 상기 제3 개구부들은 상기 제1 개구부들(240a)과 수직 방향으로 동일한 위치에 배치되어, 서로 대향할 수 있다. 따라서, 상기 제1 하부 지지막 패턴(204a)에 포함되는 제3 개구부들은 셀 커패시터로 제공되는 모든 제1 하부 전극들(220)의 적어도 일부분을 노출하는 형상을 가질 수 있다.
상기 제1 하부 지지막 패턴(204a) 및 제1 상부 지지막 패턴(208a)이 구비됨에 따라 상기 제1 하부 전극들(220)을 안정적으로 지지할 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 제1 하부 지지막 패턴은 구비되지 않을 수도 있다. 일부 예시적인 실시예에서, 상기 제1 상부 지지막 패턴(208a) 아래에 2개 이상의 제1 하부 지지막 패턴이 구비될 수도 있다.
상기 제1 유전막(250a)은 제1 하부 전극(220), 제1 하부 지지막 패턴(204a), 제1 상부 지지막 패턴(208a) 및 제2 식각 저지막(200) 표면 상에 컨포멀하게 형성될 수 있다. 상기 제1 유전막(250a)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO),BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다.
상기 제1 상부 전극(260a)은 상기 제1 유전막(250a) 상에 배치될 수 있다. 따라서, 상기 제1 유전막(250a)은 상기 제1 하부 전극(220) 및 제1 상부 전극(260a) 사이에 위치할 수 있다. 상기 제1 상부 전극(260a)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 예로, 상기 제1 상부 전극(260a)은 TiN을 포함할 수 있다.
이하에서, 주변 회로 영역 내의 디커플링 커패시터 영역의 기판 상에 구비되는 구조에 대해 설명한다.
상기 디커플링 커패시터 영역(D)의 기판(100) 상에는 하부 구조물이 구비될 수 있다. 상기 하부 구조물은 제1 층간 절연막(124)을 포함할 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 하부 구조물은 MOS 트랜지스터를 더 포함할 수 있다. 상기 하부 구조물 상에 공통 전극(140)이 구비될 수 있다. 상기 공통 전극(140)은 상기 디커플링 커패시터 영역(D) 내에 하나의 넓은 패턴 형태로 배치될 수 있다. 예시적인 실시예에서, 상기 공통 전극(140)은 메모리 셀 영역(C)의 랜딩 패드(132)와 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 공통 전극(140)의 상부면은 메모리 셀 영역(C)의 랜딩 패드(132)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
상기 공통 전극(140) 및 제1 층간 절연막(124) 상에 상기 제2 식각 저지막(200)이 구비된다. 상기 제2 식각 저지막(200)을 관통하여 상기 공통 전극(140)과 전기적으로 연결되는 디커플링 커패시터들이 구비될 수 있다.
상기 디커플링 커패시터는 제2 하부 전극(222), 제2 유전막(250b), 제2 상부 전극(260b), 제2 하부 지지막 패턴(204b) 및 제2 상부 지지막 패턴(208b)을 포함할 수 있다.
상기 디커플링 커패시터 영역(D)에서, 상기 제2 하부 전극들(222)은 상기 제2 식각 저지막(200)을 관통하여 상기 공통 전극(140)과 접촉할 수 있다. 따라서, 각각의 제2 하부 전극들(222)은 상기 공통 전극(140)에 의해 서로 전기적으로 연결될 수 있어서, 하나의 하부 전극의 기능을 할 수 있다. 따라서, 각각의 디커플링 커패시터들은 하나의 디커플링 커패시터로 동작될 수 있다.
상기 제2 하부 전극들(222)은 상기 제1 하부 전극들(220)과 동일한 구조로 배치될 수 있다. 즉, 상기 제2 하부 전극들(222)은 연결된 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤(honeycomb) 구조로 배치될 수 있다. 상기 제2 하부 전극들(222)은 제1 방향(X)을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 배치될 수 있다.
상기 제2 하부 전극들(222)은 상기 제1 하부 전극들(220)과 동일한 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제2 하부 전극들(222)은 속이 채워진 원통 형상, 즉 필라(pillar) 형상을 가질 수 있다. 일부 예시적인 실시예에서, 상기 제2 하부 전극들은 실린더 형상을 가질 수도 있다.
상기 제2 하부 전극들(222)은 상기 제1 하부 전극들(220)과 동일한 물질을 포함할 수 있다.
상기 제2 하부 지지막 패턴(204b) 및 제2 상부 지지막 패턴(208b)은 제2 하부 전극들(222) 사이에 배치될 수 있다. 각각의 제2 하부 지지막 패턴(204b) 및 제2 상부 지지막 패턴(208b)은 상기 제2 하부 전극들(222)을 서로 연결하여 지지할 수 있다. 상기 제2 하부 지지막 패턴(204b)은 상기 제1 하부 지지막 패턴(204a)과 동일한 물질을 포함하고, 상기 제2 상부 지지막 패턴(208b)은 상기 제1 상부 지지막 패턴(208a)과 동일한 물질을 포함할 수 있다. 상기 제2 하부 지지막 패턴(204b) 및 제2 상부 지지막 패턴(208b)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제2 상부 지지막 패턴(208b)은 상기 제1 상부 지지막 패턴(208a)과 서로 다른 형상을 가질 수 있다. 상기 제2 하부 지지막 패턴(204b)은 상기 제1 하부 지지막 패턴(204a)과 서로 다른 형상을 가질 수 있다.
상기 제2 상부 지지막 패턴(208b)은 상기 제2 하부 전극들(222)의 상부를 서로 지지하기 위하여 형성될 수 있다. 상기 제2 상부 지지막 패턴(208b)은 상기 제2 하부 전극들(222)의 상부 측벽을 연결하도록 형성될 수 있다. 상기 제2 상부 지지막 패턴(208b)의 상부면은 상기 제2 하부 전극(222)의 상부면과 동일한 평면에 위치할 수 있다.
상기 제2 상부 지지막 패턴(208b)은 상기 제2 하부 전극들(222)의 사이에 위치하고, 제2 하부 전극들(222) 중 일부의 상부 외측벽의 일부와 접촉할 수 있다.
상기 제2 상부 지지막 패턴(208b)은 상기 제2 하부 전극들(222)의 상부의 사이에 형성되는 제2 상부 플레이트(238b)에 일정한 패턴으로 제2 개구부들(240b)이 형성되어 있는 형상을 가질 수 있다. 상기 제2 개구부들(240b)은 상기 제1 개구부들(240a)과는 다른 배치 및 다른 형상을 가질 수 있다.
상기 제2 개구부들(240b)은 상기 디커플링 커패시터로 제공되는 일부의 제2 하부 전극들(222)의 적어도 일부분을 노출하도록 형성할 수 있다. 상기 디커플링 커패시터 영역(D)에는 상기 제2 개구부들(240b)에 의해 노출되는 제2 하부 전극들(222a) 및 상기 제2 개구부들(240b)에 의해 노출되지 않는 제2 하부 전극들(222b)이 각각 포함될 수 있다.
하나의 제2 개구부(240b)는 이웃하는 복수개의 열에 위치하는 복수의 제2 하부 전극(222)의 상부 측벽의 일부를 노출할 수 있다.
예시적인 실시예에서, 이웃하는 상기 제2 개구부들(240b)은 상기 제1 방향(X)으로 나란하게 배치되고, 이웃하는 상기 제2 개구부들(240b)은 제2 방향(Y)으로 나란하지 않게 배치될 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 하나의 제2 개구부(240b)는 원형을 가지거나 또는 제1 방향(X)을 길이 방향으로 하는 형상을 가질 수 있다.
일 예로, 도 4에 도시된 것과 같이, 상기 하나의 제2 개구부(240b)는 이웃하는 2개의 열에 위치하는 3개의 제2 하부 전극들(222) 사이에 배치되어 상기 3개의 제2 하부 전극들(222)의 상부 측벽을 일부 노출할 수 있다. 이와 같이, 하나의 제2 개구부(240b)가 4개보다 작은 수의 제2 하부 전극들(222a)이 노출되더라도 상기 제2 개구부들(240b)에 의해 노출되지 않는 제2 하부 전극들(222b)이 포함되므로 상기 제2 개구부(240b)가 조밀하게 배치되지 않아서 상기 제2 개구부(240b)를 용이하게 패터닝을 할 수 있다.
이 경우, 평면도에서 볼 때, 상기 제2 개구부(240b)는 원형일 수 있다. 따라서, 하나의 상기 제2 개구부(240b)는 제1 방향(X)으로 배치된 2개의 제2 하부 전극들(222) 및 상기 2개의 제2 하부 전극들(222)과 인접한 1개의 제2 하부 전극(222)을 노출할 수 있다. 평면도에서 볼 때, 하나의 상기 제2 개구부(240b)는 제2 방향(Y)으로 순서대로 홀수열에 2개 및 짝수열에 1개의 이웃하는 제2 하부 전극들(222)을 노출할 수 있다. 상기 홀수열에 배치되는 제2 하부 전극들(222)은 상기 제2 개구부(240b)에 의해 일부분이 노출될 수 있다. 상기 짝수열에 배치되는 제2 하부 전극들(222) 중 일부는 제2 개구부(240b)에 의해 노출되지 않고, 상기 짝수열에 배치되는 상기 제2 하부 전극들(222) 중 일부는 제2 개구부(240b)에 의해 일부분이 노출될 수 있다. 즉, 상기 짝수열에는 제2 개구부(240b)에 의해 노출되지 않는 제2 하부 전극(222b) 및 상기 제2 개구부(240b)에 의해 노출되는 제2 하부 전극(222a)이 번갈아 반복 배치될 수 있다.
상기 디커플링 커패시터는 셀 커패시터에 비해 높은 전압이 인가될 수 있다. 예시적인 실시예에서, 상기 디커플링 커패시터에 인가되는 전압은 상기 셀 커패시터에 인가되는 전압의 약 1.5배 내지 3배일 수 있다.
따라서, 상기 디커플링 커패시터는 높은 전압에 의해 브레이크 다운이 발생될 수 있으므로 상기 디커플링 커패시터의 특정 부위에서 전계가 집중되지 않도록 형성하는 것이 바람직하다. 예를들어, 상기 디커플링 커패시터는 제2 하부 전극(222) 표면 상에 형성되는 제2 유전막(250b)의 두께가 균일한 것이 바람직하다.
도 6은 도 4에 도시된 제1 상부 지지막 패턴이 미스얼라인 되었을 때를 나타내는 단면도이다.
도 6에 도시된 것과 같이, 상기 제1 상부 지지막 패턴(208a)의 제1 개구부(240a)가 정상적인 위치에 형성되지 않고 미스 얼라인되면, 상기 제1 개구부(240a)에 의해 노출되는 제1 하부 전극들(220)의 부위가 크게 달라질 수 있다. 상기 제1 개구부(240a)가 미스 얼라인될 때, 상기 제1 개구부(240a)와 제1 하부 전극들(220)이 접하는 부위에서 좁은 각도의 첨점 부위(P)가 생길 수 있고, 상기 부위에서 국부적으로 제1 유전막(250a)이 얇아질 수 있다. 그러나, 상기 셀 커패시터의 경우 인가되는 전압이 낮기 때문에 상기 제1 유전막(250a)이 일부 얇아지더라도 브레이크 다운과 같은 불량이 거의 발생되지 않을 수 있다.
만일, 상기 디커플링 커패시터에서 상기 제2 상부 지지막 패턴이 상기 제1 상부 지지막 패턴과 동일한 형상을 가지는 경우, 상기 제2 상부 지지막 패턴의 제2 개구부에서 미스 얼라인이 발생될 때 상기 제2 개구부와 제2 하부 전극들이 접하는 부위에서 좁은 각도의 첨점 부위가 생길 수 있고, 상기 부위에서 국부적으로 제2 유전막이 얇아질 수 있다. 상기 디커플링 커패시터의 경우 인가되는 전압이 높기 때문에 상기 제2 유전막이 일부 얇은 부위에서 전계가 집중되어 디커플링 커패시터의 불량이 발생될 수 있다.
그러므로, 본 실시예에 따른 상기 디커플링 커패시터의 상기 제2 상부 지지막 패턴(208b)은 상기 제1 상부 지지막 패턴(208a)과 동일한 형상을 가지지 않을 수 있다. 또한, 상기 제2 상부 지지막 패턴(208b)에 포함되는 제2 개구부들(240b)이 모든 제2 하부 전극들(222)을 노출하는 형상을 가지지 않을 수 있다.
한편, 상기 설명한 것과 같이, 상기 디커플링 커패시터에서, 상기 제2 상부 지지막 패턴(208b)에 포함되는 상기 제2 개구부들(240b)은 일부의 제2 하부 전극들(222)의 적어도 일부분을 노출하도록 형성할 수 있다. 상기 디커플링 커패시터 영역(D)에는 상기 제2 개구부들(240b)에 의해 노출되는 제2 하부 전극들(222a) 및 상기 제2 개구부들(240b)에 의해 노출되지 않는 제2 하부 전극들(222b)이 각각 포함될 수 있다. 평면도에서 볼 때, 하나의 제2 개구부(240b)는 원형을 가지거나 또는 제1 방향(X)을 길이 방향으로 하는 형상을 가질 수 있다. 이 경우, 상기 제2 개구부(240b)가 미스 얼라인되더라도, 상기 제2 개구부(240b)와 제2 하부 전극들(222)이 접하는 부위에서 좁은 각도의 첨점 부위가 생기지 않거나 첨점 부위의 수가 감소될 수 있다.
상기 제2 하부 지지막 패턴(204b)은 상기 제2 하부 전극들(222)의 중심 부위를 서로 지지하기 위하여 형성될 수 있다. 상기 제2 하부 지지막 패턴(204b)은 상기 제2 상부 지지막 패턴(208b)의 아래에 위치할 수 있다.
예시적인 실시예에서, 평면도에서 보았을 때 상기 제2 하부 지지막 패턴(204b)은 상기 제2 상부 지지막 패턴(208b)과 동일한 형상을 가질 수 있다. 즉, 상기 제2 하부 지지막 패턴(204b)은 상기 제2 하부 전극들(222)의 중심부의 사이에 형성되는 제3 하부 플레이트에 일정한 패턴으로 제4 개구부들이 형성되어 있는 형상을 가질 수 있다. 상기 제4 개구부들은 상기 제2 개구부들(240b)과 수직 방향으로 동일한 위치에 배치되어, 서로 대향할 수 있다. 따라서, 상기 제2 하부 지지막 패턴(204b)에 포함되는 제4 개구부들이 디커플링 커패시터로 제공되는 일부의 제2 하부 전극들(222)의 적어도 일부분을 노출할 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 제2 하부 지지막 패턴은 구비되지 않을 수도 있다. 일부 예시적인 실시예에서, 상기 제2 상부 지지막 패턴(208b) 아래에 2개 이상의 제2 하부 지지막 패턴이 구비될 수도 있다.
상기 제2 유전막(250b)은 제2 하부 전극(222), 제2 하부 지지막 패턴(204b), 제2 상부 지지막 패턴(208b) 및 제2 식각 저지막(200) 표면 상에 컨포멀하게 형성될 수 있다. 상기 제2 유전막(250b)은 상기 제1 유전막(250a)과 동일한 물질을 포함할 수 있다.
상기 제2 상부 전극(260b)은 상기 제2 유전막(250b) 상에 배치될 수 있다. 따라서, 상기 제2 유전막(250b)은 상기 제2 하부 전극(222) 및 제2 상부 전극(260b) 사이에 위치할 수 있다. 상기 제2 상부 전극(260b)은 상기 제1 상부 전극(260a) 과 동일한 물질을 포함할 수 있다.
설명한 것과 같이, 상기 셀 커패시터에 포함되는 제1 상부 지지막 패턴(208a)과 상기 디커플링 커패시터에 포함되는 제2 상부 지지막 패턴(208b)은 서로 다른 형상을 가질 수 있다. 상기 제1 상부 지지막 패턴(208a)에 포함되는 제1 개구부들(240a)은 셀 커패시터로 제공되는 모든 제1 하부 전극들(220)의 적어도 일부분을 노출할 수 있다. 상기 제2 상부 지지막 패턴에 포함되는 제2 개구부들(240b)은 디커플링 커패시터의 일부 제2 하부 전극들(222)의 적어도 일부분을 노출하고, 일부 제2 하부 전극들(222)은 노출하지 않을 수 있다. 따라서, 상기 셀 커패시터는 상기 제1 상부 지지막 패턴(208a)에 의해 안정적으로 지지될 수 있고, 상기 디커플링 커패시터는 상기 제2 상부 지지막 패턴(208b)에 기인하는 브레이크 다운 불량이 감소될 수 있다.
이하에서는, 상기 메모리 셀 영역의 셀 커패시터에서 사용될 수 있는 제1 하부 지지막 패턴 및 제1 상부 지지막 패턴의 다양한 형상들을 제시한다.
도 7은 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역에 형성되는 셀 커패시터들의 일 예를 나타내는 평면도이다.
도 7을 참조하면, 상기 제1 하부 전극들(220)은 상기 허니콤(honeycomb) 구조로 배치될 수 있다.
예시적인 실시예에서, 제1 상부 지지막 패턴(208a)에서 하나의 제1 개구부(240a)는 인접하는 4개의 제1 하부 전극들(220) 사이에 배치되어 상기 인접하는 4개의 제1 하부 전극들(220)의 상부 측벽을 일부 노출할 수 있다.
예시적인 실시예에서, 이웃하는 상기 제1 개구부들(240a)은 상기 제1 방향(X)으로 나란하게 배치되고, 이웃하는 상기 제1 개구부들(240a)은 제2 방향(Y)으로 나란하지 않게 배치될 수 있다.
평면도에서 볼 때, 제1 상부 지지막 패턴(208a)에서 하나의 상기 제1 개구부(240a)는 홀수열에 2개의 이웃하는 제1 하부 전극들 및 짝수열에 2개의 이웃하는 제1 하부 전극들(220)을 노출할 수 있다. 평면도에서 볼 때, 상기 제1 개구부(240a)는 타원 형상을 가질 수 있고, 상기 제1 개구부(240a)의 장축은 상기 제1 방향(X)에 대해 비스듬한 방향인 사선 방향을 가질 수 있다. 이 경우, 상기 제1 개구부(240a)의 장축의 길이는 상기 제1 하부 전극(220)의 상부면의 폭(즉, 직경)보다 더 길 수 있다.
도시하지는 않았지만, 상기 제1 하부 전극(220)의 중심 부위를 지지하는 제1 하부 지지막 패턴이 구비될 수 있고, 상기 제1 하부 지지막 패턴은 상기 제1 상부 지지막 패턴과 동일한 형상을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역에 형성되는 셀 커패시터들의 일 예를 나타내는 평면도이다.
도 8을 참조하면, 상기 제1 하부 전극들(220)은 상기 허니콤(honeycomb) 구조로 배치될 수 있다.
상기 제1 상부 지지막 패턴(209a)은 상기 제1 하부 전극들(220)의 상부의 사이에 위치하는 제1 상부 플레이트(239a)에 일정한 패턴으로 제1 개구부들(241a)이 포함되는 형상을 가질 수 있다.
예시적인 실시예에서, 제1 상부 지지막 패턴(209a)에서 하나의 제1 개구부(241a)는 인접하는 3개의 제1 하부 전극들(220) 사이에 배치되어 상기 인접하는 3개의 제1 하부 전극들(220)의 상부 측벽을 일부 노출할 수 있다.
평면도에서 볼 때, 제1 상부 지지막 패턴(209a)에서 하나의 상기 제1 개구부(241a)는 가상의 삼각형 형상으로 배치된 3개의 제1 하부 전극들(220)의 일부분을 노출할 수 있다. 평면도에서 볼 때, 상기 제1 개구부(241a)는 원 형상을 가질 수 있다.
상기 제1 상부 지지막 패턴(209a)은 상기 제1 하부 전극들(220) 간의 간격이 충분히 넓어서 상기 제1 개구부를 패터닝할 수 있을 경우에 한정적으로 사용될 수 있다.
도시하지는 않았지만, 상기 제1 하부 전극(220)의 중심 부위를 지지하는 상기 제1 하부 지지막 패턴이 구비될 수 있고, 상기 제1 하부 지지막 패턴은 상기 제1 상부 지지막 패턴(209a)과 동일한 형상을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 디램 소자의 메모리 셀 영역에 형성되는 커패시터들의 일 예를 나타내는 평면도이다.
도면을 간단하게 나타내기 위하여, 커패시터들의 제1 하부 전극 및 제1 상부 지지막 패턴만을 도시하였다.
도 9를 참조하면, 기판은 메모리 셀들이 형성되는 메모리 셀 영역과 상기 메모리 셀들을 구동하기 위한 주변 회로들이 형성되는 주변 회로 영역을 포함할 수 있다.
상기 메모리 셀 영역(16)은 실질적으로 동작하는 메모리 셀들이 형성되는 영역일 수 있다. 상기 메모리 셀 영역(16)의 가장자리와 접하면서 상기 메모리 셀 영역(16)의 가장자리를 둘러싸는 셀 블록 엣지 영역(18)을 더 포함할 수 있다. 상기 셀 블록 엣지 영역(18)에는 더미 메모리 셀들이 형성될 수 있다.
상기 셀 블록 엣지 영역(18)에는 더미 셀 커패시터들이 형성되고, 상기 메모리 셀 영역(16)에는 메모리 셀 커패시터들이 형성될 수 있다.
상기 더미 셀 커패시터는 더미 제1 하부 전극들(221), 제1 유전막 및 제1 상부 전극을 포함할 수 있다. 상기 메모리 셀 커패시터는 제1 하부 전극(220), 제1 유전막, 제1 상부 전극, 제1 하부 지지막 패턴 및 제1 상부 지지막 패턴(208a)을 포함할 수 있다.
상기 셀 블록 엣지 영역(18)는 더미 제1 하부 전극들(221)이 배치되고, 상기 메모리 셀 영역(16)은 제1 하부 전극들(220)이 배치될 수 있다. 상기 더미 제1 하부 전극들(221) 및 제1 하부 전극들(220)은 허니콤 구조로 배치될 수 있다.
상기 더미 셀 커패시터는 실질적은 메모리 셀로 제공되지 않으며, 제1 하부 지지막 패턴 및 제1 상부 지지막 패턴을 포함하지 않을 수 있다. 상기 셀 블록 엣지 영역(18)에는 상기 메모리 셀 영역(16)으로부터 상기 셀 블록 엣지 영역(18)으로 향하는 방향으로 적어도 1개의 더미 셀 커패시터가 구비될 수 있다.
도 9에 도시된 것과 같이, 상기 메모리 셀 커패시터들은 도 4에 도시된 것과 동일한 구조를 갖는 것으로 도시된다.
그러나, 이와는 다른 예로, 상기 메모리 셀 커패시터들은 도 7 또는 도 8에 도시된 것과 동일한 구조를 가질 수도 있다.
이하에서는, 디커플링 커패시터 영역의 디커플링 커패시터에서 사용될 수 있는 제2 하부 지지 패턴 및 제2 상부 지지 패턴의 형상들을 제시한다.
도 10은 예시적인 실시예들에 따른 디램 소자의 디커플링 커패시터의 일 예를 나타내는 평면도이다.
도 10을 참조하면, 상기 제2 하부 전극들(222)은 상기 허니콤(honeycomb) 구조로 배치될 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 제2 상부 지지막 패턴(208b)의 제2 개구부(240b)는 제1 방향(X)을 길이 방향으로 하는 사각형 형상일 수 있다. 상기 제2 개구부(240b)는 이웃하는 2개의 열에 배치되는 복수의 제2 하부 전극들(222)의 일부분을 노출할 수 있다.
도 10에 도시된 것과 같이, 하나의 제2 개구부(240b)는 인접하는 7개의 제2 하부 전극들(222) 사이에 배치되어 상기 인접하는 7개의 제2 하부 전극들의 상부 측벽을 일부 노출할 수 있다. 하나의 상기 제2 개구부(240b)는 제2 방향(Y)으로 이웃하는 2개의 열에 배치된 제2 하부 전극들(222)을 노출할 수 있고, 예를들어 하나의 상기 제2 개구부(240b)는 하부열에 3개의 제2 하부 전극들(222) 및 상부열에 4개의 제2 하부 전극들(222)을 노출할 수 있다. 상기 제2 개구부(240b)는 서로 이격되면서 상기 제1 방향(X)으로 나란하게 배치될 수 있다. 이웃하는 상기 제2 개구부들(240b)은 제2 방향(Y)으로 나란하지 않게 배치될 수 있다.
도 10에서, 상기 제2 개구부(240b)에 의해 노출되는 제2 하부 전극들은 도면부호 222a로 표시하고, 상기 제2 개구부(240b)에 의해 노출되지 않는 제2 하부 전극들은 도면부호 222b로 표시한다.
상기 제2 개구부들(240b)의 상기 제1 방향(X)의 사이의 플레이트 부위를 관통하는 적어도 하나의 상기 제2 하부 전극(222b)이 배치되고, 상기 제2 하부 전극(222b)은 상기 제2 개구부(240b)에 의해 노출되지 않을 수 있다.
또한, 상기 제2 개구부(240b)와 상기 제2 방향(Y)으로 이웃하는 하나의 열의 제2 하부 전극들(222b)은 상기 제2 개구부(240b)에 의해 노출되지 않을 수 있다. 도시하지는 않았지만, 하나의 제2 개구부(240b)에 의해 노출되는 제2 하부 전극들(222a)의 수는 7개에 한정되지 않을 수 있다.
도 11 내지 도 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 메모리 셀 영역(C)과 주변 회로 영역을 포함하는 기판(100)이 구비된다. 상기 주변 회로 영역 내에는 디커플링 커패시터 영역(D)이 포함될 수 있다.
상기 기판(100)에 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(102)을 형성한다. 따라서, 상기 기판(100)은 소자 분리막(102)이 형성되는 소자 분리 영역과 소자 분리막(102) 사이의 액티브 영역으로 구분될 수 있다.
상기 메모리 셀 영역(C)의 상기 기판(100) 및 소자 분리막(102)의 상부를 식각하여 상기 제1 방향(X)으로 연장되는 게이트 트렌치(도시안됨)를 형성한다. 상기 게이트 트렌치 내부에는 게이트 구조물(도시안됨)을 형성한다. 상기 게이트 구조물 양 측의 액티브 영역에는 제1 및 제2 불순물 영역(도시안됨)을 형성한다.
상기 메모리 셀 영역(C)의 액티브 영역, 소자 분리막(102) 및 게이트 구조물 상에, 패드 절연 패턴(110) 및 제1 식각 저지막 패턴(112)을 형성할 수 있다. 상기 패드 절연 패턴(110) 및 제1 식각 저지막 패턴(112)이 형성되지 않는 일부 기판에는 리세스가 형성될 수 있다. 상기 리세스 저면에는 상기 제1 불순물 영역의 상부면이 노출될 수 있다.
상기 메모리 셀 영역(C)의 제1 식각 저지막 패턴(112) 및 리세스 상에 제2 방향(Y)으로 연장되는 비트 라인 구조물(120)을 형성한다. 상기 비트 라인 구조물(120)은 도전 패턴(120a), 베리어 금속 패턴(120b), 금속 패턴(120c) 및 하드 마스크 패턴(120d)의 적층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(120)의 측벽에는 스페이서(122)를 형성할 수 있다.
상기 비트 라인 구조물(120)을 형성하는 공정에서, 도시하지는 않았지만, 상기 주변 회로 영역의 기판(100) 상에 주변 회로를 구성하는 MOS 트랜지스터를 형성할 수 있다.
상기 비트 라인 구조물들(120) 및 MOS 트랜지스터 사이를 채우는 제1 층간 절연막(124)을 형성한다.
상기 메모리 셀 영역(C)에서, 상기 비트 라인 구조물들(120) 사이의 제1 층간 절연막(124)의 일부분을 식각함으로써, 기판의 제2 불순물 영역을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부를 채우도록 콘택 플러그(130) 및 랜딩 패드(132)를 형성한다. 상기 랜딩 패드(132)들 사이에는 절연 패턴(134)을 형성한다.
상기 콘택 플러그(130) 및 랜딩 패드(132)를 형성하는 공정에서, 상기 주변 회로 영역의 디커플링 커패시터 영역(D)에는 공통 전극(140)을 형성할 수 있다. 상기 공통 전극(140)은 상기 랜딩 패드(132)와 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 랜딩 패드(132) 및 절연 패턴(134)의 상부면과 상기 공통 전극(140)의 상부면은 동일 평면에 위치할 수 있다.
도 12를 참조하면, 상기 제1 층간 절연막(124), 랜딩 패드(132), 절연 패턴(134) 및 공통 전극(140) 상에 제2 식각 저지막(200)을 형성한다. 상기 제2 식각 저지막(200)은 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 제2 식각 저지막(200) 상에 하부 몰드막(202), 하부 지지막(204), 상부 몰드막(206), 상부 지지막(208)을 순차적으로 적층될 수 있다. 상기 하부 몰드막(202)과 상부 몰드막(206)은, 상기 하부 지지막(204) 및 상부 지지막(208)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 하부 몰드막(202) 및 상부 몰드막(206)은 실리콘 산화물을 포함할 수 있으며, 상기 하부 지지막(204) 및 상부 지지막(208)은 실리콘 질화물을 포함할 수 있다.
상기 메모리 셀 영역(C) 및 상기 디커플링 커패시터 영역(D)의 상기 상부 지지막(208) 상에 커패시터 마스크 패턴(210)을 형성한다. 상기 커패시터 마스크 패턴(210)은 제1 및 제2 하부 전극들이 형성되는 부위를 노출하는 홀들을 포함할 수 있다. 상기 홀들은 허니콤 구조로 배치될 수 있다. 상기 커패시터 마스크 패턴(210)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
도 13을 참조하면, 상기 커패시터 마스크 패턴(210)을 식각 마스크로 하여 상부 지지막(208), 상부 몰드막(206), 하부 지지막(204), 하부 몰드막(202) 및 제2 식각 저지막(200)을 식각한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
따라서, 상기 메모리 셀 영역(C) 상에는 랜딩 패드(132)의 상부면을 각각 노출하는 제1 홀(212)이 형성되고, 상기 디커플링 커패시터 영역(D) 상에는 상기 공통 전극(140)의 상부면을 노출하는 제2 홀들(214)이 형성될 수 있다.
이 후, 상기 제1 및 제2 홀들(212, 214)의 내부를 채우도록 하부 전극막을 형성하고, 상기 상부 지지막(208)의 상부면이 노출되도록 상기 하부 전극막을 평탄화한다. 따라서, 상기 제1 홀들(212) 내에 제1 하부 전극들(220)이 형성되고, 상기 제2 홀들(214) 내에는 제2 하부 전극들(222)이 형성된다. 상기 하부 전극막은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
도 14를 참조하면, 상기 상부 지지막(208), 제1 하부 전극(220) 및 제2 하부 전극(222) 상에 제1 마스크막을 형성한다. 상기 제1 마스크막은 비정질 카본 또는 폴리실리콘을 포함할 수 있다.
상기 제1 마스크막은 포토마스크를 이용한 노광 공정을 통해 패터닝될 수 있다. 따라서, 상기 메모리 셀 영역(C) 상에는 제1 상부 지지막 패턴을 형성하기 위한 마스크로 제공되는 제1 마스크 패턴(230a)이 형성되고, 상기 디커플링 커패시터 영역(D) 상에는 제2 상부 지지막 패턴을 형성하기 위한 마스크로 제공되는 제2 마스크 패턴(230b)이 형성될 수 있다.
상기 제1 마스크 패턴(230a)은 제1 상부 지지막 패턴에 포함되는 제1 개구부와 동일한 위치에 각각 제1 마스크 홀(232a)이 형성될 수 있다. 상기 제1 마스크 패턴(230a)은 형성하고자 하는 제1 상부 지지막 패턴의 형상에 따라 상기 제1 마스크 홀(232a)의 위치가 다를 수 있다.
상기 제2 마스크 패턴(230b)은 제2 상부 지지막 패턴에 포함되는 제2 개구부와 동일한 위치에 각각 제2 마스크 홀(232b)이 형성될 수 있다. 상기 제2 마스크 패턴(230b)은 형성하고자 하는 제2 상부 지지막 패턴의 형상에 따라 상기 제2 마스크 홀(232b)의 위치가 다를 수 있다.
도 15를 참조하면, 상기 제1 및 제2 마스크 패턴(230a, 230b)을 이용하여 상기 상부 지지막(208)을 식각한다. 따라서, 상기 메모리 셀 영역(C) 상에는 제1 상부 지지막 패턴(208a)을 형성하고, 상기 디커플링 커패시터 영역(D) 상에는 제2 상부 지지막 패턴(208b)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 예를들어 건식 식각 공정을 포함할 수 있다.
상기 식각 공정에서, 상기 제1 및 제2 하부 전극(220, 222)은 거의 식각되지 않을 수 있다. 이와는 다른 예로, 도시하지는 않았지만, 상기 제1 및 제2 하부 전극(220, 222)의 노출된 상부가 일부 식각될 수도 있다.
상기 제1 상부 지지막 패턴(208a)은 제1 개구부들(240a)을 포함할 수 있고, 상기 제2 상부 지지막 패턴(208b)은 제2 개구부들(240b)을 포함할 수 있다.
이 후, 상기 상부 몰드막(206)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정을 포함할 수 있다. 예를 들어, 상기 상부 몰드막(206)이 실리콘 산화물을 포함하는 경우, HF, NH4F 등을 포함하는 식각액을 이용하여 식각 공정이 진행될 수 있다.
도 16을 참조하면, 상기 제1 및 제2 마스크 패턴(230a, 230b)을 이용하여 상기 하부 지지막(204)을 식각한다. 따라서, 상기 메모리 셀 영역(C) 상에는 제1 하부 지지막 패턴(204a)을 형성하고, 상기 디커플링 커패시터 영역(D) 상에는 제2 하부 지지막 패턴(204b)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 예를들어 건식 식각 공정을 포함할 수 있다. 상기 제1 하부 지지막 패턴(204a)은 상기 제1 상부 지지막 패턴(208a)과 실질적으로 동일한 형상을 가질 수 있다. 상기 제2 하부 지지막 패턴(204b)은 상기 제2 상부 지지막 패턴(208b)과 실질적으로 동일한 형상을 가질 수 있다.
상기 제1 하부 지지막 패턴(204a)은 제3 개구부들(244)을 포함할 수 있고, 상기 제2 하부 지지막 패턴(204b)은 제4 개구부들(246)을 포함할 수 있다.
이 후, 상기 하부 몰드막(202)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정을 포함할 수 있다. 예를 들어, 상기 하부 몰드막(202)이 실리콘 산화물을 포함하는 경우, HF, NH4F 등을 포함하는 식각액을 이용하여 식각 공정이 진행될 수 있다.
다음에, 상기 제1 및 제2 마스크 패턴(230a, 230b)을 제거한다.
상기 공정을 수행하면, 상기 메모리 셀 영역(C) 상에는 상기 제1 하부 전극(220)을 지지하는 제1 하부 지지막 패턴(204a) 및 제1 상부 지지막 패턴(208a)이 형성될 수 있다. 또한, 상기 디커플링 커패시터 영역(D) 상에는 상기 제2 하부 전극(222)을 지지하는 제2 하부 지지막 패턴(204b) 및 제2 상부 지지막 패턴(208b)이 형성될 수 있다.
도 17을 참조하면, 상기 제2 식각 저지막(200), 제1 하부 전극(220), 제2 하부 전극(222), 제1 하부 지지막 패턴(204a), 제1 상부 지지막 패턴(208a), 제2 하부 지지막 패턴(204b) 및 제2 상부 지지막 패턴(208b)의 표면을 따라 컨포멀하게 유전막을 형성한다.
상기 유전막은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 유전막은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
상기 제1 하부 전극(220), 제1 하부 지지막 패턴(204a), 제1 상부 지지막 패턴(208a) 상에 형성되는 유전막은 셀 커패시터의 제1 유전막(250a)을 제공될 수 있다. 상기 제2 하부 전극(222), 제2 하부 지지막 패턴(204b), 제2 상부 지지막 패턴(208b) 상에 형성되는 유전막은 디커플링 커패시터의 제2 유전막(250b)을 제공될 수 있다.
상기 유전막을 덮는 상부 전극을 형성한다. 예시적인 실시예에서, 상기 상부 전극은 제1 하부 전극(220) 및 제2 하부 전극(222)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 전극은 TiN을 포함할 수 있다. 상부 전극은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
상기 제1 유전막(250a) 상에 형성되는 상부 전극은 셀 커패시터의 제1 상부 전극(260a)으로 제공될 수 있다. 상기 제1 상부 전극(260a)은 제1 하부 전극들(220) 사이의 공간 및 제1 하부 지지막 패턴(204a)과 제1 상부 지지막 패턴(208a) 사이의 공간을 채울 수 있다. 상기 제2 유전막(250b) 상에 형성되는 상부 전극은 디커플링 커패시터의 제2 상부 전극(260b)으로 제공될 수 있다. 상기 제2 상부 전극(260b)은 제2 하부 전극들(222) 사이의 공간 및 제2 하부 지지막 패턴(204b)과 제2 상부 지지막 패턴(208b) 사이의 공간 등을 전부 채울 수 있다.
상기 공정에 의해, 디램 소자를 제조할 수 있다. 상기 디램 소자의 상기 셀 커패시터의 지지막 패턴 및 디커플링 커패시터의 지지막 패턴은 서로 다른 형상 및 배치를 갖고, 이에 따라 상기 디램 소자의 불량이 감소될 수 있다.
100 : 기판 132 : 랜딩 패드
134 : 절연 패턴 140 : 공통 전극
200 : 제2 식각 저지막 220 : 제1 하부 전극
250a : 제1 유전막 260a : 제1 상부 전극
204a : 제1 하부 지지막 패턴 208a : 제1 상부 지지막 패턴
222 : 제2 하부 전극 250b : 제2 유전막
260b : 제2 상부 전극 204b : 제2 하부 지지막 패턴
208b :제2 상부 지지막 패턴
238a : 제1 상부 플레이트 240a : 제1 개구부
238b : 제2 상부 플레이트 240b : 제2 개구부

Claims (10)

  1. 메모리 셀 영역의 기판 상에 구비되고, 제1 하부 전극들, 제1 상부 지지막 패턴, 제1 유전막 및 제1 상부 전극을 포함하는 셀 커패시터; 및
    디커플링 커패시터 영역의 기판 상에 구비되고, 제2 하부 전극들, 제2 상부 지지막 패턴, 제2 유전막 및 제2 상부 전극을 포함하는 디커플링 커패시터를 포함하고,
    상기 제1 및 제2 하부 전극들은 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가지고,
    상기 제1 및 제2 하부 전극들은 제1 방향을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향과 수직한 제2 방향으로 배치되고,
    상기 제1 상부 지지막 패턴은 상기 제1 하부 전극들 상부 측벽을 연결하고, 상기 제1 하부 전극들 사이에 배치되고 제1 개구부들을 포함하는 제1 플레이트 형상을 가지고, 상기 제1 개구부들에 의해 모든 제1 하부 전극들의 일부분이 노출되고,
    상기 제2 상부 지지막 패턴은 상기 제2 하부 전극들 상부 측벽을 연결하고, 상기 제2 하부 전극들 사이에 배치되고 상기 제1 개구부들와 다른 제2 개구부들을 포함하는 제2 플레이트 형상을 가지고, 상기 제2 개구부들에 의해 일부 제2 하부 전극들은 노출되고, 상기 제2 개구부에 의해 나머지 제2 하부 전극들은 노출되지 않는 반도체 소자.
  2. 제1항에 있어서, 하나의 제1 개구부에 의해 이웃하는 복수개의 열에 위치하는 4개의 제1 하부 전극들이 노출되고, 평면도에서 볼 때 하나의 제1 개구부는 타원 형상을 가지는 반도체 소자.
  3. 제1항에 있어서, 하나의 제2 개구부에 의해 이웃하는 2개의 열에 위치하는 3개의 제2 하부 전극들이 노출되고, 평면도에서 볼 때 하나의 제2 개구부는 원형상을 가지는 반도체 소자.
  4. 제1항에 있어서, 하나의 제2 개구부에 의해 이웃하는 2개의 열에 위치하는 복수의 제2 하부 전극들이 노출되고, 평면도에서 볼 때 하나의 제2 개구부는 상기 제1 방향을 길이 방향으로 하는 사각형 형상을 가지는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 개구부들은 상기 제1 방향으로 나란하게 배치되고, 이웃하는 상기 제1 개구부들은 상기 제2 방향으로 나란하지 않게 배치되는 반도체 소자.
  6. 제1항에 있어서, 상기 제2 하부 전극들의 저면은 공통 전극과 접촉하는 반도체 소자.
  7. 메모리 셀 영역 및 디커플링 커패시터 영역을 포함하는 기판;
    상기 메모리 셀 영역의 기판 상에 비트 라인 구조물들, 콘택 플러그들 및 패드 전극들을 포함하는 셀 하부 구조물;
    상기 디커플링 커패시터 영역의 기판 상에 구비되는 공통 전극;
    상기 패드 전극들 상에 각각 형성되고, 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가지는 제1 하부 전극들;
    상기 제1 하부 전극들 상부 측벽을 연결하고, 상기 제1 하부 전극들 사이에 배치되고 제1 개구부들을 포함하는 제1 플레이트 형상을 가지는 제1 상부 지지막 패턴;
    상기 제1 하부 전극들 및 제1 상부 지지막 패턴 표면 상에 구비되는 제1 유전막 및 제1 상부 전극;
    상기 공통 전극 상에 형성되고, 육각형의 각 꼭지점 및 상기 육각형의 중심에 각각 배치되는 허니콤 배치를 가지는 제2 하부 전극들;
    상기 제2 하부 전극들 상부 측벽을 연결하고, 상기 제2 하부 전극들 사이에 배치되고 상기 제1 개구부들와 다른 제2 개구부들을 포함하는 제2 플레이트 형상을 가지는 제2 상부 지지막 패턴; 및
    상기 제2 하부 전극들 및 제2 상부 지지막 패턴 표면 상에 구비되는 제2 유전막 및 제2 상부 전극을 포함하고,
    상기 제1 및 제2 하부 전극들은 제1 방향을 따라 각각의 열을 이루고, 상기 각각의 열들은 상기 제1 방향과 수직한 제2 방향으로 배치되고,
    상기 제2 하부 전극들은 상기 제2 개구부들에 의해 노출되는 제2 하부 전극들 및 상기 제2 개구부들에 의해 노출되지 않는 제2 하부 전극들을 포함하는 반도체 소자.
  8. 제7항에 있어서, 하나의 제1 개구부에 의해 이웃하는 복수개의 열에 위치하는 4개의 제1 하부 전극들이 노출되고, 평면도에서 볼 때 하나의 제1 개구부는 타원 형상을 가지는 반도체 소자.
  9. 제7항에 있어서, 하나의 제2 개구부에 의해 이웃하는 2개의 열에 위치하는 복수의 제2 하부 전극들이 노출되고, 평면도에서 볼 때 하나의 제2 개구부는 원형상 또는 사각형 형상을 가지는 반도체 소자
  10. 제7항에 있어서, 상기 메모리 셀 영역의 가장자리를 둘러싸도록 배치된 셀 블록 에지 영역을 더 포함하고, 상기 셀 블록 에지 영역에는 더미 제1 하부 전극들, 제1 유전막 및 제1 상부 전극을 포함하는 더미 셀 커패시터를 더 포함하는 반도체 소자.
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