KR20180068584A - 반도체 소자 - Google Patents

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Abstract

본 개시의 일 실시예에 따른 반도체 소자는 기판 상에 상기 기판의 주면과 평행한 제1 방향 및 상기 기판의 주면과 평행하고 상기 제1 방향과 수직 방향으로 교차하는 제2 방향을 따라 배치된 복수의 하부 전극들, 및 상기 기판 상에 상기 복수의 하부 전극들을 서로 연결하여 지지하도록 구성되고, 복수의 오픈 영역들을 구비하는 지지 구조 패턴을 포함하고, 상기 복수의 오픈 영역들은 상기 제1 방향보다 상기 제2 방향으로 긴 형상을 가지며, 상기 복수의 오픈 영역들은 상기 복수의 오픈 영역들의 내측에서 볼 때, 상기 제1 방향으로는 볼록한 형상을 가지고, 상기 제2 방향으로는 오목한 형상을 가질 수 있다.

Description

반도체 소자{Semiconductor devices}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로, 보다 상세하게는 커패시터의 하부 전극들의 쓰러짐을 방지하는 지지 구조 패턴을 구비한 반도체 소자에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있다. 예를 들어, 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 소자가 차지하는 면적은 줄어듦에 따라 커패시터의 하부 전극들의 종횡비가 매우 커지고 있다. 이에 따라, 하부 전극들이 유전체를 형성하기 전에 쓰러지거나 부러지는 문제가 발생하였다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 커패시터의 하부 전극들의 쓰러짐을 방지하는 동시에, 유전 막 및 상부 전극의 형성이 용이하도록 형성되는 지지 구조 패턴을 구비하는 반도체 소자를 제공하는 데 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 기판 상에 상기 기판의 주면과 평행한 제1 방향 및 상기 기판의 주면과 평행하고 상기 제1 방향과 수직 방향으로 교차하는 제2 방향을 따라 배치된 복수의 하부 전극들, 및 상기 기판 상에 상기 복수의 하부 전극들을 서로 연결하여 지지하도록 구성되고, 복수의 오픈 영역들을 구비하는 지지 구조 패턴을 포함하고, 상기 복수의 오픈 영역들은 상기 제1 방향보다 상기 제2 방향으로 긴 형상을 가지며, 상기 복수의 오픈 영역들은 상기 복수의 오픈 영역들의 내측에서 볼 때, 상기 제1 방향으로는 볼록한 형상을 가지고, 상기 제2 방향으로는 오목한 형상을 가질 수 있다.
본 개시의 기술적 사상에 의한 다른 일 양태에 따른 반도체 소자는, 기판 상에 상기 기판의 주면과 평행한 제1 방향 및 상기 기판의 주면과 평행하고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 복수의 제1 하부 전극들 및 복수의 제2 하부 전극들을 포함하는 복수의 하부 전극들, 및 상기 기판 상에 상기 복수의 하부 전극들을 서로 연결하여 지지하도록 구성되고, 복수의 오픈 영역들을 구비하는 지지 구조 패턴을 포함하고, 상기 복수의 오픈 영역들은 각각 2개의 제1 하부 전극들 및 제2 하부 전극들의 일부분을 오픈시키고, 상기 복수의 제1 하부 전극들의 단면적은, 상기 복수의 제2 하부 전극들의 단면적보다 작을 수 있다.
본 개시의 기술적 사상에 따른 반도체 소자는 지지 구조 패턴을 구비하여, 후속 공정에서 종횡비가 큰 하부 전극들이 쓰러지는 것을 방지할 수 있으므로 집적화가 가능하다. 또한, 지지 구조 패턴은 하부 전극들을 외부로 노출시키는 복수의 오픈 영역들을 포함함으로써, 후속 공정에서 유전 물질 및 상부 전극 물질이 효과적으로 하부 전극들의 표면에 증착되도록 할 수 있다. 따라서, 하부 전극들 상에 유전 막 및 상부 전극이 균일하게 형성되므로 반도체 소자의 성능이 향상될 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 1b는 본 개시의 일 실시예에 따른 반도체 소자의 제2 지지 구조 패턴을 설명하기 위한 평면도이다.
도 1c는 본 개시의 일 실시예에 따른 반도체 소자의 단면도로서, 도 1a의 절취선 X-X' 및 Y-Y'을 따라 취해진 단면도들이다.
도 2a는 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 2b는 본 개시의 일 실시예에 따른 반도체 소자의 제2 지지 구조 패턴을 설명하기 위한 평면도이다.
도 2c는 본 개시의 일 실시예에 따른 반도체 소자의 단면도로서, 도 2a의 절취선 X-X' 및 Y-Y'을 따라 취해진 단면도들이다.
도 3a 내지 10a는 본 개시의 일 실시예들에 따른 반도체 소자의 형성 과정을 설명하는 상면도들로서 도 1a 내지 도 1c에 도시된 반도체 소자를 형성하는 과정을 설명하는 상면도들이다.
도 3b 내지 10b는 각각 순서대로 도 3a 내지 10a의 절취선 X-X' 및 Y-Y'을 따라 취해진 단면도들이다.
도 11은 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다.
도 12는 본 개시의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 1b는 본 개시의 일 실시예에 따른 반도체 소자의 제2 지지 구조 패턴을 설명하기 위한 평면도이다. 도 1c는 본 개시의 일 실시예에 따른 반도체 소자의 단면도로서, 도 1a의 절취선 X-X' 및 Y-Y'을 따라 취해진 단면도들이다. 도 1c는 도 1a에서 생략된 유전 막(150) 및 상부 전극(160)이 추가로 도시된 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자(100)는 기판(110), 층간 절연막(113), 식각 저지막(115), 복수의 하부 전극들(120), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 포함할 수 있다. 복수의 하부 전극들(120), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140) 상에는 유전 막(150) 및 상부 전극(160)이 형성될 수 있다.
기판(110)은, 예를 들면, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 에피택시얼 층, 실리콘 온 인슐레이터(Silicon On Insulator: SOI)층, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI)층, 세미컨덕터 온 인슐레이터(Semiconductor On Insulator: SeOI)층 등을 더 포함할 수도 있다. 기판(110)은 반도체 기판 및 반도체 소자들을 포함할 수 있다. 예를 들어, 반도체 소자들은 MOS 트랜지스터들 다이오드, 및 저항을 포함할 수 있다. 반도체 기판 상에 게이트 라인들 및 비트 라인들이 형성될 수 있다.
층간 절연막(113)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthyl OrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthyl OrthoSilicate), O3-TEOS(O3-TetraEthyl OrthoSilicate), USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 물질, 예를 들어, 실리콘 산화물보다 낮은 유전율을 가지는 물질로 이루어질 수도 있다.
식각 저지막(115)은 평탄화된 층간 절연막(113)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 저지막(115)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
복수의 하부 전극들(120)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 하부 전극들(120)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 복수의 하부 전극들(120)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 복수의 하부 전극들(120)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 복수의 하부 전극들(120)은 귀금속 전도성 산화막으로 형성될 수도 있다.
복수의 하부 전극들(120)은 기판(110) 상에서, 기판(110)의 주면과 평행한 제1 방향(x)과 제2 방향(y) 모두에 수직한 방향으로 연장되는 가늘고 긴 형상을 가질 수 있다. 복수의 하부 전극들(120)은 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 배열되어 다수의 행과 열을 이룰 수 있다. 이 때, 복수의 하부 전극들(120) 간의 공간을 확보하기 위하여, 어느 하나의 행을 구성하는 복수의 하부 전극들(120)은 인접하는 다른 행을 구성하는 복수의 하부 전극들(120)과 엇갈려 배열될 수 있다. 이와 같이, 복수의 하부 전극들(120)이 서로 엇갈려 배열됨으로써, 복수의 하부 전극들(120)은 사이에 비교적 넓은 공간이 확보되어, 유전체 증착 공정 등과 같은 후속 공정에서 유전체 물질을 증착하는 데에 기여할 수 있다.
일 실시예에서, 복수의 하부 전극들(120)은 육각형의 각 꼭짓점과 중심점으로 배치되는 벌집(honeycomb) 구조를 이룰 수 있다. 복수의 하부 전극들(120)이 벌집 구조로 배치됨으로써, 복수의 하부 전극들(120)이 서로 일정한 간격이 유지되므로, 그에 따라 후속 공정에서 유전 물질 및 상부 전극 물질이 균일하게 증착되어 균일한 성능의 커패시터를 구비한 반도체 소자를 구현할 수 있다. 구체적으로는, 육각형의 6개의 꼭짓점 각각은 인접하여 배치된 6개의 육각형의 각각의 중심점이 되고, 육각형의 중심점은 6개의 육각형에 의해 서로 공유되는 구조로 복수의 하부 전극들(120)이 배치될 수 있다.
복수의 하부 전극들(120)은 필라형(pillar) 구조로 형성될 수 있고, 복수의 하부 전극들(120)의 단면은 원형 또는 타원형일 수 있다. 다만 이에 한정되는 것은 아니다. 복수의 하부 전극들이 실린더형(cylinder) 구조로 형성되는 구조에 대해서는 도 2a 내지 도 2c에서 후술하고, 복수의 하부 전극들이 필라형 구조와 실린더형 구조를 모두 포함하는 경우에 대해서는 도 11에서 후술하도록 하겠다.
일 실시예에 있어서, 복수의 하부 전극들(120)은 폭(width)에 대한 높이(height)의 비인 종횡비(aspect ratio)가 약 10 내지 35 사이의 범위에 속할 수 있다. 이와 같이, 복수의 하부 전극들(120)의 종횡비가 커짐에 따라, 하부 전극이 쓰러지거나 부러짐이 발생할 수 있다. 그에 따라, 반도체 소자(100)는 복수의 하부 전극들(120)의 쓰러짐을 방지하기 위하여 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 더 포함할 수 있다. 이 때, 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)은 질화물을 포함할 수 있으나 이에 한정되는 것은 아니다. 반도체 소자(100)는 2개의 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제2 지지 구조 패턴(140)만을 포함할 수도 있으며, 복수의 하부 전극들(120)의 종횡비에 따라 추가적으로 지지 구조 패턴이 더 형성될 수도 있다.
제1 지지 구조 패턴(130)은 복수의 제1 오픈 영역들(OP1)을 포함하는 일체형(one-body type)으로 형성될 수 있고, 제2 지지 구조 패턴(140)은 복수의 제2 오픈 영역들(OP2)을 포함하는 일체형으로 형성될 수 있다. 즉, 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140) 각각은 전체가 서로 연결된 구조를 가질 수 있다. 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)은 기판(110)의 주면으로부터 소정의 높이에서 기판(110)의 주면과 평행한 평판 형상을 가질 수 있다.
제1 지지 구조 패턴(130)은 제2 지지 구조 패턴(140)보다 기판(110)의 주면으로부터 하위 레벨에 형성될 수 있다. 따라서, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 기판(110)의 주면과 수직인 방향으로 서로 오버랩될 수 있다. 이 때, 복수의 제1 오픈 영역들(OP1)의 각각의 단면적은 복수의 제2 오픈 영역들(OP2)의 각각의 단면적보다 작을 수 있다. 이는 도 9a 및 도 9b에 대한 설명에서 상술하도록 하겠다.
복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 제1 방향(x) 및 제2 방향(y)을 따라 배치될 수 있다. 필요에 따라 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 소정 규칙을 가지고 배치될 수 있다. 예를 들어, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 기판(110) 상에 육각형의 꼭짓점들과 중심점에 배치되는 허니콤 구조로 형성될 수 있다.
복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 제1 방향(x)보다 제2 방향(y)으로 긴 형상을 가질 수 있다. 따라서, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 제1 방향(x)으로는 복수의 제1 하부 전극들(120_1)을 오픈 시키고, 제2 방향(y)으로는 복수의 제2 하부 전극들(120_2)을 오픈 시킬 수 있다. 일 실시예에서, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 각각 4개의 하부 전극들(120)의 일부분을 오픈시킬 수 있으며, 결과적으로 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)은 모든 복수의 하부 전극들을 오픈 시키는 구조로 배치될 수 있다.
여기서, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)이 복수의 하부 전극들(120)을 오픈시킨다는 것은 유전 막(150) 및 상부 전극(160) 증착 전의 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)의 구조를 언급하는 것으로, 후에 유전 막(150) 및 상부 전극(160)이 형성된 이후에는 복수의 하부 전극들(120)이 유전 막(150) 및 상부 전극(160)에 의해 덮이게 되므로 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 통해 복수의 하부 전극들(120)이 오픈 되지 않을 수 있다. 따라서, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 기판(110)의 주면으로부터 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)이 형성되는 레벨에서 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)이 접촉하지 않고, 유전 막(150) 및 상부 전극(160)이 형성되는 영역이라고 이해될 수 있다.
복수의 하부 전극들(120)은 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 중심으로 제1 방향(x)으로 배열되는 복수의 제1 하부 전극들(120_1) 및 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 중심으로 제2 방향(y)으로 배열되는 복수의 제2 하부 전극들(120_2)을 포함할 수 있다. 이 때, 복수의 제1 하부 전극들(120_1)과 복수의 제2 하부 전극들(120_2)은 서로 상이한 형상의 단면을 가질 수 있다. 복수의 제1 하부 전극들(120_1)의 단면 및 복수의 제2 하부 전극들(120_2)의 단면은 제1 지지 구조 패턴(130) 또는 제2 지지 구조 패턴(140)이 형성되는 레벨에서의 단면을 의미한다. 이는 제조 과정에서 발생된 차이로 도 6a 및 도 6b에 대한 설명에서 상술하도록 하겠다.
복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 제1 방향(x)의 길이(L1)가 제2 방향(y)의 길이(L2)보다 작을 수 있다. 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)의 내측에서 바라볼 때, 복수의 제1 하부 전극들(120_1)을 오픈시키는 제1 방향(x)으로의 측면은 중심으로부터 볼록한 형상을 가질 수 있고, 복수의 제2 하부 전극들(120_2)을 오픈시키는 제2 방향(y)으로의 측면은 중심으로부터 오목한 형상을 가질 수 있다. 따라서, 복수의 제1 하부 전극들(120_1)의 단면의 중심(O1)으로부터 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)까지의 최소 거리(D1)는 각각 복수의 제2 하부 전극들(120_2)의 단면의 중심(O2)으로부터 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)까지의 최소 거리(D2)보다 짧을 수 있다.
예를 들어, 복수의 제2 하부 전극들(120_2)의 단면은 원형인데 반하여, 복수의 제1 하부 전극들(120_1)의 단면은 원형에서 일부 측부가 제거된 형상일 수 있다. 따라서, 복수의 제1 하부 전극들(120_1)의 단면적(W1)은, 복수의 제2 하부 전극들(120_2)의 단면적(W2)보다 작을 수 있다. 또한, 복수의 제1 하부 전극들(120_1)의 제1 방향(x)으로의 폭(R1)은 복수의 제1 하부 전극들(120_1)의 제2 방향(y)으로의 폭(R2)보다 작을 수 있다.
지지 구조 패턴에 형성된 오픈 영역들에 의해 오픈되는 하부 전극들의 수가 적을수록 후속 공정에 시간이 많이 걸리고, 또한 불균일하게 진행될 수 있다. 반면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)에 형성된 오픈 영역들에 의해 오픈되는, 즉 외부로 노출되는 복수의 하부 전극들(120)의 수가 많아지게 되어 유전 물질 증착 공정 및 상부 전극을 형성하기 위한 도전 물질 증착 공정 등과 같은 후속 공정을 좀 더 원활하고 균일하게 진행할 수 있다.
유전 막(150)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 상부 전극(160)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 상부 전극(160)은 복수의 하부 전극들(120)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 개시의 일 실시예에 따른 반도체 소자(100)는 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)에 의하여 후속 공정에서 복수의 하부 전극들(120)을 의 쓰러짐을 방지할 수 있다. 더불어, 본 개시의 일 실시예에 따른 반도체 소자(100)는 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 구비하는 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 포함함으로써, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)에 의해 오픈되는 복수의 하부 전극들(120)의 수가 증가될 수 있고, 나아가 본 개시의 일 실시예에 따른 반도체 소자(100)에 형성된 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 모든 복수의 하부 전극들(120)을 오픈 시킬 수도 있다. 따라서, 후속 공정을 원활하게 진행시킬 수 있으며, 유전 막(150) 및 상부 전극(160)이 균일하게 형성되므로 커패시터의 성능이 향상되고, 반도체 소자(100)의 성능이 향상될 수 있다.
도 2a는 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 2b는 본 개시의 일 실시예에 따른 반도체 소자의 제2 지지 구조 패턴을 설명하기 위한 평면도이다. 도 2c는 본 개시의 일 실시예에 따른 반도체 소자의 단면도로서, 도 2a의 절취선 X-X' 및 Y-Y'을 따라 취해진 단면도들이다. 도 2c는 도 2a에서 생략된 유전 막(150) 및 상부 전극(160)이 추가로 도시된 단면도이다. 도 2a 내지 도 2c에서 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 2a 내지 도 2c와 중복되는 구성의 상세한 설명은 생략한다.
도 2a 내지 도 2c를 참조하면, 반도체 소자(200)는 기판(110), 층간 절연막(113), 식각 저지막(115), 복수의 하부 전극들(220), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 포함할 수 있다. 복수의 하부 전극들(220), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140) 상에는 유전 막(150) 및 상부 전극(160)이 형성될 수 있다.
복수의 하부 전극들(220)은 기판(110) 상에서, 기판(110)의 주면과 평행한 제1 방향(x)과 제2 방향(y) 모두에 수직한 방향으로 연장되는 가늘고 긴 형상을 가질 수 있다. 예를 들어, 복수의 하부 전극들(220)은 육각형의 각 꼭짓점과 중심점으로 배치되는 벌집 구조를 이룰 수 있다. 복수의 하부 전극들(220)은 실린더형 구조로 형성될 수 있다.
복수의 하부 전극들(220)은 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 중심으로 제1 방향(x)으로 배열되는 복수의 제1 하부 전극들(220_1), 및 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 중심으로 제2 방향(y)으로 배열되는 복수의 제2 하부 전극들(220_2)을 포함할 수 있다.
일 실시예에서, 복수의 제2 하부 전극들(220_2)의 단면은 원형인데 반하여, 복수의 제1 하부 전극들(220_1)의 단면은 원형에서 일부 측부가 제거된 형상일 수 있다. 따라서, 복수의 제1 하부 전극들(220_1)의 단면적은, 복수의 제2 하부 전극들(220_2)의 단면적보다 작을 수 있다. 또한, 복수의 제1 하부 전극들(220_1)의 제1 방향(x)으로의 폭은 복수의 제1 하부 전극들(220_1)의 제2 방향(y)으로의 폭보다 작을 수 있다. 또한, 복수의 제1 하부 전극들(220_1)의 단면의 중심으로부터 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)까지의 최소 거리는 복수의 제2 하부 전극들(220_2)의 단면의 중심으로부터 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)까지의 최소 거리보다 짧을 수 있다.
실린더형 구조의 복수의 하부 전극들(220)을 포함하는 커패시터를 형성하면, 기판(110)으로부터 동일한 높이를 갖는 필라형 구조의 하부 전극들로만 구성된 커패시터보다 큰 충전 용량을 얻을 수 있다. 또한, 필라형 구조의 하부 전극만을 포함한 커패시터와 비교할 때, 실린더형 구조의 복수의 하부 전극들(220)을 포함하는 커패시터는 복수의 하부 전극들(220)의 높이를 낮추어도, 필라형 구조의 하부 전극만을 포함한 커패시터와 동일한 충전 용량을 얻을 수 있으므로, 복수의 하부 전극들(220)의 쓰러짐 방지에 기여할 수 있다.
본 개시의 일 실시예에 따른 반도체 소자(200)는 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)을 구비하는 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 포함함으로써, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)에 의해 오픈되는 복수의 하부 전극들(220)의 수가 증가되는 동시에 후속 공정에서 효과적으로 복수의 하부 전극들(220)을 지지할 수 있다. 따라서, 후속 공정을 원활하게 진행시킬 수 있으며, 커패시터의 성능이 향상되어, 반도체 소자(200)의 성능이 향상될 수 있다.
도 3a 내지 10a는 본 개시의 일 실시예들에 따른 반도체 소자의 형성 과정을 설명하는 상면도들로서 도 1a 내지 도 1c에 도시된 반도체 소자(100)를 형성하는 과정을 설명하는 상면도들이다. 도 3b 내지 10b는 각각 순서대로 도 3a 내지 10a의 절취선 X-X' 및 Y-Y'을 따라 취해진 단면도들이다. 도 3a 내지 10a 및 도 3b 내지 10b에서 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 1a 내지 도 1c와 중복되는 구성의 상세한 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 기판(110) 상의 층간 절연막(113) 내에 콘택 플러그(111)가 형성되고, 층간 절연막(113) 및 콘택 플러그(111)의 상면에 식각 저지막(115L)이 형성된 후, 식각 저지막(115L) 상에 제1 몰드 층(161L)이 형성될 수 있다.
기판(110)은 반도체 기판 및 반도체 소자들을 포함할 수 있다. 반도체 기판 상에 게이트 라인들 및 비트 라인들이 형성될 수 있으며, 콘택 플러그(111)는 기판(110)에 형성된 MOS 트랜지스터의 소오스/드레인 전극들과 연결될 수 있다.
식각 저지막(115L)은 평탄화된 층간 절연막(113) 및 제1 몰드 층(161L)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 저지막(115L)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 제1 몰드 층(161L)은 산화막을 포함할 수 있다. 예를 들어, 제1 몰드 층(161L)은 BPSG, SOD, PSG, LPTEOS 또는 PE-TEOS와 같은 산화막을 포함할 수 있다.
이어서, 제1 몰드 층(161L) 상에는 제1 지지 층(130L)이 형성될 수 있다. 제1 지지 층(130L)은 후속 습식 식각 공정시 하부 전극이 쓰러지는 것을 방지하기 위한 층일 수 있다. 예를 들어, 제1 지지 층(130L)은 질화막으로 형성할 수 있다. 제1 몰드 층(161L)과 제1 지지 층(130L)의 사이에는 제1 버퍼막이 더 형성될 수도 있다. 이 때, 제1 버퍼막은 제1 몰드 층(161L) 및 제1 지지 층(130L)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제1 버퍼막은 제1 지지 층(130L)을 식각하는 단계에서 식각 저지 막으로 이용될 수 있으며, 후속 공정 들에서 제1 몰드 층(161L)이 손상되는 것을 방지할 수 있다.
제1 지지 층(130L) 상에는 차례로 제2 몰드 층(163L) 및 제2 지지 층(140L)이 형성될 수 있다. 제2 몰드 층(163L) 및 제2 지지 층(140L)은 각각 제1 몰드 층(161L) 및 제1 지지 층(130L)과 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니며, 서로 상이한 물질로 형성될 수도 있다. 제2 몰드 층(163L)과 제2 지지 층(140L)의 사이에는 제2 버퍼막이 더 형성될 수도 있다.
다만, 이에 한정되는 것은 아니며, 제1 지지 층(130L)이 형성되지 않고, 제2 지지 층(140L) 만이 기판(110) 상에 형성될 수도 있으며, 또는, 제2 지지 층(140L) 상에 제3 몰드 층만이 추가적으로 형성되거나, 제3 몰드 층 상에 제3 지지 층이 추가적으로 형성될 수도 있다.
제2 지지 층(140L) 상에는 복수의 제1 오픈 홀들(MH1)을 포함하는 제1 마스크 패턴(M1)이 형성될 수 있다. 복수의 제1 오픈 홀들(MH1)은 원형으로 형성될 수 있으며, 복수의 제1 오픈 홀들(MH1)은 기판(110) 상에 육각형의 꼭짓점들과 중심점에 배치되는 허니콤 구조로 배치될 수 있다. 제1 마스크 패턴(M1)은 제2 지지 층(140L)을 일부 노출시킬 수 있다. 제2 지지 층(140L) 상에 제3 몰드 층만이 추가적으로 형성되는 경우에는 제1 마스크 패턴(M1)은 제3 몰드 층의 일부를 노출시킬 수도 있다.
일 실시예에서, 제1 마스크 패턴(M1)은 복수의 층들로 형성될 수 있으며, 복수의 층들은 제1 몰드 층(161L), 제1 지지 층(130L), 제2 몰드 층(163L) 및 제2 지지 층(140L)과 식각 선택성을 갖는 물질을 포함할 수 있다.
도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 복수의 제1 오픈 홀들(MH1)을 포함하는 제1 마스크 패턴(M1)을 식각 마스크로 사용하여, 제2 지지 층(140L), 제2 몰드 층(163L), 제1 지지 층(130L) 및 제1 몰드 층(163L)을 순차적으로 식각하고, 복수의 하부 전극 홀들(120H)을 형성할 수 있다. 복수의 하부 전극 홀들(120H)에 의해 콘택 플러그(111)의 상면이 노출될 수 있다. 상기 식각 공정을 통해 제2 지지 층(140L), 제2 몰드 층(163L), 제1 지지 층(130L) 및 제1 몰드 층(163L) 각각은 제2 예비 지지 구조 패턴(140P), 제2 몰드 패턴(163), 제1 예비 지지 구조 패턴(130P) 및 제1 몰드 패턴(163P)이 될 수 있다. 복수의 하부 전극 홀들(120H)의 형성이 완료되면, 제1 마스크 패턴(M1)은 제거될 수 있다.
일 실시예에서, 복수의 하부 전극 홀들(120H)을 형성하는 공정은, 제2 지지 층(140L)을 플라즈마 이방성 식각하여 제2 몰드 층(163L)을 노출시키는 것, 제2 몰드 층(163L)을 플라즈마 이방성 식각하여 제1 지지 층(130L)을 노출시키는 것, 제1 지지 층(130L)을 플라즈마 이방성 식각하여 제1 몰드 층(161L)을 노출시키는 것 및 제1 몰드 층(161L)을 플라즈마 이방성 식각하는 것을 포함할 수 있다. 이 때, 제2 몰드 층(163L)을 플라즈마 이방성 식각한 후 제1 지지 층(130L)을 이방성 식각할 때, 제1 지지 층(130L)을 식각하기 위한 식각 가스는 노출된 제2 몰드 층(163L)의 측벽을 손상시키거나 폴리머를 발생시킬 수 있다. 따라서, 제1 지지 층(130L)을 이방성 식각하기 전에 제2 몰드 층(163L)의 측벽에 패시베이션 막을 더 형성할 수도 있다.
복수의 하부 전극 홀들(120H)은 기판(110)의 주면과 평행한 방향으로 제1 방향(x) 및 제2 방향(y)으로 배열될 수 있다. 예를 들어, 복수의 하부 전극 홀들(120H)은 기판(110) 상에 육각형의 꼭짓점들과 중심점에 배치되는 허니콤 구조로 배치될 수 있다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 복수의 하부 전극 홀들(120H)에 하부 전극으로 사용될 도전 막을 증착하여, 복수의 하부 전극들(120)이 형성될 수 있다. 복수의 하부 전극들(120)을 형성하는 것은 복수의 하부 전극 홀들(120H) 내에 도전 막을 증착하고, 평탄화 공정을 수행하여 제2 예비 지지 구조 패턴(140P) 상에 증착된 도전 막을 제거함으로써, 복수의 하부 전극들(120)을 서로 분리시키는 것을 포함할 수 있다.
복수의 하부 전극들(120)은 스텝 커버리지 특성이 우수하도록 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등을 통해 도전 막을 증착하여 형성될 수 있다. 도전 막은 복수의 하부 전극 홀들(120H)의 폭의 절반 이상의 두께로 증착되어, 복수의 하부 전극 홀들(120H)을 완전히 채울 수 있다. 이에 따라, 도면에 도시된 것처럼 필라형 구조의 복수의 하부 전극들(120)이 형성될 수 있다. 다른 실시예에 따르면, 도전 막은 복수의 하부 전극 홀들(120H)의 폭의 절반 이하의 두께로 복수의 하부 전극 홀들(120H)의 내벽을 컨포말하게 덮을 수 있다. 이러한 경우, 도전 막을 증착한 후, 도전 막 상에 복수의 하부 전극 홀들(120H)을 채우는 희생막이 형성될 수도 있으며, 도 2a에 도시된 것처럼, 실린더 형태의 복수의 하부 전극들(220)이 형성될 수도 있다. 또한, 도 11에 도시된 것과 같이, 실린더 형태와 필라 형태를 모두 포함하는 복수의 하부 전극 구조체(320)가 형성될 수도 있다.
도전 막은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 도전 막은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속 물질로 형성될 수 있다. 다른 예로, 도전 막은 TiN, TiSiN, TiAlN, TaN, TaSiN, TaAlN 및 WN과 같은 금속 질화막으로 형성될 수 있다. 또한, 도전 막은 Pt, Ru 및 Ir으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속막으로 형성될 수 있다.
복수의 하부 전극 홀들(120H)에 도전 막을 증착한 후에는, 도전 막 증착 시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 추가적으로 수행될 수도 있다. 플라즈마 처리 공정 시 질소 및 산소 플라즈마가 사용될 수 있다. 도전 막을 증착한 후 수행되는 평탄화 공정은 가령, 화학적 기계적 연마 공정 또는 드라이 에치 백 공정(Dry Etch Back)일 수 있다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 복수의 제2 오픈 홀들(MH2)을 포함하는 제2 마스크 패턴(M2)이 복수의 하부 전극들(120) 및 제2 예비 지지 구조 패턴(140P) 상에 형성될 수 있다. 예를 들어, 제2 마스크 패턴(M2)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 산화막을 포함할 수 있으나 이에 한정되는 것은 아니다.
복수의 제2 오픈 홀들(MH2)은 원형 또는 타원형으로 형성될 수 있으며, 복수의 제2 오픈 홀들(MH2)에 의하여 복수의 하부 전극들(120) 중 일부가 노출될 수 있다. 예를 들어, 복수의 제2 오픈 홀들(MH2)과 제1 방향(x) 방향으로 인접한 복수의 제1 하부 전극들(120_1)은 복수의 제2 오픈 홀들(MH2)에 의해 일부분이 노출될 수 있고, 복수의 제2 오픈 홀들(MH2)과 제2 방향(y) 방향으로 인접한 복수의 제2 하부 전극들(120_2)은 복수의 제2 오픈 홀들(MH2)에 의해 노출되지 않을 수 있다.
제2 마스크 패턴(M2)을 식각 마스크로 사용하여 제2 예비 지지 구조 패턴(140P)을 일부분 식각하여 복수의 제2 오픈 영역들(OP2)을 포함하는 제2 지지 구조 패턴(140)을 형성할 수 있다. 제2 지지 구조 패턴(140)을 형성하기 위한 이방성 식각 공정으로, 플라즈마 식각 공정이 이용될 수 있다. 예를 들어, 제2 예비 지지 구조 패턴(140P)이 실리콘 질화막으로 형성되는 경우, CxFy 계열 또는 CxHyFz 계열의 식각 가스가 사용될 수 있다.
이 때, 복수의 제1 하부 전극들(120_1)은 복수의 제2 오픈 홀들(MH2)에 의해 일부분이 노출되고, 복수의 제1 하부 전극들(120_1)의 노출된 일부분은 제2 예비 지지 구조 패턴(140P)의 일부분과 함께 식각되어 제거될 수 있다. 따라서, 복수의 제1 하부 전극들(120_1)의 단면은 제1 방향(x)의 폭이 제2 방향(y)의 폭보다 짧게 형성될 수 있다. 또한, 복수의 제1 하부 전극들(120_1)의 단면의 중심으로부터 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)까지의 최소 거리는 각각 복수의 제2 하부 전극들(120_2)의 단면의 중심으로부터 복수의 제1 오픈 영역들(OP1) 또는 복수의 제2 오픈 영역들(OP2)까지의 최소 거리보다 짧을 수 있다. 반면, 복수의 제2 하부 전극들(120_2)은 복수의 제2 오픈 홀들(MH2)에 의해 노출되지 않으므로 식각되지 않고, 제2 하부 전극들(120_2)의 측면이 제2 지지 구조 패턴(140)으로 둘러싸일 수 있다.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하면, 제2 몰드 패턴(163)을 습식 식각 공정을 통해 모두 제거할 수 있다. 예를 들어, 제2 몰드 패턴(163)이 산화물로 구성되는 경우에는, 습식 식각 공정은 습식 식각액을 이용하여 수행될 수 있다. 제2 지지 구조 패턴(140)의 복수의 제2 오픈 영역들(OP2)을 통해 습식 식각액이 제2 몰드 패턴(163)에 접촉될 수 있으며, 습식 식각액에 의해 제2 몰드 패턴(163)이 제거될 수 있다.
예를 들어, 상기 습식 식각 공정은 불화 수소(HF)를 포함하는 LAL 용액을 이용한 LAL 리프트-오프(lift-off) 공정일 수 있다. 습식 식각액은 제2 지지 구조 패턴(140)의 복수의 제2 오픈 영역들(OP2)을 통해 흘러 들어가 제2 몰드 패턴(163)을 식각하고 제거할 수 있다. 제2 지지 구조 패턴(140)은 제2 몰드 패턴(163)을 식각하여 제거하는 동안, 복수의 하부 전극들(120)이 쓰러지지 않도록 견고하게 고정시키는 기능을 할 수 있다.
제2 몰드 패턴(163)을 식각하여 제거하는 동안, 노출된 제2 지지 구조 패턴(140)의 일부도 함께 식각되어 제거될 수 있다. 따라서, 기판(110)의 주면과 평행한 방향으로, 제2 지지 구조 패턴(140)의 복수의 제2 오픈 영역들(OP2)의 단면적이 넓어질 수 있다. 예를 들어, 제2 몰드 패턴(163)이 산화물을 포함할 때, 제2 지지 구조 패턴(140)은 질화물을 포함하도록 구성하되, 질화물 대비 제2 몰드 패턴(163)의 산화물의 식각 선택비가 상대적으로 낮은 질화물로 제2 지지 구조 패턴(140)을 구성할 수 있다. 따라서, 제2 몰드 패턴(163)을 식각하여 제거하는 동안에 복수의 제2 오픈 영역들(OP2)의 면적을 넓힐 수 있다. 다만, 제2 몰드 패턴(163)을 식각하여 제거하는 동안, 복수의 하부 전극들(120)은 식각되지 않고 유지되거나, 제2 몰드 패턴(163) 및 제2 지지 구조 패턴(140)이 식각되는 속도에 비해 복수의 하부 전극들(120)의 식각 속도가 느릴 수 있다. 따라서, 복수의 하부 전극들(120)의 손상이 적을 수 있다.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 제2 마스크 패턴(M2)을 식각 마스크로 사용하여 제1 예비 지지 구조 패턴(130P)을 일부분 식각하여 복수의 제1 오픈 영역들(OP1)을 포함하는 제1 지지 구조 패턴(130)을 형성할 수 있다. 예를 들어, 제1 지지 구조 패턴(130)을 형성하기 위한 이방성 식각 공정으로, 제2 지지 구조 패턴(140)을 형성하는 공정과 동일하게 플라즈마 식각 공정이 이용될 수 있다. 복수의 제1 오픈 영역들(OP1)의 형성은, 후속 습식 식각 공정 시, 제1 지지 구조 패턴(130)의 복수의 제1 오픈 영역들(OP1)을 통해 습식 식각액이 제1 몰드 패턴(163)에 접촉될 수 있도록 하기 위함이다.
복수의 제1 오픈 영역들(OP1)을 포함하는 제1 지지 구조 패턴(130)이 형성된 후, 제2 마스크 패턴(M2)은 애싱 공정에 의해 제거될 수 있다.
도 8a, 도 8b, 도 9a 및 도 9b를 참조하면, 제1 몰드 패턴(161)을 습식 식각 공정을 통해 모두 제거할 수 있다. 제1 몰드 패턴(161)을 제거하는 공정은 제2 몰드 패턴(163)을 제거 하는 공정과 동일할 수 있다. 제1 몰드 패턴(163)을 제거 하기 위한 습식 식각 공정에서 사용되는 습식 식각액은 제1 지지 구조 패턴(130)의 복수의 제1 오픈 영역들(OP1)을 통해 흘러 들어가 제1 몰드 패턴(161)을 식각하고 제거할 수 있다. 습식 식각 공정 시에 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)은 복수의 하부 전극들(120)이 쓰러지지 않도록 견고하게 고정시키는 기능을 할 수 있다.
제1 몰드 패턴(161)을 식각하여 제거하는 동안, 노출된 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)의 일부도 함께 식각되어 제거될 수 있다. 따라서, 기판(110)의 주면과 평행한 방향으로, 제1 지지 구조 패턴(130)의 복수의 제1 오픈 영역들(OP1)의 단면적 및 제2 지지 구조 패턴(140)의 복수의 제2 오픈 영역들(OP2)의 단면적이 넓어질 수 있다. 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)의 단면적이 점차 넓어짐에 따라, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)에 의해 외부로 노출되는, 즉 오픈되는 복수의 하부 전극들(120)의 수가 증가될 수 있다. 특히, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)에 의해 오픈되는 복수의 제2 하부 전극들(120_2)의 수가 증가될 수 있다. 일 실시예 에서는, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)에 의해 모든 복수의 하부 전극들(120)이 외부로 노출될 수 있다. 복수의 제1 하부 전극들(120_1) 및 복수의 제2 하부 전극들(120_2)을 오픈 시키기 위하여, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 제2 방향(y)의 길이가 제1 방향(x)의 길이보다 크게 형성될 수 있다.
본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 과정에 따르면 제2 마스크 패턴(M2)의 복수의 제2 오픈 홀들(MH2)간의 간격이 모든 복수의 하부 전극들(120)을 오픈 시킬 수 있을 정도로 충분히 좁게 형성되지 않더라도, 이 후 공정에서 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)의 면적을 확장 시킬 수 있으므로 효과적으로 복수의 하부 전극들(120)을 오픈시킬 수 있다. 이에 따라, 유전 물질 및 도전성 물질들이 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)으로 유입되고, 유전 막 및 상부 전극이 복수의 하부 전극들(120), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140) 상에 고르게 형성될 수 있다.
이 때, 제1 지지 구조 패턴(130)의 복수의 제1 오픈 영역들(OP1)의 단면적은 제2 지지 구조 패턴(140)의 복수의 제2 오픈 영역들(OP2)의 단면적보다 작을 수 있다. 제2 지지 구조 패턴(140)은 도 6b 및 도 7b에서 제2 몰드 패턴(163)이 제거되는 동안 및 제1 몰드 패턴(161)이 제거되는 동안에 일부가 지속적으로 식각되기 때문에, 복수의 제2 오픈 영역들(OP2)의 단면적이 복수의 제1 오픈 영역들(OP1)의 단면적보다 상대적으로 클 수 있다.
다만, 제2 몰드 패턴(163) 및 제1 몰드 패턴(161)을 식각하여 제거하는 동안 복수의 하부 전극들(120)은 식각되지 않고 유지되거나, 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)이 식각되는 속도에 비해 복수의 하부 전극들(120)이 식각되는 속도가 느릴 수 있다. 이로 인하여, 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)이 식각되는 정도에 비해 복수의 하부 전극들(120)의 손상이 적을 수 있다. 따라서, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)은 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)의 내측에서 바라볼 때, 복수의 제1 하부 전극들(120_1)을 오픈시키는 제1 방향(x)으로의 측면은 중심으로부터 볼록한 형상을 가지고, 복수의 제2 하부 전극들(120_2)을 오픈시키는 제2 방향(y)으로의 측면은 중심으로부터 오목한 형상을 가지도록 형성될 수 있다.
도 9a, 도 9b, 도 10a 및 도 10b를 참조하면, 복수의 하부 전극들(120)상에 유전 막(150)을 형성할 수 있다. 유전 막(150)은 CVD, PVD 또는 ALD 등을 통해, 스텝-커버리지 특성이 우수하도록 증착될 수 있다.
유전 막(150)이 형성된 후에는 도 1a 내지 도 1c와 같이 유전 막(150) 상에 상부 전극(160)이 형성될 수 있다. 상부 전극(160)을 형성한 후에는, 상부 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정 시 질소 및 수소 플라즈마가 사용될 수 있다.
본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 방법은 복수의 하부 전극들(120)을 지지 하기 위한 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 형성하는 데 있어, 복수의 제1 오픈 영역들(OP1) 및 복수의 제2 오픈 영역들(OP2)에 의해 오픈되는 복수의 하부 전극들(120)의 수를 증가시킬 수 있다. 따라서, 반도체 소자(100)의 제조 방법은 유전 막(150) 및 상부 전극(160)을 형성하는 공정이 원활하게 진행될 수 있다. 즉, 본 개시의 일 실시예에 따른 반도체 소자(100)는 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)에 의해 복수의 하부 전극들(120)이 쓰러지는 것이 방지되는 동시에, 유전 막(150) 및 상부 전극(160)이 균일하게 형성되어, 성능이 개선된 커패시터를 포함할 수 있다.
도 3a 내지 도 10a 및 도 3b 내지 도 10b에서는 복수의 하부 전극들(120)이 필라형 구조를 가지는 반도체 소자(100)의 형성 과정을 설명하였으나, 이에 한정되는 것은 아니며, 도 2a 내지 도 2c에 도시된 것과 같이 복수의 하부 전극들(220)이 실린더형 구조를 가지는 반도체 소자(200)에도 동일한 제조 과정이 적용될 수 있으며, 도 11에서와 같이, 복수의 하부 전극 구조체(320)가 필라형 구조 및 실린더형 구조를 모두 가지는 반도체 소자(300)에도 동일한 제조 과정이 적용될 수 있다. 또한, 도 3a 내지 도 10a 및 도 3b 내지 도 10b에 도시된 반도체 소자(100)의 형성 과정은 반도체 소자가 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)을 포함하는 경우에만 한정되는 것은 아니며, 예를 들어, 제2 지지 구조 패턴(140)만이 형성되는 경우에도 적용될 수 있고, 추가로 제3 지지 구조 패턴이 더 형성되는 경우에도 적용될 수 있다.
도 11은 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 사시도이다. 도 11에서 도 1a 및 도 2a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 1a 및 도 2a와 중복되는 구성의 상세한 설명은 생략한다.
도 11을 참조하면, 반도체 소자(300)는 기판(110), 층간 절연막(113), 식각 저지막(115), 복수의 하부 전극 구조체(320), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140)를 포함할 수 있다. 복수의 하부 전극 구조체(320), 제1 지지 구조 패턴(130) 및 제2 지지 구조 패턴(140) 상에는 유전 막 및 상부 전극이 형성될 수 있다.
복수의 하부 전극 구조체(320)는 기판(110) 상에서, 기판(110)의 주면과 평행한 제1 방향(x)과 제2 방향(y) 모두에 수직한 방향으로 연장되는 가늘고 긴 형상을 가질 수 있다. 예를 들어, 복수의 하부 전극 구조체(320)는 육각형의 각 꼭짓점과 중심점으로 배치되는 벌집 구조를 이룰 수 있다. 복수의 하부 전극 구조체(320)는 복수의 필라형 구조의 하부 전극들(320A)과 복수의 실린더형 구조의 하부 전극들(320B)을 포함할 수 있다.
구체적으로, 복수의 하부 전극 구조체(320)는 복수의 필라형 구조의 하부 전극들(320A)과 복수의 실린더형 구조의 하부 전극들(320B)이 적층된 2층 구조를 가질 수 있다. 복수의 필라형 구조의 하부 전극들(320A)의 하부측은 식각 저지막(115)에 의해 지지될 수 있다.
복수의 필라형 구조의 하부 전극들(320A)의 단면의 폭은 복수의 실린더형 구조의 하부 전극들(320B)의 단면의 폭보다 클 수 있다. 경우에 따라, 복수의 필라형 구조의 하부 전극들(320A)의 단면의 폭은 복수의 실린더형 구조의 하부 전극들(320B)의 단면의 폭과 동일할 수도 있고, 또는 더 작을 수도 있다.
복수의 필라형 구조의 하부 전극들(320A)의 상부 표면에는 홈이 구비되고, 상기 홈에 복수의 실린더형 구조의 하부 전극들(320B)의 하부가 안착되는 구조로 복수의 실린더형 구조의 하부 전극들(320B)이 복수의 필라형 구조의 하부 전극들(320A) 상에 적층될 수 있다. 다만, 이에 한정되는 것은 아니며, 홈이 구비되지 않고 복수의 실린더형 구조의 하부 전극들(320B)이 복수의 필라형 구조의 하부 전극들(320A) 상에 배치될 수도 있다. 복수의 필라형 구조의 하부 전극들(320A) 및 복수의 실린더형 구조의 하부 전극들(320B)의 높이는 동일하거나 어느 한쪽이 더 낮을 수 있다. 복수의 하부 전극 구조체(320)는 도 1a의 복수의 하부 전극 구조들(120) 및 도 2a의 복수의 하부 전극 구조들(220)과 동일한 물질을 포함할 수 있다.
복수의 필라형 구조의 하부 전극들(320A) 및 복수의 실린더형 구조의 하부 전극들(320B)을 포함하는 복수의 하부 전극 구조체(320)를 구비하여 커패시터를 형성하면, 복수의 하부 전극 구조체(320)와 기판(110)의 주면으로부터 동일한 높이를 갖는 필라형 구조의 하부 전극로만 구성된 커패시터보다 큰 충전 용량을 얻을 수 있다. 또한, 필라형 구조의 하부 전극만을 포함한 커패시터와 비교할 때, 복수의 하부 전극 구조체(320)를 포함하는 커패시터는 하부 전극 구조체(320)의 높이를 낮추어도, 필라형 구조의 하부 전극만을 포함한 커패시터와 동일한 충전 용량을 얻을 수 있으므로, 복수의 하부 전극 구조체(320)의 쓰러짐 방지에 기여할 수 있다.
도 12는 본 개시의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a, 도 2a 또는 도 11에 예시한 반도체 소자들(100, 200, 300) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300: 반도체 소자
110: 기판
120, 220, 320: 복수의 하부 전극들
130: 제1 지지 패턴 구조
140: 제2 지지 패턴 구조
OP1: 제1 오픈 영역
OP2: 제2 오픈 영역

Claims (10)

  1. 기판 상에 상기 기판의 주면과 평행한 제1 방향 및 상기 기판의 주면과 평행하고 상기 제1 방향과 수직 방향으로 교차하는 제2 방향을 따라 배치된 복수의 하부 전극들; 및
    상기 기판 상에 상기 복수의 하부 전극들을 서로 연결하여 지지하도록 구성되고, 복수의 오픈 영역들을 구비하는 지지 구조 패턴; 을 포함하고,
    상기 복수의 오픈 영역들은 상기 제1 방향보다 상기 제2 방향으로 긴 형상을 가지며, 상기 복수의 오픈 영역들은 상기 복수의 오픈 영역들의 내측에서 볼 때, 상기 제1 방향으로는 볼록한 형상을 가지고, 상기 제2 방향으로는 오목한 형상을 가지는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 지지 구조 패턴은 복수의 제1 오픈 영역들이 형성된 제1 지지 구조 패턴 및 복수의 제2 오픈 영역들이 형성된 제2 지지 구조 패턴을 포함하고, 상기 제1 지지 구조 패턴은 상기 제2 지지 구조 패턴보다 기판의 주면으로부터 하위 레벨에 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 복수의 제1 오픈 영역들의 각각의 단면적은 상기 복수의 제2 오픈 영역들의 각각의 단면적보다 작은 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    복수의 오픈 영역들은 상기 기판 상에 육각형의 꼭짓점들과 중심점에 배치되는 허니콤 구조로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 복수의 오픈 영역들은 모든 복수의 하부 전극들을 오픈시키는 구조로 배치되는 것을 특징으로 하는 반도체 소자.
  6. 기판 상에 상기 기판의 주면과 평행한 제1 방향 및 상기 기판의 주면과 평행하고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 복수의 제1 하부 전극들 및 복수의 제2 하부 전극들을 포함하는 복수의 하부 전극들; 및
    상기 기판 상에 상기 복수의 하부 전극들을 서로 연결하여 지지하도록 구성되고, 복수의 오픈 영역들을 구비하는 지지 구조 패턴; 을 포함하고,
    상기 복수의 오픈 영역들은 각각 2개의 제1 하부 전극들 및 2개의 제2 하부 전극들의 일부분을 오픈시키고,
    상기 복수의 제1 하부 전극들의 단면적은, 상기 복수의 제2 하부 전극들의 단면적보다 작은 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 복수의 제1 하부 전극들의 단면의 중심으로부터 상기 복수의 오픈 영역들까지의 최소 거리는 상기 복수의 제2 하부 전극들의 단면의 중심으로부터 상기 복수의 오픈 영역들까지의 최소 거리보다 짧은 것을 특징으로 하는 반도체 소자.
  8. 제6 항에 있어서,
    상기 제1 방향 및 상기 제2 방향은 서로 수직이고,
    상기 복수의 제1 하부 전극들은 상기 제1 방향을 따라 배치되며,
    상기 복수의 제2 하부 전극들은 상기 제2 방향을 따라 배치되는 것을 특징으로 하는 반도체 소자.
  9. 제6 항에 있어서,
    상기 복수의 오픈 영역들은 각각 상기 제1 방향보다 상기 제2 방향으로 긴 형상을 가지는 것을 특징으로 하는 반도체 소자.
  10. 제6 항에 있어서,
    상기 복수의 제1 하부 전극들의 단면은 상기 제1 방향의 폭이 상기 제2 방향의 폭보다 짧은 것을 특징으로 하는 반도체 소자.
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