JP7128154B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、さらに詳細には信頼性がより改善された半導体装置に係る。
最近、携帯電話、ノート型コンピューター等の電子産業で製品の軽量化、小型化、高速化、多機能化、高性能化、高い信頼性、及び低廉な価額に対する要求が増加している。このような要求を充足させるために、半導体メモリ素子の集積度を増加させることと同時に半導体メモリ素子の性能を改善することが共に要求されている。
高集積化された半導体メモリ素子の信頼性を改善するための方案の１つはキャパシターの容量を極大化することである。キャパシターを構成する下部電極の横縦比が増加するほど、キャパシターの容量は増加されることができる。したがって、高い横縦比を有するキャパシターを形成するための工程技術に対する多様な研究が行われている。
米国特許出願公開第２０１２／０１２５８７９号明細書
本発明が解決しようとする課題は信頼性がより改善された半導体装置を提供することにある。
本発明が解決しようとする課題は信頼性がより改善された半導体装置の製造方法を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されなく、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
本発明の実施形態に係る半導体装置は基板の上の下部電極、前記下部電極の側壁上の第１支持膜、前記下部電極の前記側壁及び上面を覆う誘電膜、及び前記誘電膜の上の上部電極を含み、前記下部電極は前記第１支持膜の上に位置する第１部分を含み、前記第１部分は前記第１部分の側壁から突出した複数の突出部を有することができる。
本発明の実施形態に係る半導体装置は基板の上の下部電極、前記下部電極の表面を覆う誘電膜、及び前記誘電膜の上の上部電極を含み、前記下部電極はその側壁から突出した複数の突出部を有し、前記突出部は凸状に膨らんでいる曲面を有することができる。
本発明の実施形態に係る半導体装置は基板、前記基板の上の複数の下部電極、前記複数の下部電極の各々は側壁、前記側壁から突出する突出部、及び前記複数の突出部の間にあり、垂直に互いに離隔配置される第１部分を含み、前記複数の下部電極は第１下部電極及び第２下部電極を含み、及び前記第１下部電極の前記複数の第１部分の間の距離及び前記第２下部電極の前記複数の第１部分の間の距離は均一であり、前記第１下部電極及び前記第２下部電極の表面を覆う誘電膜及び前記誘電膜の上の上部電極を含むことができる。
本発明の実施形態によれば、第２モールド膜と第２支持膜との間に交互に、そして繰り返しに積層された第１膜及び第２膜を形成することができる。第２膜の厚さが薄いので、第２膜の側壁の上に形成されるデントのサイズを最少化するか、或いは第２膜の側壁の上にデントが形成されないこともあり得る。したがって、水平方向に隣接する下部電極の間の間隔が広くなって、下部電極の間に上部電極が未蒸着されるか、或いは下部電極の間が連結されることを防止することができる。
本発明の実施形態に係る半導体装置を示した平面図である。 本発明の実施形態に係る半導体装置を示した図面であって、図１のI－I’線方向に切断した断面図である。 図２のＡを拡大した図面である。 本発明の実施形態に係る半導体装置を示した図面であって、図１のI－I’線方向に切断した断面図である。 本発明の実施形態に係る半導体装置を示した平面図である。 本発明の実施形態に係る半導体装置を示した図面であって、図５のII－II’線方向に切断した断面図である。 本発明の実施形態に係る下部電極の拡大図である。 本発明の実施形態に係る半導体装置を示した平面図である。 本発明の実施形態に係る半導体装置を示した図面であって、図８のIII－III’線方向に切断した断面図である。 本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。 本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。 図１１のＢを拡大した図面である。 図１１のＢを拡大した図面である。 本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。 本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。 本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。 本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。
図１は本発明の実施形態に係る半導体装置を示した平面図である。図２は本発明の実施形態に係る半導体装置を示した図面であって、図１のI－I’線方向に切断した断面図である。図３は図２のＡを拡大した図面である。
図１及び図２を参照すれば、半導体装置はコンタクトプラグ１１０、下部電極ＬＥ、第１支持膜ＳＬ１、第２支持膜ＳＬ２、誘電膜１３０、及び上部電極ＵＥを含む。
コンタクトプラグ１１０が基板１００の上に配置される。基板１００は半導体基板であり、例えばシリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、又はシリコンゲルマニウム（Ｓｉ－Ｇｅ）基板等である。一例として、コンタクトプラグ１１０は第１方向Ｘにジグザグに配列される。コンタクトプラグ１１０は半導体物質（例えば、多結晶シリコン）、金属半導体化合物（例えば、タングステンシリサイド）、導電性金属窒化膜（例えば、チタニウム窒化物、タンタル窒化物、又はタングステン窒化物等）又は金属（例えば、チタニウム、タングステン、又はタンタル等）の中で少なくとも１つを含むことができる。
層間絶縁膜１１２が基板１００の上に配置される。層間絶縁膜１１２は隣接するコンタクトプラグ１１０の間を満たす。層間絶縁膜１１２はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つを含む。図面に図示しなかったが、互いに交差する複数のワードライン及びビットラインが基板１００の上に及び／又は基板１００内に形成されることができる。層間絶縁膜１１２はワードライン及びビットラインを覆うように形成される。不純物領域がワードラインの各々の両側の基板１００内に形成され、コンタクトプラグ１１０の各々は不純物領域の中で１つと連結される。
下部電極ＬＥがコンタクトプラグ１１０の上に配置される。下部電極ＬＥは、例えばピラー形状（ｐｉｌｌａｒ ｔｙｐｅ）、或いは円筒形である。下部電極ＬＥは金属物質（例えば、コバルト、チタニウム、ニッケル、タングステン及びモリブデン）、金属窒化膜（例えば、チタニウム窒化膜（ＴｉＮ）、チタニウムシリコン窒化膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）及びタングステン窒化膜（ＷＮ））、貴金属膜（例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ））、伝導性酸化膜（ＰｔＯ、ＲｕＯ２、ＩｒＯ２、ＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏ）、及び金属シリサイド膜の中の少なくとも１つを含むことができる。下部電極ＬＥに対する詳細な説明は後述する。
第１支持膜ＳＬ１が下部電極ＬＥの側壁の上に配置される。第１支持膜ＳＬ１は下部電極ＬＥの側壁の一部分を囲む。第２支持膜ＳＬ２が第１支持膜ＳＬ１の上で下部電極ＬＥの側壁の上に配置される。第２支持膜ＳＬ２は下部電極ＬＥの側壁の他の一部分を囲む。第２支持膜ＳＬ２と第１支持膜ＳＬ１は基板１００の上面に垂直方向に離隔配置される。第２支持膜ＳＬ２の上面は下部電極ＬＥの上面と同一なレベルに位置する。第１支持膜ＳＬ１は第２支持膜ＳＬ２より基板１００に隣接するように配置される。第１支持膜ＳＬ１及び第２支持膜ＳＬ２は、例えばシリコン炭化窒化膜（ＳｉＣＮ）である。
下部電極ＬＥの各々は第１部分Ｐ１及び第２部分Ｐ２を含む。第１部分Ｐ１は第１支持膜ＳＬ１の上に位置し、第２部分Ｐ２は第１支持膜ＳＬ１の下に位置する。第１部分Ｐ１は下部部分ＬＰ及び上部部分ＵＰを含む。下部部分ＬＰは第１支持膜ＳＬ１と第２支持膜ＳＬ２との間に配置され、上部部分ＵＰは下部部分ＬＰの上に配置され、第２支持膜ＳＬ２と水平に重畳する部分である。下部電極ＬＥの下部部分ＬＰの側壁は平坦ではない（ｕｎｅｖｅｎ）。一例において、下部電極ＬＥの下部部分ＬＰはそれの側壁から突出した複数の突出部２００を有する。複数の突出部２００は２つ以上ある。複数の突出部２００は垂直方向に互いに離隔される。複数の突出部２００は第１支持膜ＳＬ１と離隔配置される。複数の突出部２００は凸状に膨らんでいる曲面を有する。複数の突出部２００のサイズは互いに異なることができる。例えば、図３に図示されるように、複数の突出部２００の突出長さＬは互いに異なることができる。例えば、図３に図示されるように、複数の突出部２００の断面積ＡＲＥは互いに異なることができる。複数の突出部２００の垂直厚さＤＴ１は約３ｎｍ乃至約７ｎｍである。
図３を参照すれば、下部電極ＬＥは隣接する第１下部電極ＬＥ１及び第２下部電極ＬＥ２を含む。第１及び第２下部電極ＬＥ１、ＬＥ２の各々は垂直方向に隣接する突出部２００との間の第３部分Ｐ３を含む。第１及び第２下部電極ＬＥ１、ＬＥ２の第３部分Ｐ３の間の第１距離Ｄ１は均一である。隣接する第１下部電極ＬＥ１の突出部２００と第２下部電極ＬＥ２の突出部２００との間の第２距離Ｄ２は第１距離Ｄ１より小さい（Ｄ２＜Ｄ１）。第３部分Ｐ３の垂直厚さＤＴ２は約７ｎｍ乃至約２５ｎｍである。第３部分Ｐ３の側壁は平坦である。第３部分Ｐ３の側壁は基板１００の上面から実質的に垂直である。
再び図２を参照すれば、下部電極ＬＥの各々の第２部分Ｐ２の側壁全体は平坦である。言い換えれば、第２部分Ｐ２は第１部分Ｐ１と異なり、その側壁から突出する突出部を提供しない。第２部分Ｐ２の側壁は基板１００の上面に対して実質的に垂直である。下部電極ＬＥは下部電極ＬＥの上面からリセスされた凹部ＲＰを有する。例えば、凹部ＲＰは下部電極ＬＥの上部角の一部分の上に配置される。凹部ＲＰ内に配置された下部電極ＬＥの側壁及び上面は第２支持膜ＳＬ２によって露出される。
貫通ホールＴＨは隣接する下部電極ＬＥの間に配置される。貫通ホールＴＨの各々は第１方向Ｘに隣接する一対の下部電極ＬＥの間と第１方向Ｘに交差する第２方向Ｙに隣接する一対の下部電極ＬＥの間の交差する領域内に配置される。例えば、貫通ホールＴＨは第２支持膜ＳＬ２によって露出された下部電極ＬＥの凹部ＲＰから下部電極ＬＥの下部部分ＬＰの間に延長する。そして、貫通ホールＴＨは下部電極ＬＥの下部部分ＬＰの間で第１支持膜ＳＬ１を貫通して、下部電極ＬＥの第２部分Ｐ２の間に延長する。貫通ホールＴＨの上部の第１幅Ｗ１は貫通ホールＴＨの下部の第２幅Ｗ２より大きい（Ｗ１＞Ｗ２）。平面視で、複数の貫通ホールＴＨは第１方向Ｘにジグザグに配列される。
上部電極ＵＥが下部電極ＬＥの上に配置される。上部電極ＵＥは下部電極ＬＥの上面、第１及び第２支持膜ＳＬ１、ＳＬ２によって露出された下部電極ＬＥの側壁、第１及び第２支持膜ＳＬ１、ＳＬ２の上下面、及び第１支持膜ＳＬ１の側面の上に配置される。一例として、上部電極ＵＥの厚さは貫通ホールＴＨの各々の第２幅Ｗ２の１／２より小さい。上部電極ＵＥの厚さは下部電極ＬＥの間で、第１支持膜ＳＬ１と第２支持膜ＳＬ２によって定義する第１空間Ｓ１の幅の１／２より小さい。上部電極ＵＥの厚さは下部電極ＬＥの間で、層間絶縁膜１１２と第１支持膜ＳＬ１によって定義する第２空間Ｓ２の幅の１／２より小さい。したがって、上部電極ＵＥは貫通ホールＴＨ、第１空間Ｓ１、及び第２空間Ｓ２を満たさない。上部電極ＵＥは不純物がドーピングされた半導体物質、金属物質、金属窒化膜、及び金属シリサイド物質の中で少なくともいずれか１つで形成される。上部電極ＵＥはコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属物質で形成される。上部電極ＵＥはチタニウム窒化物（ＴｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、及びタングステン窒化物（ＷＮ）のような金属窒化物で形成される。また、上部電極ＵＥは白金（Ｐｔ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）からなされたグループの中から選択されたいずれか１つの金属物質で形成される。
誘電膜１３０が下部電極ＬＥと上部電極ＵＥとの間に介在する。例えば、誘電膜１３０は下部電極ＬＥの上面、第１及び第２支持膜ＳＬ１、ＳＬ２によって露出された下部電極ＬＥの側壁、第１及び第２支持膜ＳＬ１、ＳＬ２の上下面、及び第１支持膜ＳＬ１の側面をコンフォーマルに覆うことができる。誘電膜１３０は下部電極ＬＥの表面と同一なプロフィールを有することができる。例えば、第１支持膜ＳＬ１と第２支持膜ＳＬ２との間に配置された誘電膜１３０の一部分の表面は平坦ではない。誘電膜１３０は、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３及びＴｉＯ２のような金属酸化物とＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質からなされた組合から選択されたいずれか１つの単一膜又はこれら膜の組合で形成されることができる。
図４は本発明の実施形態に係る半導体装置を示した図面であって、図１のI－I’線方向に切断した断面図である。説明を簡易にするために先に説明された半導体装置と同一な技術的特徴に対する説明は省略され、実施形態の間の差異点に対して説明する。
図４を参照すれば、下部電極ＬＥの第１部分Ｐ１の側壁全体は平坦である。例えば、下部電極ＬＥの下部部分ＬＰの側壁全体は平坦であり、基板１００の上面から実質的に垂直である。下部電極ＬＥの下部部分ＵＰの側壁全体は平坦であり、基板１００の上面から実質的に垂直である。本発明の実施形態において、複数の突出部２００は下部電極ＬＥの下部部分ＬＰの側壁の上に提供されない。
図５は本発明の実施形態に係る半導体装置を示した平面図である。図６は本発明の実施形態に係る半導体装置を示した図面であって、図５のII－II’線方向に切断した断面図である。図７は本発明の実施形態に係る下部電極の拡大図である。説明を簡易にするために先に説明された半導体メモリ装置と同一な技術的特徴に対する説明は省略され、実施形態の間の差異点に対して説明する。
図５乃至図７を参照すれば、下部電極ＬＥの各々は第１垂直部分Ｖ１、第２垂直部分Ｖ２、及び水平部分Ｈを含む。断面視で、第１垂直部分Ｖ１と第２垂直部分Ｖ２は垂直方向に延長し、互いに平行である。水平部分Ｈは第１垂直部分Ｖ１と第２垂直部分Ｖ２との間に配置されて、これらの間を連結する。第１垂直部分Ｖ１の上面は貫通ホールＴＨの各々によって露出され、第２垂直部分Ｖ２の上面は貫通ホールＴＨによって露出されない。一例において、第１垂直部分Ｖ１の上面は各凹部ＲＰ内に配置された下部電極ＬＥの各々の上面に該当する。一例として、第１垂直部分Ｖ１の垂直長さＬ１は第２垂直部分Ｖ２の垂直長さＬ２より短い（Ｌ１＜Ｌ２）。下部電極ＬＥは断面視では、Ｕ字形であり、平面視では、リング（ｒｉｎｇ）形状である。
一例において、複数の突出部２００は下部電極ＬＥの第１部分Ｐ１の外側壁１２５の上に配置される。例えば、複数の突出部２００は下部電極ＬＥの下部部分ＬＰの外側壁１２５の上に配置され、下部部分ＬＰの外側壁１２５は不均一である。下部電極ＬＥの内側壁１２１の全体及び底面１２３の全体は平坦である。即ち、下部部分ＬＰの内側壁１２１の上には複数の突出部２００が提供されない。
上部電極ＵＥは下部電極ＬＥの表面上に配置される。例えば、上部電極ＵＥは下部電極ＬＥの上面、下部電極ＬＥの内側壁１２１及び底面１２３、第１及び第２支持膜ＳＬ１、ＳＬ２によって露出された下部電極ＬＥの外側壁１２５、第１及び第２支持膜ＳＬ１、ＳＬ２の上下面、及び第１支持膜ＳＬ１の側面の上に配置される。
図８は本発明の実施形態に係る半導体装置は示した平面図である。図９は本発明の実施形態に係る半導体装置は示した図面であって、図８のIII－III’線方向に切断した断面図である。説明を簡易にするために先に説明された半導体装置と同一な技術的特徴に対する説明は省略され、実施形態の間の差異点に対して説明する。
図８及び図９を参照すれば、上部電極ＵＥが下部電極ＬＥの上に配置される。上部電極ＵＥの厚さは貫通ホールＴＨの各々の第２幅Ｗ２の１／２より大きい。例えば、上部電極ＵＥは貫通ホールＴＨを満たす。上部電極ＵＥの厚さは第１空間Ｓ１の幅及び第２空間Ｓ２の幅の１／２より大きい。例えば、上部電極ＵＥは第１空間Ｓ１及び第２空間Ｓ２を満たす。
図１０、図１１、図１３乃至図１６は本発明の実施形態に係る半導体装置の製造方法を示した図面であって、図１のI－I’線方向に切断した断面図である。図１２Ａ及び図１２Ｂは図１１のＢを拡大した図面である。
図１０を参照すれば、層間絶縁膜１１２が基板１００の上に形成される。基板１００は半導体基板であり、例えば、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、又はシリコンゲルマニウム（Ｓｉ－Ｇｅ）基板等である。層間絶縁膜１１２はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つを含む。
コンタクトプラグ１１０が層間絶縁膜１１２内に形成される。コンタクトプラグ１１０は半導体物質（例えば、多結晶シリコン）、金属半導体化合物（例えば、タングステンシリサイド）、導電性金属窒化膜（例えば、チタニウム窒化物、タンタル窒化物、又はタングステン窒化物等）又は金属（例えば、チタニウム、タングステン、又はタンタル等）の中で少なくとも１つを含むことができる。図面に図示しなかったが、互いに交差する複数のワードライン及びビットラインが基板１００の上に及び／又は基板１００内に形成されることができる。層間絶縁膜１１２はワードライン及びビットラインを覆うように形成される。不純物領域（図示せず）がワードラインの各々の両側の基板１００内に形成され、コンタクトプラグ１１０の各々は不純物領域の中で１つと連結される。
モールド構造体ＭＳが層間絶縁膜１１２の上に形成される。モールド構造体ＭＳは層間絶縁膜１１２の上に順に形成された第１モールド膜２２０、第１支持膜ＳＬ１、第２モールド膜２２６、バッファ構造体２３０、サブバッファ膜２３１、及び第２支持膜ＳＬ２を含む。第１モールド膜２２０は、例えばシリコン酸化膜である。第１支持膜ＳＬ１は第１モールド膜２２０に対して蝕刻（又はエッチング）選択性を有する物質を含む。第１支持膜ＳＬ１は、例えばシリコン炭化窒化膜（ＳｉＣＮ）である。第２モールド膜２２６は第１支持膜ＳＬ１に対して蝕刻選択性を有する物質を含む。例えば、第２モールド膜２２６はシリコン酸化膜である。バッファ構造体２３０は第２モールド膜２２６の上に形成される。
バッファ構造体２３０は複数の膜構造体ＬＴを含む。複数の膜構造体ＬＴは第２モールド膜２２６の上に垂直に積層される。一例として、複数の膜構造体ＬＴは３つ乃至８個である。複数の膜構造体ＬＴの各々は垂直に積層された第１膜２２８及び第２膜２２９を含む。言い換えれば、バッファ構造体２３０は第１膜２２８と第２膜２２９が第２モールド膜２２６の上に交互に、そして繰り返しに積層されることができる。第１膜２２８及び第２膜２２９は互いに異なる物質を含むことができる。例えば、第１膜２２８はシリコン窒化膜であり、第２膜２２９はシリコン酸化膜である。第１膜２２８の厚さは約５ｎｍ乃至約１５ｎｍである。第２膜２２９の厚さは約５ｎｍ乃至約１０ｎｍである。
サブバッファ膜２３１がバッファ構造体２３０の上に形成される。サブバッファ膜２３１は第１膜２２８と同一な物質を含む。例えば、サブバッファ膜２３１はシリコン窒化膜である。一例において、サブバッファ膜２３１は省略されることができる。この場合、バッファ構造体２３０の最上層膜は第１膜２２８が配置される。第２支持膜ＳＬ２がバッファ構造体２３０の上に形成される。第２支持膜ＳＬ２はバッファ構造体２３０の第１膜２２８及び第２膜２２９に対して蝕刻選択性を有する物質を含む。第２支持膜ＳＬ２は、例えばシリコン炭化窒化膜（ＳｉＣＮ）を含む。第１マスク膜２３４及び第２マスク膜２３６がモールド構造体ＭＳの上に順に形成される。第１マスク膜２３４は、例えばシリコン窒化膜であり、第２マスク膜２３６は、例えばポリシリコンである。第２マスク膜２３６は第１マスク膜２３４の一部分を露出する第１開口部２３５を有する。
図１１を参照すれば、第２マスク膜２３６を蝕刻マスクとして使用して、第１マスク膜２３４及びモールド構造体ＭＳを異方性蝕刻することができる。したがって、モールド構造体ＭＳ内に電極ホールＥＨを形成することができる。例えば、電極ホールＥＨは第１マスク膜２３４、バッファ構造体２３０、第２モールド膜２２６、第１支持膜ＳＬ１、及び第１モールド膜２２０を順に蝕刻して形成されることができる。異方性蝕刻工程は、例えば乾式蝕刻（又はドライエッチング）工程を遂行することができる。乾式蝕刻工程は蝕刻ガスを使用することができ、蝕刻ガスは、例えばＣＦ４、ＣＦ４／Ｏ２、又はＣ２Ｆ６／Ｏ２である。一例として、第１マスク膜２３４及び第２マスク膜２３６は蝕刻工程の間に蝕刻されて除去されることができる。一例として、第１マスク膜２３４及び第２マスク膜２３６は蝕刻工程が終了した後に、別の蝕刻工程を通じて除去されることができる。
図１２Ａを図１１のように参照すれば、前述した蝕刻ガスでモールド構造体ＭＳを蝕刻する場合、蝕刻副産物２３７、２３８が電極ホールＥＨによって露出されたバッファ構造体２３０の側壁の上に形成されることができる。一例として、第１膜２２８の上に形成された蝕刻副産物２３８はシリコン窒化膜と蝕刻ガスが結合して形成された膜であり、第２膜２２９の上に形成された蝕刻副産物２３７はシリコン酸化膜と蝕刻ガスが結合して形成された膜である。第２膜２２９と蝕刻ガスが結合する場合、蝕刻副産物２３７が形成され、第２膜２２９の酸素（ｏｘｙｇｅｎ）と蝕刻ガスの炭素（Ｃ）が結合して一酸化炭素（ＣＯ）又は二酸化炭素（ＣＯ２）が発生される。したがって、バッファ構造体２３０の第２膜２２９の上に形成された蝕刻副産物２３７の厚さはバッファ構造体２３０の第１膜２２８の上に形成された蝕刻副産物２３８の厚さより薄い。第１膜２２８の側壁の上に形成される蝕刻副産物２３８は垂直に隣接する第１膜２２８の間に介在された第２膜２２９の側壁を上に拡散されることができる。即ち、第２膜２２９の側壁の上には第２膜２２９の蝕刻副産物２３７と第１膜２２８の蝕刻副産物２３８が共に蒸着されることができる。したがって、電極ホールＥＨによって露出された第２膜２２９の側壁は蝕刻工程の間に第２膜２２９の蝕刻副産物２３７と第１膜２２８の蝕刻副産物２３８によって保護されて、図１２Ａに図示されるように第２膜２２９の側壁の上にデントＤ（ｄｅｎｔｓ）が形成されないか、又は図１２Ｂに図示されるように、デントＤが第２膜２２９の側壁の上に形成されても、デントＤのサイズを最小化することができる。一例において、図１１に図示されるようにデントＤは第２モールド膜２２６の側壁の上に形成される。これと異なりに、デントＤは第２モールド膜２２６の側壁の上には形成されないこともあり得る。
異方性蝕刻工程の後に、蝕刻副産物２３７、２３８はアッシング（ａｓｈｉｎｇ）及び／又はストリップ（ｓｔｒｉｐ）工程で除去されることができる。
図１３を参照すれば、下部電極ＬＥが電極ホールＥＨ内に形成される。下部電極ＬＥは電極ホールＥＨを満たし、モールド構造体ＭＳの上面を覆う導電膜を形成し、導電膜に平坦化工程を遂行して形成されることができる。導電膜はデントＤ内を満たす。したがって、下部電極ＬＥはそれらの側壁から突出した複数の突出部２００を有する。電極ホールＥＨの横縦比が大きいので、下部電極ＬＥを形成するための蒸着工程は段差塗布性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた膜－形成技術を使用することができる。例えば、下部電極ＬＥは化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）を使用して形成されることができる。一例として、下部電極ＬＥは電極ホールＥＨを完全に満たして形成されることができる。この場合、下部電極ＬＥはピラー形状に形成されることができる。他の例として、下部電極ＬＥは電極ホールＥＨの側壁及び下面をコンフォーマルに覆って形成されることができる。この場合、下部電極ＬＥはＵ字形状に形成されることができる。
下部電極ＬＥは金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。例えば、下部電極ＬＥはコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）物質で形成されることができる。他の例として、下部電極ＬＥはチタニウム窒化膜（ＴｉＮ）、チタニウムシリコン膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化膜で形成されることができる。また、下部電極ＬＥは白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ）からなされたグループで選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成されることができる。また、下部電極ＬＥはＰｔＯ、ＲｕＯ２、又はＩｒＯ２のような貴金属伝導性酸化膜とＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏのような伝導性酸化膜で形成されることができる。
第３マスク膜２４２が下部電極ＬＥが形成されたモールド構造体ＭＳの上に形成される。第３マスク膜２４２は第２支持膜ＳＬ２に対する蝕刻選択性を有する物質で形成される。第２マスク膜２４２は、例えば非晶質炭素膜（ＡＣＬ、Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ）である。フォトレジスト膜２４４が第３マスク膜２４２の上に形成される。フォトレジスト膜２４４は第２開口部２４６を有する。第２開口部２４６の各々は第１方向Ｘ（図１参照）に隣接する一対の下部電極ＬＥと第１方向Ｘに交差する第２方向Ｙ（図１参照）に隣接する一対の下部電極ＬＥの間に配置された第２支持膜ＳＬ２の一部分と垂直に重畳する。
図１４を参照すれば、フォトレジスト膜２４４を蝕刻マスクとして使用して、第３マスク膜２４２、第２支持膜ＳＬ２、及びバッファ構造体２３０を順に蝕刻する。したがって、第３マスク膜２４２、第２支持膜ＳＬ２、及びバッファ構造体２３０を貫通する貫通ホールＴＨが形成される。第２モールド膜２２６の上面一部分、バッファ構造体２３０の一側壁の一部分、及び下部電極ＬＥの一側壁の一部分は、貫通ホールＴＨによって露出される。蝕刻工程でよって、下部電極ＬＥの上部の一部分が蝕刻される。したがって、凹部ＲＰが下部電極ＬＥの上部角の一部分の上に形成される。凹部ＲＰは下部電極ＬＥの上面からリセスされる。フォトレジスト膜２４４は蝕刻工程の時、共に蝕刻されて除去されて、第３マスク膜２４２の上面が露出される。蝕刻工程は、例えば乾式蝕刻工程が遂行されることができる。乾式蝕刻工程は、例えばＣｘＦｙ系列のガス又はＣＨｘＦｙ系列のガスを使用して遂行されることができる。
図１５を参照すれば、第３マスク膜２４２を除去する。したがって、第２支持膜ＳＬ２の上面が露出される。第３マスク膜２４２は、例えばアッシング（ａｓｈｉｎｇ）及び／又はストリップ（ｓｔｒｉｐ）工程を利用して除去されることができる。貫通ホールＴＨによって露出されたバッファ構造体２３０及び第２モールド膜２２６が除去される。バッファ構造体２３０及び第２モールド膜２２６が除去されて第１空間Ｓ１が形成される。第１空間Ｓ１は下部電極ＬＥの間で第１支持膜ＳＬ１と第２支持膜ＳＬ２によって定義される。貫通ホールＴＨ及び第１空間Ｓ１を通じて第１支持膜ＳＬ１とだい２支持膜ＳＬ２との間に配置された下部電極ＬＥの側壁、第１支持膜ＳＬ１の上面、及び第２支持膜ＳＬ２の下面が露出される。バッファ構造体２３０及び第２モールド膜２２６は第２支持膜ＳＬ２及び第１支持膜ＳＬ１に対して蝕刻選択性を有する蝕刻溶液を使用した湿式蝕刻（ウェットエッチング）工程で除去されることができる。例えば、蝕刻溶液はブッ酸（ＨＦ）又はＮＨ４及びＨＦ溶解物ＬＡＬを含むことができる。
図１６を参照すれば、貫通ホールＴＨに露出された第１支持膜ＳＬ１の一部分を蝕刻することができる。したがって、第１支持膜ＳＬ１の一部分が貫通されて、貫通ホールＴＨを通じて第１モールド膜２２０の上面一部分が露出されることができる。一例として、過蝕刻（ｏｖｅｒ ｅｔｃｈ）によって第１モールド膜２２０の上部の一部分が除去されることができる。
再び図２を参照すれば、第１支持膜ＳＬ１によって露出された第１モールド膜２２０を除去することができる。第１モールド膜２２０が除去されて第２空間Ｓ２が形成される。第２空間Ｓ２は下部電極ＬＥの間で層間絶縁膜１１２と第１支持膜ＳＬ１によって定義される。貫通ホールＴＨ及び第２空間Ｓ２を通じて、第１支持膜ＳＬ１の下に配置された下部電極ＬＥの側壁、層間絶縁膜１１２の上面、及び第１支持膜ＳＬ１の下面が露出される。第１モールド膜２２０は層間絶縁膜１１２、第１支持膜ＳＬ１、及び第２支持膜ＳＬ２に対して蝕刻選択性を有する蝕刻溶液を使用した湿式蝕刻工程で除去されることができる。例えば、第１モールド膜２２０はブッ酸（ＨＦ）又はＮＨ４及びＨＦ溶解物ＬＡＬを利用して除去されることができる。
誘電膜１３０が基板１００の上に形成される。例えば、誘電膜１３０は層間絶縁膜１１２の上面、下部電極ＬＥの側壁、第１支持膜ＳＬ１の上面、下面、及び側面、及び第２支持膜ＳＬ２の上面及び下面をコンフォーマルに覆う。誘電膜１３０は貫通ホールＴＨを通じて誘電物質が提供されて形成される。誘電膜１３０は化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）等のような段差塗布性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた膜－形成技術を使用して形成されることができる。 誘電膜１３０は、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３及びＴｉＯ２のような金属酸化物とＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質からなされた組合から選択されたいずれか１つの単一膜又はこれら膜の組合を含むことができる。
上部電極ＵＥが誘電膜１３０の上に形成される。上部電極ＵＥは貫通ホールＴＨ、第１空間Ｓ１、及び第２空間Ｓ２内に形成され、誘電膜１３０の上面を覆う。一例として、上部電極ＵＥは誘電膜１３０の上面をコンフォーマルに覆うことができる。したがって、上部電極ＵＥは貫通ホールＴＨ、第１空間Ｓ１、及び第２空間Ｓ２を完全に満たさない。他の例として、上部電極ＵＥは貫通ホールＴＨ、第１空間Ｓ１、及び第２空間Ｓ２を完全に満たす。上部電極ＵＥは不純物がドーピングされた半導体物質、金属物質、金属窒化膜、及び金属シリサイド物質の中で少なくともいずれか１つで形成される。上部電極ＵＥはコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属物質で形成される。上部電極ＵＥはチタニウム窒化膜（ＴｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化物で形成される。また、上部電極ＵＥは白金（Ｐｔ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）からなされたグループの中から選択されたいずれか１つの金属物質で形成される。
本発明の実施形態によれば、第２モールド膜２２６と第２支持膜ＳＬ２との間に第１膜２２８及び第２膜２２９が交互に、そして繰り返しに積層されたバッファ構造体２３０を形成することができる。第２膜２２９の厚さが薄いので、電極ホールＥＨを形成する蝕刻工程の時、第２膜２２９の側壁の上に形成されるデントＤのサイズを最小化するか、或いは、デントＤが形成されない。したがって、水平方向に隣接する下部電極ＬＥの間の間隔が広くなって、下部電極ＬＥの間に上部電極ＵＥ既に蒸着されるか、或いは下部電極ＬＥの間が連結されることを防止することができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
１００ 基板
１１０ コンタクトプラグ
１１２ 層間絶縁膜
１３０ 誘電膜
ＬＥ 下部電極
ＳＬ１ 第１支持膜
ＳＬ２ 第２支持膜
ＴＥ 貫通ホール
ＵＥ 上部電極

Claims (19)

  1. 基板と、
    前記基板の上の下部電極と、
    前記下部電極の側壁の上の第１支持膜と、
    前記下部電極の前記側壁及び上面を覆う誘電膜と、
    前記誘電膜の上の上部電極と、を含み、
    前記下部電極は、前記第１支持膜の上に位置する第１部分と、前記第１部分の下に位置する第２部分とを含み、
    前記第１部分は、前記第１部分の側壁から突出した複数の突出部を有するが、前記第２部分は、前記第２部分の側壁から突出した突出部を有しない、半導体装置。
  2. 前記下部電極の前記側壁の上に配置され、前記第１支持膜の上の第２支持膜をさらに含み、
    前記第１部分は、前記第１支持膜と前記第２支持膜との間の下部部分及び前記下部部分の上の上部部分を含み、
    前記突出部は、前記下部部分の側壁の上に配置される請求項１に記載の半導体装置。
  3. 前記上部部分の側壁は、平坦である請求項２に記載の半導体装置。
  4. 前記下部電極の前記側壁は、前記下部電極の上面からリセスされた凹部を有し、
    前記凹部は、前記下部電極の上部角の上に配置される請求項１ないし３のうちの何れか一項に記載の半導体装置。
  5. 前記第２部分の側壁は、平坦である請求項１ないし３のうちの何れか一項に記載の半導体装置。
  6. 前記下部電極は、前記第１支持膜の下に位置する第２部分をさらに含み、
    前記第２部分の側壁は、前記基板の上面から垂直である請求項１ないし３のうちの何れか一項に記載の半導体装置。
  7. 前記突出部は、凸状の曲面を有する請求項１ないし３のうちの何れか一項に記載の半導体装置。
  8. 前記下部電極は、円筒形、ピラー形、又はＵ字形である請求項１ないし３のうちの何れか一項に記載の半導体装置。
  9. 前記下部電極の側壁の上に配置され、前記第１支持膜の上の第２支持膜をさらに含み、
    前記第２支持膜の上面は、前記下部電極の上面と同一なレベルに位置する請求項１に記載の半導体装置。
  10. 前記複数の突出部は、前記第１支持膜と離隔される請求項１ないし９のうちの何れか一項に記載の半導体装置。
  11. 前記複数の突出部は、前記基板の上面に垂直になる方向に互いに離隔される請求項１ないし９のうちの何れか一項に記載の半導体装置。
  12. 前記複数の突出部のサイズは、互いに異なる請求項１ないし９のうちの何れか一項に記載の半導体装置。
  13. 前記複数の突出部の垂直厚さは、３ｎｍ乃至７ｎｍである請求項１ないし９のうちの何れか一項に記載の半導体装置。
  14. 前記下部電極は、前記基板の上面から垂直方向に延長し、互いに平行である垂直部分及び前記垂直部分の間の水平部分を含み、
    前記突出部は、前記垂直部分の外側壁の上に配置され、
    前記垂直部分の内側壁は、平坦である請求項１に記載の半導体装置。
  15. 前記下部電極の側壁の上の前記基板の上の第１支持膜及び第２支持膜をさらに含み、
    前記突出部は、前記第１支持膜及び前記第２支持膜の間に配置される請求項１に記載の半導体装置。
  16. 基板と、
    前記基板の上の複数の下部電極と、
    を含む半導体装置であって、
    前記複数の下部電極の各々は、側壁、前記側壁から突出する突出部、及び前記複数の突出部の間にあり、垂直に互いに離隔配置される第１部分を含み、
    前記複数の下部電極は第１下部電極及び第２下部電極を含み、
    前記第１下部電極の前記複数の第１部分及び前記第２下部電極の前記複数の第１部分の間の距離は、均一であり、
    前記半導体装置は、前記複数の下部電極の側壁に隣接する、前記基板の上の第１支持膜と、
    前記第１下部電極及び前記第２下部電極の表面を覆う誘電膜と、
    前記誘電膜の上の上部電極と、を含み、
    前記複数の突出部は、前記第１支持膜より下方には提供されていない、半導体装置。
  17. 前記複数の突出部は、凸状の曲面を有する請求項１６に記載の半導体装置。
  18. 前記第１支持膜の上の第２支持膜をさらに含み、
    前記複数の突出部は、前記第１支持膜と前記第２支持膜との間にある請求項１６に記載の半導体装置。
  19. 前記上部電極は、前記誘電膜の表面をコンフォーマルに覆う請求項１６に記載の半導体装置。
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