KR20160044141A - 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는 하부 구조체, 상기 하부 구조체 상에 배치된 하부 전극, 상기 하부 전극의 표면을 컨포말하게 덮는 유전막, 상기 유전막 표면을 컨포말하게 덮는 상부 전극, 및 상기 상부 전극 상에 배치된 베리어막을 포함하되, 상기 하부 전극의 측부 상에 상기 베리어막과 상기 상부 전극으로 둘러싸인 공간이 제공될 수 있다.
Description
본 발명은 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다. 전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 캐패시터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조체, 상기 하부 구조체 상에 배치된 하부 전극, 상기 하부 전극의 표면을 컨포말하게 덮는 유전막, 상기 유전막 표면을 컨포말하게 덮는 상부 전극, 및 상기 상부 전극 상에 배치된 베리어막을 포함하되, 상기 하부 전극의 측부 상에 상기 베리어막과 상기 상부 전극으로 둘러싸인 공간이 제공될 수 있다.
상기 하부 구조체 상에 상기 베리어막을 덮는 캐핑막을 더 포함할 수 있다.
상기 베리어막과 상기 캐핑막 사이에 개재된 중간막을 더 포함하되, 상기 중간막은 TiSiN막일 수 있다.
상기 상부 전극 및 상기 베리어막은 동일한 물질을 포함하되, 상기 상부 전극은 인장 응력(tensile stress)을 갖고, 상기 베리어막은 압축 응력(compressive stress)을 가질 수 있다.
상기 베리어막은 티타늄 질화막일 수 있다.
상기 하부 전극의 상기 측벽 상에 배치된 지지 패턴을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조체, 상기 하부 구조체 상에 배치된 하부 전극, 상기 하부 전극의 일측벽 상에 배치된 제 1 지지 패턴, 상기 하부 구조체 상의 상기 하부 전극 및 상기 제 1 지지 패턴을 컨포말하게 덮는 유전막, 상기 유전막을 컨포말하게 덮는 상부 전극, 및 상기 하부 구조체 상에 배치되어 상기 하부 전극의 상부면을 덮는 베리어막을 포함하되, 상기 제 1 지지 패턴, 상기 하부 전극의 상기 일측벽 및 상기 하부 구조체는 상기 제 1 지지 패턴의 아래에 형성되는 제 1 공간을 정의하고, 상기 제 1 공간은 상기 상부 전극으로 둘러싸일 수 있다.
상기 하부 전극은 상기 제 1 지지 패턴의 아래에 위치하는 제 1 하부 전극 및 상기 제 1 지지 패턴의 위에 위치하는 제 2 하부 전극을 포함하고, 상기 상부 전극은 상기 제 1 하부 전극을 덮는 제 1 상부 전극 및 상기 제 2 하부 전극을 덮는 제 2 상부 전극을 포함할 수 있다.
상기 베리어막은 상기 제 1 지지 패턴의 측면을 덮는 상기 상부 전극과 접촉하며 상기 하부 구조체의 상부면 상으로 연장될 수 있다.
상기 제 1 상부 전극은 상기 제 1 하부 전극의 측벽을 덮는 제 1 수직부를 포함하되, 상기 제 1 공간은 상기 제 1 수직부와 상기 베리어막 사이에 개재될 수 있다.
본 발명의 일 실시예에 따르면, 상부 전극 상에 베리어막을 형성할 수 있다. 따라서, 캐핑막을 형성할 때 사용되는 가스 소스에 포함된 염소 이온이 직접적으로 상부 전극과 반응하는 것을 방지할 수 있다.
본 발명의 일 실시예에 따르면, 캐핑막을 형성할 때 발생되는 실리콘 원자에 의해 베리어막 상에 중간막이 형성될 수 있다. 중간막은 캐패시터에 실질적으로 사용되는 상부 전극의 계면에 형성되지 않고, 베리어막의 상부 일부분이 변하여 형성될 수 있다. 따라서, 중간막은 상부 전극의 전극 특성에 영향을 미치지 않을 수 있다.
도 1은 본 발명의 캐패시터를 포함하는 반도체 장치를 나타낸 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 따른 전자 시스템의 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 따른 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 캐패시터를 포함하는 반도체 장치를 나타낸 평면도이다. 도 2a는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 2a의 A를 확대한 단면도이다.
도 1 및 도 2a를 참조하면, 하부 구조체(100)는 셀 영역(CR) 및 주변회로 영역(PR)을 포함한다. 하부 구조체(100)는 메모리 셀들이 배치되는 셀 영역(CR)과, 메모리 셀들을 제어하는 주변 회로들이 배치되는 주변회로 영역(PR)을 포함할 수 있다. 메모리 셀들 및 주변회로를 구성하는 반도체 소자들은 예를 들어, MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 일 실시예에 따르면, 셀 영역(CR)의 하부 구조체(100)에 게이트 라인들(미도시) 및 비트 라인들(미도시)이 형성될 수 있으며, MOS 트랜지스터의 소오스/드레인 전극들 및 게이트 전극과 연결되는 콘택 플러그들이 형성될 수 있다. 하부 구조체(100)의 최상층은 평탄화된 층간 절연막으로 구성될 수 있다.
하부 구조체(100)의 셀 영역(CR) 상에 하부 전극(172)이 배치된다. 하부 전극(172)은 복수 개로 일정 간격으로 서로 이격되어 배치될 수 있다. 하부 전극(172)은 종횡비가 큰 기둥 모양을 가질 수 있다. 하부 전극(172)은 제 1 하부 전극(172a), 제 2 하부 전극(172b) 및 제 3 하부 전극(172c)을 포함할 수 있다. 하부 전극(172)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 하부 전극(172)은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 하부 전극(172)은 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한 하부 전극(172)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극(172)은 PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화막과 SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수 있다.
하부 전극(172)에 노출된 하부 구조체(100)의 상부면을 식각 방지 패턴(111)이 덮을 수 있다. 식각 방지 패턴(111)은 예를 들어, 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)을 포함할 수 있다.
하부 전극(172)의 일측벽에 배치되어 하부 전극(172)의 측벽 일부분을 덮는 제 1 지지 패턴(131)이 배치될 수 있다. 제 1 지지 패턴(131)은 하부 전극(172)의 하부 영역과 접촉될 수 있다. 제 1 지지 패턴(131)은 인접하는 다른 하부 전극들(172)의 일측벽과 접촉될 수 있다. 따라서, 제 1 지지 패턴(131)은 인접하는 복수 개의 하부 전극들(172)의 하부 영역을 지지할 수 있다. 제 1 지지 패턴(131)의 하부에 위치하는 하부 전극(172)은 제 1 하부 전극(172a)일 수 있다. 하부 구조체(100), 제 1 하부 전극(172a) 및 제 1 지지 패턴(131)은 제 1 공간(S1)을 정의할 수 있다. 제 1 공간(S1)은 제 1 지지 패턴(131)의 아래에 위치할 수 있다.
제 1 지지 패턴(131)과 이격되며 하부 전극(172)의 일측벽에 배치되어 하부 전극(172)의 측벽 일부분을 덮는 제 2 지지 패턴(151)이 배치될 수 있다. 제 2 지지 패턴(151)은 하부 전극(172)의 상부 영역의 측벽과 접촉될 수 있다. 제 2 지지 패턴(151)은 인접하는 다른 하부 전극들(172)의 일측벽과 접촉될 수 있다. 따라서, 제 2 지지 패턴(151)은 인접하는 복수 개의 하부 전극들(172)의 상부 영역을 지지할 수 있다. 제 1 지지 패턴(131)과 제 2 지지 패턴(151) 사이에 위치하는 하부 전극(172)은 제 2 하부 전극(172b)일 수 있다. 제 1 지지 패턴(131), 제 2 지지 패턴(151) 및 제 2 하부 전극(172b)은 제 2 공간(S2)을 정의할 수 있다. 제 2 공간(S2)은 제 1 지지 패턴(131) 및 제 2 지지 패턴(151) 사이에 배치될 수 있다.
제 2 지지 패턴(151)은 하부 전극(172)의 상부 일부분을 노출시킬 수 있다. 제 2 지지 패턴(151) 상에 위치하는 하부 전극(172)은 제 3 하부 전극(172c)일 수 있다.
하부 구조체(100) 상에 유전막(180)이 배치될 수 있다. 상세하게, 유전막(180)은 식각 방지 패턴(111)의 상부면, 하부 전극(172)의 표면 및 제 1 및 제 2 지지 패턴들(131, 151)의 표면을 컨포말하게 덮도록 형성될 수 있다. 이에 따라, 제 1 공간(S1), 제 2 공간(S2)은 유전막(180)으로 덮을 수 있다. 유전막(180)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(180)은 약 50Å 내지 약 150Å의 두께를 가질 수 있다.
유전막(180) 상에 상부 전극(182)이 배치될 수 있다. 상세하게, 상부 전극(182)은 유전막(180)을 컨포말하게 덮도록 형성되어, 식각 방지 패턴(111)의 상부면, 하부 전극(172)의 표면 및 제 1 및 제 2 지지 패턴들(131, 151)의 표면 상에 컨포말하게 형성될 수 있다.
더욱 상세하게, 상부 전극(182)은 제 1 상부 전극(182a), 제 2 상부 전극(182b) 및 제 3 상부 전극(182c)을 포함할 수 있다. 제 1 상부 전극(182a)은 제 1 지지 패턴(131)의 아래에 형성되어, 하부 구조체(100), 제 1 지지 패턴(131) 및 제 1 하부 전극(172a)을 덮을 수 있다. 제 2 상부 전극(182b)은 제 1 지지 패턴(131) 및 제 2 지지 패턴(151) 사이에 형성되어, 제 2 하부 전극(172b) 및 제 1 및 제 2 지지 패턴들(131, 151)을 덮을 수 있다. 제 3 상부 전극(182c)은 제 2 지지 패턴(151) 위에 형성되어, 제 3 하부 전극(172c) 및 제 2 지지 패턴(151)을 덮을 수 있다. 따라서, 제 1 공간(S1)은 제 1 상부 전극(182a)으로 둘러싸일 수 있고, 제 2 공간(S2)은 제 2 상부 전극(182b)으로 둘러싸일 수 있다.
제 3 공간(S3)은 제 2 지지 패턴(151) 상에 배치될 수 있다. 제 3 공간(S3)은 제 3 하부 전극(172c), 제 2 지지 패턴(151) 및 베리어막(184)으로 정의될 수 있다. 제 3 공간(S3)은 제 3 상부 전극(182c) 및 베리어막(184)으로 둘러싸일 수 있다.
상부 전극(182)은 예를 들어, 불순물이 도핑된 반도체 물질, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중 적어도 어느 하나를 포함할 수 있다. 상부 전극(182)은 예를 들어, 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 상부 전극(182)은 예를 들어, 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(182)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속막으로 형성될 수 있다. 상부 전극(182)은 인장 응력(tensile stress) 특성을 가질 수 있다.
상부 전극(182) 상에 베리어막(184)이 배치될 수 있다. 상세하게, 베리어막(184)은 하부 전극(172)의 상부면 및 상기 하부 구조체(100)의 주변회로 영역(PR)과 인접하는 제 1 지지 패턴(131) 및 제 2 지지 패턴(151)의 측벽들을 덮는 상부 전극(182)과 접촉할 수 있다. 베리어막(184)은 하부 구조체(100)의 상부면 상으로 연장되고 하부 구조체(100)의 주변회로 영역(PR) 상에 배치될 수 있다.
베리어막(184)은 제 1 공간(S1), 제 2 공간(S2) 내에 제공되지 않을 수 있다. 이에 따라, 베리어막(184)은 제 1 공간(S1)을 둘러싸는 제 1 상부 전극(182a) 및 제 2 공간(S2)을 둘러싸는 제 2 상부 전극(182b)과 이격될 수 있다.
하부 구조체(100) 상에 제 1 지지 패턴(131) 및 제 2 지지 패턴(151)을 관통하는 제 4 공간(S4)이 제공될 수 있다. 제 4 공간(S4)은 하부 구조체(100) 및 하부 전극(172) 상에 형성된 상부 전극(182) 및 베리어막(184)으로 정의될 수 있다. 제 4 공간(S4)은 상부 전극(182) 및 베리어막(184)으로 둘러싸일 수 있다.
도 2a 및 도 2b를 동시에 참조하면, 주변회로 영역(PR)과 인접하는 셀 영역(CR) 상에 제 5 공간(S5) 및 제 6 공간(S6)이 제공될 수 있다. 제 5 공간(S5)은 제 1 상부 전극(182a) 및 베리어막(184)으로 둘러싸일 수 있다. 제 1 상부 전극(182a)은 제 1 지지 패턴(131)의 하부면 상의 제 1 꼭대기부(T1), 제 1 하부 전극(172a)의 측벽 상의 제 1 수직부(V1) 및 하부 구조체(100)의 상부면 상의 제 1 바닥부(B1)을 포함할 수 있다. 제 1 상부 전극(182a)의 제 1 수직부(V1)과 베리어막(184)는 제 5 공간(S5)을 개재하여 서로 이격될 수 있다.
제 6 공간(S6)은 제 2 상부 전극(182b) 및 베리어막(184)으로 둘러싸일 수 있다. 제 2 상부 전극(182a)은 제 2 지지 패턴(151)의 하부면 상의 제 2 꼭대기부(T2), 제 2 하부 전극(172b)의 측벽 상의 제 2 수직부(V2) 및 제 2 지지 패턴(151)의 상부면 상의 제 2 바닥부(B2)을 포함할 수 있다. 제 2 상부 전극(182b)의 제 2 수직부(V2)과 베리어막(184)은 제 6 공간(S6)을 개재하여 서로 이격될 수 있다.
제 1 공간(S1), 제 2 공간(S2), 제 3 공간(S3), 제 4 공간(S4), 제 5 공간(S5) 및 제 6 공간(S6)은 서로 연결될 수 있다.
다시 도 1 및 도 2a를 참조하면, 베리어막(184)은 예를 들어, 물리 기상 증착(PVD)으로 형성될 수 있다. 베리어막(184)은 상부 전극(182)과 동일한 물질로 형성될 수 있다. 베리어막(184)은 예를 들어, 금속 질화막을 포함할 수 있다. 금속 질화막은 예를 들어, 티타늄 질화막(TiN)일 수 있다. 베리어막(184)은 압축 응력(compressive stress) 특성을 가질 수 있다.
하부 구조체(100) 상에 베리어막(184)을 덮는 캐핑막(186)을 형성할 수 있다. 캐핑막(186)은 하부 구조체(100) 상에 형성된 베리어막(184)의 상부면을 덮을 수 있다. 캐핑막(186)은 예를 들어, 불순물 이온이 포함된 실리콘 저머늄(SiGe)일 수 있다. 불순물 이온은 예를 들어, 붕소(B)일 수 있다. 붕소(B)는 캐핑막(186)의 저항값을 낮춰주고 실리콘의 결정화를 높이는 기능을 가질 수 있다.
캐핑막(186) 상에 메탈 콘택(미도시)이 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 캐패시터를 포함하는 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도이다. 설명의 간결함을 위해, 다른 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 베리어막(184)과 캐핑막(186) 사이에 중간막(188)이 개재될 수 있다. 중간막(188)은 캐핑막(186)을 증착할 때 사용하는 가스 소스에 포함된 실리콘 원자가 베리어막(184)의 계면과 반응하여 형성된 막일 수 있다. 따라서, 중간막(188)은 베리어막(184)의 상부 일부분이 변한 막일 수 있다. 중간막(188)은 베리어막(184)과 실리콘 원자의 반응으로 형성된 반응물로, 예를 들어, TiSiN 막일 수 있다. 중간막(188)은 상부 전극(182) 과 이격될 수 있다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다.
도 4a를 참조하면, 반도체 기판, 반도체 소자들, 및 층간 절연막들을 포함하는 하부 구조체(100)를 준비한다. 상세하게, 하부 구조체(100)는 메모리 셀들이 배치되는 셀 영역(CR)과, 메모리 셀들을 제어하는 주변 회로들이 배치되는 주변회로 영역(PR)을 포함할 수 있다. 메모리 셀들 및 주변회로를 구성하는 반도체 소자들은 예를 들어, MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 일 실시예에 따르면, 셀 영역(CR)의 하부 구조체(100)에 게이트 라인들(미도시) 및 비트 라인들(미도시)이 형성될 수 있으며, MOS 트랜지스터의 소오스/드레인 전극들 및 게이트 전극과 연결되는 콘택 플러그들이 형성될 수 있다.
하부 구조체(100)의 최상층은 평탄화된 층간 절연막으로 구성될 수 있다. 층간 절연막은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
하부 구조체(100) 상에, 몰드 구조체가 형성될 수 있다. 몰드 구조체는 하부 구조체(100) 상에 차례로 적층된 식각 방지막(110), 제 1 몰드막(120), 제 1 지지막(130), 제 2 몰드막(140), 제 2 지지막(150)을 포함할 수 있다. 제 1 몰드막(120) 및 제 2 몰드막(140)은 예를 들어, 실리콘 산화막(SiO2) 또는 게르마늄(Ge)이 포함된 산화막일 수 있다. 제 1 몰드막(120)은 제 2 몰드막(140)보다 더 두껍게 형성될 수 있다. 제 1 몰드막(120) 및 제 2 몰드막(140)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성할 수 있다.
식각 방지막(110)은 하부 구조체(100)와 제 1 몰드막(120)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 식각 방지막(110)은 예를 들어, 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)일 수 있다.
제 1 지지막(130) 및 제 2 지지막(150)은 제 1 몰드막(120) 및 제 2 몰드막(140)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 지지막(130) 및 제 2 지지막(150)은 예를 들어, SiN 또는 SiCN으로 형성될 수 있다. 제 2 지지막(150)은 제 1 지지막(130)보다 더 두껍게 형성될 수 있다.
도 4b를 참조하면, 제 2 지지막(150) 상에 마스크 구조체(160)를 형성한다. 마스크 구조체(160)은 오프닝(162)를 포함할 수 있다. 오프닝(162)는 하부 구조체(100)의 셀 영역(CR) 상에 형성될 수 있다. 이에 따라, 오프닝(162)는 셀 영역(CR)에 증착된 제 2 지지막(150)의 일부분을 노출시킬 수 있다. 마스크 구조체(160)은 제 2 지지막(150) 상에 차례로 적층된 하드 마스크 패턴(미도시) 및 유기 마스크 패턴(미도시)을 포함할 수 있다. 하드 마스크 패턴은 폴리 실리콘막 및 산화막으로 형성될 수 있다. 유기 마스크 패턴은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성될 수 있다.
도 4c를 참조하면, 마스크 구조체(160)를 식각 마스크로 사용하여 몰드 구조체를 식각하여 하부 전극홀(164)을 형성한다. 상세하게, 하부 전극홀(164)은 오프닝(162)에 노출된 제 2 지지막(150), 제 2 몰드막(140), 제 1 지지막(130) 및 제 1 몰드막(120)을 차례로 식각하여 형성될 수 있다.
하부 전극홀(164)을 형성하기 위한 이방석 식각 공정은 제 1 및 제 2 몰드막들(120, 140)과 제 1 및 제 2 지지막들(130, 150)에 대한 식각률 차이가 10% 이하의 식각 레서피가 이용될 수 있다. 또한, 하부 전극홀(164)을 형성하는 이방성 식각 공정은 제 1 및 제 2 몰드막들(120, 140)을 식각하는 식각 가스와 제 1 및 제 2 지지막들(130, 150)을 형성하는 식각 가스가 사용될 수 있다. 하부 전극홀(164)을 형성할 때, 식각 방지막(110)이 리세스되어 식각 방지 패턴(111)이 형성될 수 있다.
도 4d를 참조하면, 하부 전극홀(164)에 노출된 몰드 구조체의 측벽을 덮는 보호막(170)을 형성한다. 보호막(170)은 후속 공정에서 형성되는 하부 전극(172) 및 제 1 및 제 2 몰드막들(120, 140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 보호막(170)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 보호막(170)은 약 10Å 내지 50Å의 두께로 형성될 수 있다. 보호막(170)은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술(예를 들어, CVD 또는 ALD)을 이용하여 형성될 수 있다.
하부 전극홀(164)을 채워 셀 영역(CR)의 하부 구조체(100) 상에 하부 전극(172)을 형성한다. 상세하게, 하부 구조체(100) 상에 하부 전극홀(164)을 채우는 하부 전극막(미도시)을 형성할 수 있다. 종횡비가 큰 하부 전극홀(164)에 하부 전극막을 형성하기 위해서, 하부 전극막은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술(예를 들어, CVD 또는 ALD)을 이용하여 형성될 수 있다. 마스크 구조체(160)의 상부면이 노출될 때까지 하부 전극막에 대해 평탄화 공정을 수행하여 하부 전극홀(164)에 하부 전극(172)을 형성할 수 있다. 평탄화 공정은 화학적 기계 연마(CMP)공정 또는 에치-백(Etch back)공정일 수 있다.
하부 전극(172)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 하부 전극(172)예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 하부 전극(172)은 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한 하부 전극막은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극(172)은 PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화막과 SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수 있다.
도 4e를 참조하면, 마스크 구조체(160)을 제거하여 제 2 지지막(150)의 상부면이 노출될 수 있다. 마스크 구조체(160)를 제거할 때, 마스크 구조체(160)에 노출된 보호막(170)의 일부분이 같이 제거될 수 있다. 마스크 구조체(160)는 건식 식각으로 제거될 수 있다. 건식 식각으로 마스크 구조체(160)을 제거할 경우 불소 계열의 가스를 사용할 수 있으며, 예를 들어 CF4, CF4/O2, SF6, C2F6/O2 또는 NF3일 수 있다.
마스크 구조체(160)가 제거되는 동안 제 2 지지막(150)의 상부 일부분이 제거될 수 있다. 이에 따라, 제 2 지지막(150)의 두께가 감소될 수 있다.
도 4f를 참조하면, 제 2 지지막(150) 상에 제 2 지지막(150)의 일부분을 노출시키는 마스크 패턴(174)을 형성한다. 마스크 패턴(174)을 식각 마스크로 사용하여 마스크 패턴(174)에 노출된 제 2 지지막(150)의 일부분을 식각하여 제 2 몰드막(140)을 노출시키는 개구부(176)를 형성할 수 있다. 개구부(176)가 형성되는 동시에 제 2 지지 패턴(151)이 형성될 수 있다. 제 2 지지막(150)의 일부는 이방성 식각으로 제거될 수 있다. 제 2 지지 패턴(151)은 하부 전극(172)의 일측벽에 형성되어, 인접하는 다른 하부 전극(172)의 일측벽과 접촉할 수 있다. 따라서, 제 2 지지 패턴(151)은 인접하는 복수 개의 전극들(172)의 상부 영역을 지지할 수 있다. 제 2 지지막(150)이 식각될 때 과도 식각(over etch)에 의하여 제 2 몰드막(140)의 상부 일부분이 제거될 수 있다.
주변회로 영역(PR)의 하부 구조체(100) 상에 마스크 패턴(174)에 노출된 제 2 지지막(150) 및 제 2 몰드막(140)의 상부 일부분이 같이 제거될 수 있다.
도 4g를 참조하면, 개구부(176)을 형성한 후, 마스크 패턴(174)은 제거된다. 개구부(176)를 통해 제 2 몰드막(140), 제 1 지지막(130) 및 제 1 몰드막(120)을 순차적으로 제거한다. 상세하게, 제 2 지지 패턴(151)에 대해 식각 선택성을 갖는 식각 용액을 개구부(176)에 제공하여 제 2 몰드막(140)을 완전히 제거할 수 있다. 제 2 몰드막(140)이 실리콘 산화막으로 형성된 경우, 불산을 포함하는 식각액을 이용하여 습식 식각으로 제거될 수 있다. 다른 실시예에 따르면, 제 2 몰드막(140)이 실리콘 질화막으로 형성된 경우, 인산을 포함하는 식각액을 이용하여 습식 식각 공정으로 제거될 수 있다.
제 2 몰드막(140)을 제거한 후에 개구부(176)에 노출된 제 1 지지막(130)의 일부분을 제거하여 제 1 지지 패턴(131)을 형성할 수 있다. 제 1 지지 패턴(131)은 하부 전극(172)의 일측벽에 형성되어, 인접하는 하부 전극(172)의 일측벽과 접촉할 수 있다. 따라서, 제 1 지지 패턴(131)은 인접하는 복수 개의 하부 전극들(172)의 하부 영역을 지지할 수 있다. 제 1 지지막(130)의 일부는 이방성 식각으로 제거될 수 있다. 제 1 지지막(130)의 일부분이 제거될 때 노출되는 보호막(170)의 일부분이 식각될 수 있고, 동시에 과도 식각(over etch)에 의하여 제 1 몰드막(120)의 상부 일부분이 제거될 수 있다.
제 1 지지 패턴(131)에 노출된 제 1 몰드막(120)은 제 2 지지 패턴(151) 및 제 1 지지 패턴(131)에 대해 식각 선택성을 갖는 식각 용액으로 제거될 수 있다. 식각 용액은 개구부(176)를 통해 제공되어 제 1 몰드막(120)을 완전히 제거할 수 있다. 제 1 몰드막(120)은 제 2 몰드막(140)과 동일한 물질로 형성되기 때문에 동일한 식각 용액 및 동일한 식각 방법으로 제거될 수 있다. 제 1 몰드막(120) 및 제 2 몰드막(140)이 제거되어 식각 방지 패턴(111)이 노출될 수 있다.
제 1 지지 패턴(131) 및 제 2 지지 패턴(151)에 노출된 보호막(170)은 제 1 몰드막(120) 및 제 2 몰드막(140)이 식각될 때 같이 식각될 수 있다. 이에 따라, 제 1 지지 패턴(131) 및 제 2 지지 패턴(151)과 접촉하지 않는 하부 전극(172)의 일부 측벽은 노출될 수 있다.
주변회로 영역(PR)의 하부 구조체(100) 상에 형성된 제 2 몰드막(140), 제 1 지지막(130) 및 제 1 몰드막(120)이 완전히 제거될 수 있다. 이에 따라, 주변회로 영역(PR)의 하부 구조체(100) 상의 식각 방지 패턴(111)이 노출될 수 있다.
도 4h를 참조하면, 하부 구조체(100)의 셀 영역(CR) 상에 형성된 제 1 지지 패턴(131), 제 2 지지 패턴(151), 하부 전극(172)의 측벽 및 식각 방지 패턴(111)의 상부면을 컨포말하게 덮는 유전막(180)을 형성한다. 유전막(180)은 하부 구조체(100)의 주변회로 영역(PR) 상에 형성된 식각 방지 패턴(111)의 상부면을 덮을 수 있다. 상세하게, 개구부(176)를 통해 유전물질을 제공하여 유전막(180)을 형성할 수 있다. 유전막(180)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
유전막(180)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(180)은 약 50Å 내지 약 150Å의 두께를 가질 수 있다.
유전막(180) 상에 상부 전극(182)을 형성한다. 상부 전극(182)은 유전막(180)을 컨포말하게 덮도록 형성될 수 있다. 상부 전극(182)은 제 1 상부 전극(182a), 제 2 상부 전극(182b) 및 제 3 상부 전극(182c)을 포함할 수 있다. 제 1 상부 전극(182a)은 제 1 지지 패턴(131)의 아래에 형성될 수 있다. 제 2 상부 전극(182b)은 제 1 지지 패턴(131) 및 제 2 지지 패턴(151) 사이에 형성될 수 있다. 제 3 상부 전극(182c)은 제 2 지지 패턴(151) 위에 형성될 수 있다. 상세하게, 제 1 상부 전극(182a)은 하부 구조체(100), 제 1 하부 전극(172a) 및 제 1 지지 패턴(131)을 덮을 수 있다. 제 2 상부 전극(182b)은 제 1 지지 패턴(131), 제 2 지지 패턴(151) 및 제 2 하부 전극(172b)을 덮을 수 있다. 제 3 상부 전극(182c)은 제 2 지지 패턴(151) 및 제 3 하부 전극(172c)을 덮을 수 있다.
하부 구조체(100), 제 1 지지 패턴(131) 및 제 1 지지 패턴(131)의 하부에 위치하는 제 1 하부 전극(172a)으로 정의되는 제 1 공간(S1)은 상부 전극(182)으로 완전히 채워지지 않을 수 있다. 따라서, 제 1 공간(S1)은 제 1 상부 전극(182a)으로 둘러싸일 수 있다.
제 1 지지 패턴(131), 제 2 지지 패턴(151) 및 제 1 지지 패턴(131)과 제 2 지지 패턴(151) 사이에 위치하는 제 2 하부 전극(172b)으로 정의되는 제 2 공간(S2)은 상부 전극(182)으로 완전히 채워지지 않을 수 있다. 따라서, 제 2 공간(S2)은 제 2 상부 전극(182b)으로 둘러싸일 수 있다.
상부 전극(182)은 개구부(176)의 내벽을 덮으며, 개구부(176)는 상부 전극(182)으로 완전히 채워지지 않을 수 있다.
상부 전극(182)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 상부 전극(182)은 불순물이 도핑된 반도체 물질, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중 적어도 어느 하나를 포함할 수 있다. 상부 전극(182)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 상부 전극(182)은 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(182)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속막으로 형성될 수 있다. 상부 전극(182)은 인장 응력(tensile stress) 특성을 가질 수 있다.
다시 도 2a를 참조하면, 상부 전극(182) 상에 베리어막(184)을 형성한다. 하부 구조체(100)의 셀 영역(CR) 상의 베리어막(184)은 하부 전극(172)의 상부면 상에 배치된 상부 전극(182)을 덮도록 형성될 수 있다.
제 2 지지 패턴(151) 위에 제 3 공간(S3)이 형성될 수 있다. 상세하게, 제 3 공간(S3)은 제 2 지지 패턴(151), 제 2 지지 패턴(151) 상에 위치하는 제 3 하부 전극(172c) 및 베리어막(184)으로 정의될 수 있다. 제 3 공간(S3)은 상부 전극(182) 및 베리어막(184)으로 완전히 채워지지 않을 수 있다. 따라서, 제 3 공간(S3)은 제 3 상부 전극(182c) 및 베리어막(184)으로 둘러싸일 수 있다.
베리어막(184)은 개구부(176)의 상부를 덮어 하부 구조체(100) 상에 제 4 공간(S4)이 형성될 수 있다. 제 4 공간(S4)은 게구부(176)의 내벽을 덮는 상부 전극(182)과 베리어막(184)으로 정의될 수 있다. 제 4 공간(S4)은 베리어막(184)으로 완전히 채워지지 않을 수 있다.
도 2a 및 도 2b와 같이 참조하면, 베리어막(184)은 하부 구조체(100)의 주변회로 영역(PR)에 인접하는 제 1 지지 패턴(131) 및 제 2 지지 패턴(151)의 측벽들을 덮는 상부 전극(182)과 접촉하며, 주변회로 영역(PR)의 하부 구조체(100)를 덮을 수 있다. 이에 따라, 하부 구조체(100)의 주변회로 영역(PR)에 인접하는 셀 영역(CR) 상에 형성되는 베리어막(184)은 제 5 공간(S5) 및 제 6 공간(S6)을 형성할 수 있다. 상세하게, 제 5 공간(S5)은 제 1 상부 전극(182a) 및 베리어막(184)으로 둘러싸일 수 있다. 제 1 상부 전극(182a)은 제 1 지지 패턴(131)의 하부면 상의 제 1 꼭대기부(T1), 제 1 하부 전극(172a)의 측벽 상의 제 1 수직부(V1) 및 하부 구조체(100)의 상부면 상의 제 1 바닥부(B1)을 포함할 수 있다. 제 1 상부 전극(182a)의 제 1 수직부(V1)과 베리어막(184)는 제 5 공간(S5)을 개재하여 서로 이격될 수 있다.
제 6 공간(S6)은 제 2 상부 전극(182b) 및 베리어막(184)으로 둘러싸일 수 있다. 제 2 상부 전극(182a)은 제 2 지지 패턴(151)의 하부면 상의 제 2 꼭대기부(T2), 제 2 하부 전극(172b)의 측벽 상의 제 2 수직부(V2) 및 제 2 지지 패턴(151)의 상부면 상의 제 2 바닥부(B2)을 포함할 수 있다. 제 2 상부 전극(182b)의 제 2 수직부(V2)과 베리어막(184)은 제 6 공간(S6)을 개재하여 서로 이격될 수 있다.
베리어막(184)은 물리 기상 증착(PVD)으로 형성될 수 있다. 베리어막(184)은 상부 전극(182)과 동일한 물질로 형성될 수 있다. 베리어막(184)은 예를 들어, TiN, Ti, W, WN, Ru, MoN, AlN 또는 TaN을 포함할 수 있다. 베리어막(184)은 압축 스트레스의 특성을 가질 수 있다.
베리어막(184) 상에 캐핑막(186)을 형성한다. 캐핑막(186)은 베리어막(184)의 상부면을 덮도록 형성될 수 있다. 캐핑막(186)은 예를 들어, 붕소 이온이 포함된 실리콘 저머늄(SiGe)을 포함할 수 있다. 상세하게, 실리콘 저머늄(SiGe)을 형성할 때, 실리콘 분자가 포함된 가스 소스, 저머늄 분자가 포함된 가스 소스 및 붕소 이온이 포함된 가스 소스를 사용할 수 있다. 더불어, 실리콘 저머늄(SiGe)을 형성할 때, 공정 온도는 약 300°C 내지 약 430°C일 수 있다. 실리콘 저머늄(SiGe)에서의 실리콘의 함량은 약 30% 내지 약 60%일 수 있다. 캐핑막(186)은 면적이 좁은 캐패시터들과 면적이 넓은 메탈 콘택(미도시)이 전기적으로 잘 접촉할 수 있도록 버퍼막 기능을 가질 수 있다. 따라서, 캐핑막(186) 상에 메탈 콘택이 형성될 때, 메탈 콘택에 의하여 캐핑막(186)의 일부분이 식각될 수 있다.
종래에서, 캐핑막(186)은 상부 전극(182) 상에 바로 형성되었다. 따라서, 캐핑막(186)을 형성하는 가스 소스들 중에 포함된 실리콘 원자는 유전막(180)과 상부 전극(182) 사이의 계면에서 반응하여 불순물 막(예를 들어, TiSiN)을 형성시킬 수 있다. 불순물 막은 상부 전극(182)의 상부 일부분에 상부 전극(182)의 일함수 값을 저하시켜 캐패시터의 특성을 저하시킬 수 있다. 게다가, 캐핑막(186)을 형성하는 가스 소스들 중에 포함된 염소 이온은 상부 전극(182)의 식각을 유발할 수 있다. 따라서, 캐패시터의 특성을 저하시킬 수 있다.
본 발명의 실시예에 따르면, 상부 전극(182) 상에 베리어막(184)을 형성함으로써, 캐핑막(186)을 형성할 때 염소 이온이 직접적으로 상부 전극(182)와 반응하는 것을 방지할 수 있다. 그리고, 상부 전극(182)은 인장 응력(tensile stress) 특성을 가지고, 베리어막(184)은 압축 스트레스의 특성을 가지기 때문에 상부 전극(182)이 갖는 응력 특성을 베리어막(184)이 상쇄시키는 기능을 가질 수 있다. 아울러, 베리어막(184)은 상부 전극(182)의 상부에만 형성되기 때문에 캐핑막(186)이 균일한 산포를 갖는 베리어막(184) 상에 균일한 산포를 갖도록 형성될 수 있다.
본 발명의 실시예에 따르면, 도 3과 같이, 실리콘 원자에 의해 베리어막(184) 상에 불순물 막이라고 설명한 중간막(188, 도 3 참조)이 형성될 수 있다. 중간막(188)은 캐패시터에 실질적으로 사용되는 상부 전극(182)에 접촉하여 형성되지 않고, 베리어막(184)의 상부 일부분이 변하여 형성될 수 있다. 따라서, 중간막(188)은 상부 전극(182)의 전극 특성에 영향을 미치지 않게 된다.
캐핑막(186) 상에 메탈 콘택(미도시)이 형성될 수 있다. 캐핑막(186) 상에 메탈 콘택이 형성될 때, 메탈 콘택에 의하여 캐핑막(186)의 일부분이 식각될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 따른 전자 시스템의 블록도이다.
도 6을 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1250)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있다.
전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100:하부 구조체 111: 식각 방지 패턴
131: 제 1 지지 패턴 151: 제 2 지지 패턴
172:하부 전극 172a: 제 1 하부 전극
172b: 제 2 하부 전극 172c: 제 3 하부 전극
182a: 제 1 상부 전극 182b: 제 2 상부 전극
182c: 제 3 상부 전극 182: 상부 전극
184: 베리어막 186: 캐핑막
S1: 제 1 공간 S2: 제 2 공간
S3: 제 3 공간 S4: 제 4 공간
S5: 제 5 공간 S6: 제 6 공간
131: 제 1 지지 패턴 151: 제 2 지지 패턴
172:하부 전극 172a: 제 1 하부 전극
172b: 제 2 하부 전극 172c: 제 3 하부 전극
182a: 제 1 상부 전극 182b: 제 2 상부 전극
182c: 제 3 상부 전극 182: 상부 전극
184: 베리어막 186: 캐핑막
S1: 제 1 공간 S2: 제 2 공간
S3: 제 3 공간 S4: 제 4 공간
S5: 제 5 공간 S6: 제 6 공간
Claims (10)
- 하부 구조체;
상기 하부 구조체 상에 배치된 하부 전극;
상기 하부 전극의 표면을 컨포말하게 덮는 유전막;
상기 유전막 표면을 컨포말하게 덮는 상부 전극; 및
상기 상부 전극 상에 배치된 베리어막을 포함하되,
상기 하부 전극의 측부 상에 상기 베리어막과 상기 상부 전극으로 둘러싸인 공간이 제공되는 반도체 장치.
- 제 1 항에 있어서,
상기 하부 구조체 상에 상기 베리어막을 덮는 캐핑막을 더 포함하는 반도체 장치.
- 제 2 항에 있어서,
상기 베리어막과 상기 캐핑막 사이에 개재된 중간막을 더 포함하되,
상기 중간막은 TiSiN막인 반도체 장치.
- 제 1 항에 있어서,
상기 상부 전극 및 상기 베리어막은 동일한 물질을 포함하되,
상기 상부 전극은 인장 응력(tensile stress)을 갖고, 상기 베리어막은 압축 응력(compressive stress)을 갖는 반도체 장치.
- 제 1 항에 있어서,
상기 베리어막은 티타늄 질화막인 반도체 장치.
- 제 1 항에 있어서,
상기 하부 전극의 상기 측벽 상에 배치된 지지 패턴을 더 포함하는 반도체 장치.
- 하부 구조체;
상기 하부 구조체 상에 배치된 하부 전극;
상기 하부 전극의 일측벽 상에 배치된 제 1 지지 패턴;
상기 하부 구조체 상의 상기 하부 전극 및 상기 제 1 지지 패턴을 컨포말하게 덮는 유전막;
상기 유전막을 컨포말하게 덮는 상부 전극; 및
상기 하부 구조체 상에 배치되어 상기 하부 전극의 상부면을 덮는 베리어막을 포함하되,
상기 제 1 지지 패턴, 상기 하부 전극의 상기 일측벽 및 상기 하부 구조체는 상기 제 1 지지 패턴의 아래에 형성되는 제 1 공간을 정의하고,
상기 제 1 공간은 상기 상부 전극으로 둘러싸인 반도체 장치.
- 제 7 항에 있어서,
상기 하부 전극은 상기 제 1 지지 패턴의 아래에 위치하는 제 1 하부 전극 및 상기 제 1 지지 패턴의 위에 위치하는 제 2 하부 전극을 포함하고,
상기 상부 전극은 상기 제 1 하부 전극을 덮는 제 1 상부 전극 및 상기 제 2 하부 전극을 덮는 제 2 상부 전극을 포함하는 반도체 장치.
- 제 8 항에 있어서,
상기 베리어막은 상기 제 1 지지 패턴의 측면을 덮는 상기 상부 전극과 접촉하며 상기 하부 구조체의 상부면 상으로 연장하는 반도체 장치.
- 제 9 항에 있어서,
상기 제 1 상부 전극은 상기 제 1 하부 전극의 측벽을 덮는 제 1 수직부를 포함하되,
상기 제 1 공간은 상기 제 1 수직부와 상기 베리어막 사이에 개재되는 반도체 장치.
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| US11075204B2 (en) * | 2018-12-14 | 2021-07-27 | Xia Tai Xin Semiconductor (Qing Dao) Ltd. | Semiconductor device and method for fabricating the same |
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| KR102645594B1 (ko) * | 2019-03-29 | 2024-03-11 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
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| KR20220014953A (ko) * | 2020-07-29 | 2022-02-08 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140103491A1 (en) * | 2012-10-16 | 2014-04-17 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11261028A (ja) | 1998-03-12 | 1999-09-24 | Toshiba Corp | 薄膜キャパシタ |
| US6297527B1 (en) | 1999-05-12 | 2001-10-02 | Micron Technology, Inc. | Multilayer electrode for ferroelectric and high dielectric constant capacitors |
| US6190963B1 (en) | 1999-05-21 | 2001-02-20 | Sharp Laboratories Of America, Inc. | Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same |
| US6559499B1 (en) | 2000-01-04 | 2003-05-06 | Agere Systems Inc. | Process for fabricating an integrated circuit device having capacitors with a multilevel metallization |
| US6344964B1 (en) | 2000-07-14 | 2002-02-05 | International Business Machines Corporation | Capacitor having sidewall spacer protecting the dielectric layer |
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| US20120064690A1 (en) | 2010-09-10 | 2012-03-15 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
| US8664076B2 (en) | 2011-09-21 | 2014-03-04 | Texas Instruments Incorporated | Method of forming a robust, modular MIS (metal-insulator-semiconductor) capacitor with improved capacitance density |
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-
2015
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140103491A1 (en) * | 2012-10-16 | 2014-04-17 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180066523A (ko) * | 2016-12-09 | 2018-06-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN109994449A (zh) * | 2018-01-03 | 2019-07-09 | 三星电子株式会社 | 具有支撑图案的半导体器件 |
| US10483346B2 (en) | 2018-01-03 | 2019-11-19 | Samsung Electronics Co., Ltd. | Semiconductor device with support pattern |
| US10714565B2 (en) | 2018-01-03 | 2020-07-14 | Samsung Electronics Co., Ltd. | Semiconductor device with support pattern |
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