CN109994449A - 具有支撑图案的半导体器件 - Google Patents

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Abstract

一种半导体器件包括：在半导体衬底上的多个柱；以及支撑图案，与柱的一些侧表面接触并将柱彼此连接，其中支撑图案包括暴露柱的其它侧表面的开口，每个柱包括与支撑图案接触的第一柱上部以及与支撑图案间隔开的第二柱上部，第二柱上部具有凹入斜面。

Description

具有支撑图案的半导体器件
技术领域
实施方式涉及包括支撑图案的半导体器件。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子工业中是有益的。
发明内容
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在半导体衬底上的多个柱；以及支撑图案，与柱的一些侧表面接触并将柱彼此连接，其中支撑图案包括暴露柱的其它侧表面的开口，每个柱包括与支撑图案接触的第一柱上部以及与支撑图案间隔开的第二柱上部，第二柱上部具有凹入斜面。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在半导体衬底上的多个底电极；以及支撑图案，与底电极的一些侧表面接触并将底电极彼此连接，其中支撑图案包括暴露底电极的其它侧表面的开口，底电极的上部的每个具有部分凹入的斜面。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在半导体衬底上的多个底电极；以及支撑图案，与底电极的一些侧表面接触并将底电极彼此连接，其中支撑图案包括暴露底电极的其它侧表面的开口，底电极的上部的每个具有部分凹入的斜面，支撑图案的底表面比该凹入的斜面的底端离半导体衬底更远。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将明显，附图中：
图1示出显示了根据示例性实施方式的半导体器件的俯视图。
图2示出沿图1的线C-C'截取的剖视图。
图3A示出显示了图1或2的一部分的透视图。
图3B示出显示了底电极的上部的放大剖视图。
图4示出显示了根据示例性实施方式的半导体器件的剖视图。
图5示出显示了根据示例性实施方式的半导体器件的剖视图。
图6示出部分显示了图5的半导体器件的透视图。
图7示出显示了根据示例性实施方式的半导体器件的俯视图。
图8至12示出在制造具有图2的剖面的半导体器件的方法中的阶段的剖视图。
图13示出显示了根据示例性实施方式的半导体器件的剖视图。
图14示出显示了制造具有图13的剖面的半导体器件的方法的剖视图。
具体实施方式
图1示出显示了根据示例性实施方式的半导体器件的俯视图。图2示出沿图1的线C-C'截取的剖视图。图3A示出显示了图1或2的一部分的透视图。图3B示出显示了底电极的上部的放大剖视图。
参照图1、2、3A和3B，可以提供半导体衬底102。半导体衬底102可以是或者可以包括例如单晶硅衬底。层间电介质层104可以设置在半导体衬底102上。层间电介质层104可以由例如硅氧化物层形成。层间电介质层104中可以提供有穿透层间电介质层104以与半导体衬底102电连接的多个底电极接触106。底电极接触106可以包括杂质掺杂的多晶硅图案、钛氮化物层和钨层中的一个或更多个。
在一实现方式中，半导体衬底102上可以提供有限定有源区的器件隔离层。半导体衬底102中可以提供有掩埋字线。字线可以通过栅极电介质层和盖图案与半导体衬底102绝缘。源/漏区可以被提供为包括设置在每个字线的相反两侧上的半导体衬底102中的杂质掺杂区。每个字线的一侧上的杂质掺杂区可以电连接到对应的位线。底电极接触106可以电连接到每个字线的相反一侧上的对应的杂质掺杂区。
蚀刻停止层108可以设置在层间电介质层104上。蚀刻停止层108可以由例如硅氮化物层形成。蚀刻停止层108上可以提供有穿透蚀刻停止层108以与对应的底电极接触106接触的底电极BE。底电极BE可以全部具有相同的形状并由相同的材料形成。例如，底电极BE可以由钛氮化物或杂质掺杂的多晶硅形成。底电极BE可以具有如图1所示在俯视图中拥有圆形剖面的柱形状、以及如图2所示在剖视图中没有空腔的插塞形状。
每个底电极BE可以具有上部与支撑图案112接触的侧表面。支撑图案112可以由例如硅氮化物层形成。支撑图案112可以与所有底电极BE的侧表面接触。支撑图案112可以包括开口140。如图2的剖视图所示，支撑图案112可以具有上部和下部。所述下部的宽度可以大于所述上部的宽度。支撑图案112可以具有拥有凹陷轮廓的侧表面。
每个底电极BE可以包括与支撑图案112接触的第一柱上部P1以及与支撑图案112间隔开的第二柱上部P2。第一柱上部P1可以具有在与支撑图案112的顶端的高度相同的高度(例如离半导体衬底102的距离)处的顶端(例如远离半导体衬底102的端部)。第一柱上部P1可以具有与支撑图案112的顶表面共面的顶表面。第二柱上部P2可以被暴露在开口140中的对应开口内。第二柱上部P2可以具有凹陷面R。凹陷面R可以被称为凹入斜面。凹陷面R可以是弯曲表面。凹陷面R可以从第二柱上部P2的下端边缘E2与邻近第二柱上部P2的第一柱上部P1的上端边缘E1之间的直线L凹进。第二柱上部P2的下端边缘E2可以对应于凹陷面R的底端。支撑图案112可以具有在第一高度H1(例如，离半导体衬底102的第一距离)处的底表面。第二柱上部P2的下端边缘E2可以位于第二高度H2(例如，离半导体衬底102的第二距离)处。第一高度H1可以大于第二高度H2。
如图2所示，暴露于一个开口140或暴露在一个开口140处的相邻底电极BE之间的上部的间隔D1可以大于所述相邻底电极BE之间的下部的间隔D2。凹陷面R可以部分地提供在每个底电极BE的上部上。
参照图1和3A，当第一柱上部P1和第二柱上部P2之间的边界N1与支撑图案112的侧表面S1连接时，可以获得平面圆形，支撑图案112的开口140暴露侧表面S1。当在俯视图中看时，底电极BE可以具有圆形形状，该圆形形状的中心C1被边界N1穿过或者穿过边界N1。
电介质层124可以共形地覆盖支撑图案112的表面和底电极BE的表面。电介质层124可以由例如介电常数大于硅氧化物层的介电常数的诸如铝氧化物层的金属氧化物层形成。电介质层124可以用顶电极TE覆盖。顶电极TE可以由例如钛氮化物层、钨层、杂质掺杂的多晶硅层或杂质掺杂的硅锗层形成。
图4示出显示了根据示例性实施方式的半导体器件的剖视图。
参照图4，根据一些实施方式的半导体器件可以被构造使得支撑图案112在其下部与上部之间具有相同或均一的宽度。当模制层(见图11的110)在制造半导体器件过程中被去除时，可以控制蚀刻剂和/或工艺条件以改变支撑图案112的最终形状。其它构造可以与参照图1至3B所述的构造相同或相似。
图5示出显示了根据示例性实施方式的半导体器件的剖视图。图6示出部分显示了图5的半导体器件的透视图。
参照图5和6，根据一些实施方式的半导体器件可以被构造使得底电极BE具有杯形状(例如中空圆筒形状)，该杯形状的芯是空的。底电极BE可以包括与支撑图案112接触的第一柱上部P1、以及与支撑图案112间隔开的第二柱上部P2。第一柱上部P1可以具有在与支撑图案112的顶端的高度相同的高度处的顶端。第一柱上部P1可以具有与支撑图案112的顶表面共面的顶表面。
如图5所示，底电极BE可以具有空的芯，并且在图5中呈现为第二柱上部P2与第一柱上部P1间隔开。然而，如图6所示，第二柱上部P2可以连接到第一柱上部P1。第二柱上部P2在俯视图中可以具有“C”形状。第二柱上部P2可以被暴露在开口140中的对应开口内。第二柱上部P2可以具有凹陷面R。凹陷面R可以被称为凹入斜面。支撑图案112可以具有在比凹陷面R的底端的位置高的位置处的底表面(例如，面向半导体衬底102的表面)。
电介质层124不仅可以共形地覆盖底电极BE的外侧壁和内侧壁，而且可以共形地覆盖底电极BE的内部底表面。电介质层124可以包括介电常数大于硅氧化物层的介电常数的诸如金属氧化物层的高k电介质层。顶电极TE可以设置在电介质层124上。顶电极TE可以填充底电极BE的空的芯。在一实现方式中，顶电极TE可以形成为具有包括钛氮化物层和硅锗层的双层。
其它构造可以与参照图1至3B所述的构造相同或相似。
图7示出显示了根据示例性实施方式的半导体器件的俯视图。
参照图7，开口140可以具有与图1所示的平面形状不同的平面形状。当第一柱上部P1和第二柱上部P2之间的边界N1与支撑图案112的暴露于开口140的侧表面S1连接时，可以获得平面多边形形状。多边形形状可以是例如三角形或四边形。四边形可以是例如矩形、梯形或平行四边形。其它构造可以与参照图1至6所述的构造相同或相似。
图8至12示出在制造具有图2的剖面的半导体器件的方法中的阶段的剖视图。
参照图8，可以提供半导体衬底102。在一实现方式中，器件隔离层可以在半导体衬底102上形成，限定有源区。字线可以在半导体衬底102中形成，同时通过栅极电介质层和盖图案与半导体衬底102绝缘。杂质区可以在每个字线的相反两侧上的半导体衬底102中形成。位线可以在半导体衬底102上形成以与每个字线的一侧上的杂质区电连接。
层间电介质层104可以在半导体衬底102上形成。层间电介质层104可以被蚀刻以形成暴露每个字线的相反一侧上的杂质区的接触孔，接触孔可以用导电材料填充，然后可以执行平坦化蚀刻工艺以形成底电极接触106。每个底电极接触106可以包括存储节点接触和着落垫中的一个或更多个。
蚀刻停止层108可以在层间电介质层104和底电极接触106上形成。模制层110和支撑层112a可以在蚀刻停止层108上顺序地形成。蚀刻停止层108可以由对模制层110表现出蚀刻选择性的材料形成。例如，蚀刻停止层108可以由硅氮化物层形成。模制层110可以由基于硅氧化物的层形成。当多晶硅不用于形成下面将讨论的底电极(见图10的BE)时，模制层110可以由多晶硅层或硅锗层形成。支撑层112a可以由硅氮化物层形成。蚀刻停止层108、模制层110和支撑层112a可以通过诸如化学气相沉积、原子层沉积、物理气相沉积或溅射的沉积工艺形成。
参照图9，第一掩模图案116可以在支撑层112a上形成，以形成底电极孔118。第一掩模图案116可以包括例如光致抗蚀剂图案。第一掩模图案116可以用作蚀刻掩模以顺序地图案化支撑层112a和模制层110，该步骤可以暴露蚀刻停止层108。蚀刻停止层108可以被蚀刻以形成暴露底电极接触106的顶表面的底电极孔118。
参照图10，第一掩模图案116可以被去除。当第一掩模图案116由光致抗蚀剂图案形成时，可以执行灰化工艺以去除第一掩模图案116。然后，支撑层112a可以在其顶表面上或在其顶表面处被暴露。导电层可以被共形地堆叠以填充底电极孔118，然后可以执行例如化学机械抛光(CMP)或整体回蚀刻工艺的平坦化蚀刻工艺，以暴露支撑层112a的顶表面并同时在对应的底电极孔118中形成底电极BE。支撑层112a可以用作平坦化蚀刻工艺的停止层。第二掩模图案120可以在底电极BE和支撑层112a上形成。第二掩模图案120可以包括掩模开口，该掩模开口限制下面将讨论的开口(见图11的140)的位置和形状。
参照图1和11，第二掩模图案120可以用作蚀刻掩模以蚀刻底电极BE和支撑层112a，结果可以形成开口140以暴露模制层110。蚀刻工艺可以被执行为各向同性蚀刻工艺，该各向同性蚀刻工艺提供有蚀刻底电极BE的蚀刻剂和蚀刻支撑层112a的蚀刻剂。因此，凹陷面R可以在每个底电极BE的上部上形成。通过各向同性蚀刻工艺形成的凹陷面R可以具有缓缓弯曲的表面。该弯曲表面可以提高下面将讨论的电介质层(见图2的124)的涂覆能力，结果可以形成电介质层124至均一的厚度。
可以选择同步供给或依次供给来供应蚀刻底电极BE的蚀刻剂和蚀刻支撑层112a的蚀刻剂。当选择依次供给时，可以供应蚀刻底电极BE的蚀刻剂来执行各向同性蚀刻工艺，此后可以供应蚀刻支撑层112a的蚀刻剂来执行各向异性蚀刻工艺。这种情况可以形成图4所示的支撑图案112和底电极BE。
当蚀刻工艺被执行为各向异性蚀刻工艺时，凹陷面R会具有骤然弯折的剖面轮廓，而不是缓缓弯曲的轮廓。例如，凹陷面R会具有深挖拐角。在这种情况下，蚀刻工艺残留物会收集在拐角中，进而会难以在拐角上共形地形成下面将讨论的电介质层(见图2的124)。总而言之，半导体器件会被降低可靠性。
支撑层112a可以被蚀刻成支撑图案112。支撑图案112可以具有侧表面S1，侧表面S1的轮廓与凹陷面R的轮廓相似。开口140可以暴露凹陷面R和支撑图案112的侧表面S1。模制层110可以在其暴露于开口140或暴露在开口140处的上部上部分地凹陷。碗形状可以通过凹陷面R、支撑图案112的侧表面S1以及模制层110的凹陷顶表面形成。这可以是为了帮助防止模制层110的顶表面不被显露的未蚀刻或未敞开现象而执行的过蚀刻的结果。然后，支撑图案112可以最终形成为具有在比凹陷面R的底端的高度大的高度处的底表面。
参照图1和12，第二掩模图案120可以被去除。去除动作可以对暴露于开口140的模制层110执行。当模制层110由硅氧化物层形成时，模制层110可以通过干蚀刻工艺或使用氢氟酸的湿蚀刻工艺被去除。模制层110的去除可以暴露支撑图案112的底表面、支撑图案112之下的底电极BE的侧表面、以及蚀刻停止层108的顶表面。在该步骤中，相邻底电极BE的上部之间的间隔可以由于形成在底电极BE的上部上的凹陷面R而变得更宽，因此，在底电极BE的下部之间可以容易地供应(或扩散)蚀刻模制层110的蚀刻剂。因此，模制层110可以有效地且可靠地被去除。该结构差异可以随着底电极BE的高宽比增大而具有更大的效果。当执行蚀刻工艺以去除模制层110时，支撑图案112的下端部和/或底电极BE的突出部分可以被部分地去除。
开口140可以在平面形状和间距上相同。开口140可以部分地暴露所有底电极BE的侧表面，并且底电极BE的暴露侧表面的面积可以彼此相同。因此，在去除模制层110和/或沉积下面将参照图2讨论的电介质层124和顶电极TE时，可以消除或减少负载效应，并且可以保持相同的工艺条件而不管位置如何。例如，当供应蚀刻模制层110的蚀刻剂时，模制层110可以在所有底电极BE的侧表面附近用蚀刻剂以均匀的浓度分布或均匀的蚀刻速率来去除，该情形可以防止底电极BE被过度损坏。此外，在下面参照图2所述的后续工艺中，电介质层124和顶电极层TE可以形成为具有它们均一的厚度而不管位置如何。
支撑图案112可以与底电极BE的侧表面部分接触，因此可以在去除模制层110时防止底电极BE的倒塌。
参照回图2，电介质层124可以在半导体衬底102上共形地形成。与以上所述同样地，凹陷面R可以导致相邻底电极BE在它们的其上形成凹陷面R的上部之间具有间隔D1，间隔D1比所述相邻底电极BE的下部之间的间隔D2宽，因此，在底电极BE的下部之间可以容易地供应(或扩散)形成电介质层124的沉积气体。然后，电介质层124可以被更均匀地形成。该结构差异可以随着底电极BE的高宽比增大而具有更大的效果。
顶电极TE可以在电介质层124上形成。顶电极TE可以填充底电极BE之间的空间。与以上所述同样地，相邻底电极BE的上部之间的间隔D1可以由于形成在所述相邻底电极BE的上部上的凹陷面R而变得更宽，因此，在底电极BE的下部之间可以容易地供应(或扩散)形成顶电极TE的沉积气体。然后，在底电极BE的下部之间可以更容易地沉积顶电极TE。该结构差异可以随着底电极BE的高宽比增大而具有更大的效果。结果，半导体器件可以被制造为具有提高的可靠性。
图13示出显示了根据示例性实施方式的半导体器件的剖视图。
参照图13，根据本实施方式的半导体器件还可以包括在支撑图案112之下(例如，比支撑图案112离半导体衬底102更近)的辅助支撑图案111。辅助支撑图案111可以与支撑图案112间隔开。辅助支撑图案111可以具有与支撑图案112的平面形状相同的平面形状。辅助支撑图案111可以竖直地重叠支撑图案112。辅助支撑图案111可以具有比形成在底电极BE的上部上的凹陷面R的底端低的顶表面。底电极BE可以在与辅助支撑图案111的水平相同的水平处没有凹陷部分，并且可以在支撑图案112之下具有均一的宽度。辅助支撑图案111和支撑图案112可以由相同的材料形成，例如硅氮化物层。电介质层124可以共形地覆盖辅助支撑图案111的表面。其它构造可以与参照图4讨论的构造相同或相似。
图14示出显示了制造具有图13的剖面的半导体器件的方法的剖视图。
参照图14，在图8的步骤中，下模制层110a、辅助支撑层、上模制层110b和支撑层112a可以在蚀刻停止层108上顺序地堆叠。下模制层110a和上模制层110b可以由相同的材料形成，例如硅氧化物层。辅助支撑层和支撑层112a可以由相同的材料形成，例如硅氮化物层。支撑层112a、上模制层110b、辅助支撑层、下模制层110a和蚀刻停止层108可以被蚀刻以形成与图9所示的底电极孔相似的底电极孔118，接着底电极BE可以与图10所示的底电极相似地形成。与图11所示类似，第二掩模图案120可以用作蚀刻掩模以执行各向同性蚀刻工艺，该各向同性蚀刻工艺被供以蚀刻底电极BE的蚀刻剂和蚀刻支撑层112a的蚀刻剂。开口140可以被形成以暴露上模制层110b的上部。因此，凹陷面R可以在每个底电极BE的上部上形成。支撑层112a可以被蚀刻成支撑图案112。
接着参照图14，可以提供蚀刻上模制层110b的蚀刻剂，以在第二掩模图案120仍用作蚀刻掩模的状态下执行各向同性蚀刻工艺，该动作可以暴露辅助支撑层。可以提供蚀刻辅助支撑层的蚀刻剂以执行各向异性蚀刻工艺从而图案化辅助支撑层，而没有提供蚀刻底电极BE的蚀刻剂，该步骤可以形成辅助支撑图案111并暴露下模制层110a。
下模制层110a和上模制层110b可以被去除。电介质层124和顶电极TE可以被沉积以制造图13的半导体器件。
经由总结和回顾，随着电子工业的显著发展，半导体器件正被高度集成。半导体器件的图案的线宽可以为了其高度集成而减小。新的和/或昂贵的曝光技术可以用于图案的精细化，这可能难以使半导体器件高度集成。可以考虑新的集成技术。例如，可以考虑在DRAM存储器件中的半导体衬底内埋入字线。
实施方式可以提供具有提高的可靠性的半导体器件。
根据一些实施方式，半导体器件可以被构造使得凹入斜面形成在底电极的上部上，并且电介质层被共形地形成。结果，半导体器件可以被制造为具有提高的可靠性。
这里已经公开了示例实施方式，并且虽然采用了特定的术语，但是它们仅在一般和描述性的意义上被使用和解释而不是为了限制的目的。在一些情况下，在本申请的提交时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变而不背离如所附权利要求阐明的本发明的精神和范围。
2018年1月3日在韩国知识产权局提交的题为“具有支撑图案的半导体器件”的韩国专利申请第10-2018-0000772号通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
在半导体衬底上的多个柱；以及
支撑图案，与所述柱的一些侧表面接触并且将所述柱彼此连接，其中
所述支撑图案包括暴露所述柱的其它侧表面的开口，
所述柱的每个包括与所述支撑图案接触的第一柱上部以及与所述支撑图案间隔开的第二柱上部，以及
所述第二柱上部具有凹入斜面。
2.如权利要求1所述的半导体器件，其中所述第一柱上部的顶端具有与所述支撑图案的顶端的高度相同的高度。
3.如权利要求1所述的半导体器件，其中所述第二柱上部被暴露在所述开口中的对应开口内。
4.如权利要求1所述的半导体器件，其中所述支撑图案的侧表面以及所述第一柱上部与所述第二柱上部之间的边界限定平面圆形或多边形形状，所述支撑图案的所述侧表面暴露于所述开口。
5.如权利要求1所述的半导体器件，其中
所述支撑图案包括彼此面对的顶表面和底表面，以及
所述底表面的宽度大于所述顶表面的宽度。
6.如权利要求1所述的半导体器件，其中所述柱的每个是底电极并且具有插塞形状或杯形状。
7.如权利要求1所述的半导体器件，还包括：
电介质层，共形地覆盖所述支撑图案的表面和所述柱的表面；以及
在所述电介质层上的顶电极。
8.如权利要求1所述的半导体器件，其中所述支撑图案的底表面离所述半导体衬底具有比所述凹入斜面的底端的高度大的高度。
9.如权利要求1所述的半导体器件，其中所述凹入斜面形成弯曲表面。
10.如权利要求6所述的半导体器件，还包括辅助支撑图案，所述辅助支撑图案在所述支撑图案之下并且与所述底电极的侧壁接触，
其中所述辅助支撑图案与所述支撑图案间隔开并且具有与所述支撑图案的平面形状相同的平面形状。
11.如权利要求10所述的半导体器件，其中所述辅助支撑图案的顶表面离所述半导体衬底具有比所述凹入斜面的底端的高度小的高度。
12.一种半导体器件，包括：
在半导体衬底上的多个底电极；以及
支撑图案，与所述底电极的一些侧表面接触并且将所述底电极彼此连接，其中
所述支撑图案包括暴露所述底电极的其它侧表面的开口，以及
所述底电极的上部的每个具有部分凹入的斜面。
13.如权利要求12所述的半导体器件，其中所述凹入的斜面形成弯曲表面。
14.如权利要求12所述的半导体器件，其中所述支撑图案的底表面离所述半导体衬底具有比所述凹入的斜面的底端的高度大的高度。
15.一种半导体器件，包括：
在半导体衬底上的多个底电极；以及
支撑图案，与所述底电极的一些侧表面接触并且将所述底电极彼此连接，其中
所述支撑图案包括暴露所述底电极的其它侧表面的开口，
所述底电极的上部的每个具有部分凹入的斜面，以及
所述支撑图案的底表面比所述凹入的斜面的底端离所述半导体衬底更远。
16.如权利要求15所述的半导体器件，还包括辅助支撑图案，所述辅助支撑图案在所述支撑图案之下并且与所述底电极的侧壁接触，其中
所述辅助支撑图案与所述支撑图案间隔开并且具有与所述支撑图案的平面形状相同的平面形状，以及
所述辅助支撑图案的顶表面比所述凹入的斜面的所述底端离所述半导体衬底更近。
17.如权利要求15所述的半导体器件，其中所述底电极的所述凹入的斜面被暴露在所述开口内。
18.如权利要求15所述的半导体器件，其中所述凹入的斜面的顶端和所述支撑图案的侧表面限定平面圆形或多边形形状，所述支撑图案的所述侧表面暴露于所述开口。
19.如权利要求15所述的半导体器件，其中暴露于所述开口的相邻底电极的上部之间的间隔大于所述相邻底电极的下部之间的间隔。
20.如权利要求15所述的半导体器件，其中所述凹入的斜面形成弯曲表面。
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