CN101937915A - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

Info

Publication number
CN101937915A
CN101937915A CN2010102293066A CN201010229306A CN101937915A CN 101937915 A CN101937915 A CN 101937915A CN 2010102293066 A CN2010102293066 A CN 2010102293066A CN 201010229306 A CN201010229306 A CN 201010229306A CN 101937915 A CN101937915 A CN 101937915A
Authority
CN
China
Prior art keywords
district
post
substrate
impurity range
intermediate layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102293066A
Other languages
English (en)
Other versions
CN101937915B (zh
Inventor
金熙中
吴容哲
尹在万
郑铉雨
金铉琦
金冈昱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101937915A publication Critical patent/CN101937915A/zh
Application granted granted Critical
Publication of CN101937915B publication Critical patent/CN101937915B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件包括第一晶体管、第二晶体管、绝缘中间层图案以及电容器。第一晶体管形成在基板的第一区。第一晶体管具有从基板向上突出的柱并且在柱的上部提供有杂质区。第二晶体管形成在基板的第二区。绝缘中间层图案形成在第一区和第二区上以覆盖第二晶体管并且暴露出柱的上表面。绝缘中间层图案的上表面实质上比第一区中的柱的上表面高。电容器形成在柱的上部中的杂质区上并且电连接到该杂质区。

Description

半导体器件及半导体器件的制造方法
技术领域
实施例涉及一种半导体器件及该半导体器件的制造方法。更特别地，实施例涉及包括具有垂直沟道区的晶体管和连接到该垂直沟道区的电容器的半导体器件及其制造方法。
背景技术
近来，由于半导体器件已经变得更加高度集成，因此已经研究出一种包括具有小的水平区域的垂直沟道区的晶体管结构，在该小水平区域中以相对于基板的垂直方向形成源/漏区。该垂直沟道晶体管的杂质区电连接到引线或电容器。
另一方面，该垂直沟道晶体管和其他类型的晶体管，例如平面型晶体管，可以一起形成在基板中。然而，可能难于在基板中一起形成不同类型的晶体管。具体地，由于在形成垂直沟道晶体管所在的基板表面与形成平面型晶体管所在的基板表面之间可存在高度差，因此可能实质上难于增加连接到垂直沟道晶体管的电容器的高度并且因此也可能难于确保所需要的电容器的高电容。
因此，在技术上需要一种包括连接到垂直沟道晶体管的电容器的半导体器件以及制造该半导体器件的方法，其中该电容器具有改善的高电容。
发明内容
实施例提供了一种包括连接到垂直沟道晶体管的电容器的半导体器件，其中该电容器具有增大的高电容。
实施例也提供了制造该半导体器件的方法。
根据一些实施例，半导体器件包括第一晶体管，第二晶体管，绝缘中间层图案以及电容器。第一晶体管形成在基板的第一区，第一晶体管具有从基板向上突出的柱以及在柱的上部中提供的杂质区。第二晶体管形成在基板的第二区。绝缘中间层图案形成在第一和第二区上以覆盖第二晶体管并暴露出柱的上表面。绝缘中间层图案的上表面实质上比第一区中的柱的上表面高。电容器形成在柱的上部中的杂质区上并且电连接到杂质区。
在实施例中，杂质区的上表面可以与第二区中基板的上表面基本共面。
在实施例中，绝缘中间层图案可以具有开口，该开口选择性地暴露出第一区的形成柱的位置处的部分。
在实施例中，电容器可包括与暴露出的柱的杂质区直接接触的下电极、形成在下电极的整个外表面上的电介质层以及形成在电介质层上的上电极。
在实施例中，第一晶体管可包括从第一区中的基板向上突出的柱，形成在柱的侧壁上的第一栅绝缘层，形成在第一栅绝缘层上的第一栅电极，形成在柱的下部下方的第一杂质区，以及形成在柱的上部中的第二杂质区。
在实施例中，柱可以第一方向布置并且第一栅电极可以以不同于第一方向的第二方向延伸。
在实施例中，半导体器件可进一步包括在基板的第一区中的第一隔离层图案。
在实施例中，第二晶体管可包括在第二区中的基板上形成的第二栅绝缘层图案、形成在第二栅绝缘层图案上的第二栅电极以及在第二区的基板中在第二栅电极两侧形成的第三和第四杂质区。
在实施例中，半导体器件可进一步包括在基板的第一区中的第二隔离层图案。
根据一些实施例，在制造半导体器件的方法中，制备具有第一区和第二区的基板。柱形成为从第一区中的基板向上突出。形成在柱的上部中具有杂质区的第一晶体管。第二晶体管形成在基板的第二区中。绝缘中间层图案形成在第一区和第二区上以覆盖第二晶体管并且暴露出柱的上表面。绝缘中间层图案的上表面实质上比第一区中的柱的上表面高。电容器形成在柱的上部中的杂质区上并且电连接到该杂质区。
在实施例中，第一晶体管的杂质区的上表面可以与第二区中的基板的上表面基本共平面。
在实施例中，绝缘中间层图案的形成可以包括在第一和第二区上形成绝缘中间层以覆盖第一和第二晶体管，以及图案化该绝缘中间层以形成具有开口的绝缘中间层图案，该开口选择性地暴露出第一区的形成柱的位置处的部分。
在实施例中，电容器的形成可包括形成与暴露出的柱的杂质区直接接触的下电极、在下电极的整个外部表面上形成电介质层以及在电介质层上形成上电极。
在实施例中，该方法可进一步包括分别在第一区和第二区中形成第一沟槽隔离层图案和第二沟槽隔离层图案。
在实施例中，第一晶体管的形成可包括形成从第一区中的基板向上突起的柱、在柱的侧壁上形成第一栅绝缘层、在第一栅绝缘层上形成第一栅电极以及在柱的上部中形成杂质区。
在实施例中，柱的形成可包括从第一区中的基板向上生长单晶硅柱。单晶硅柱可以通过选择外延生长工艺或激光诱导外延生长工艺形成。
在实施例中，柱可以以第一方向布置并且第一栅极以不同于第一方向的第二方向延伸。
在实施例中，该方法可进一步包括将杂质离子注入到第一区中的基板的表面中以形成埋入的位线。
如上所述，半导体器件包括在基板的第一区中的垂直柱晶体管和在基板的第二区中的平面型晶体管。该垂直晶体管具有在基板的第一区的柱以及在该柱的上部中的杂质区。绝缘中间层图案形成在第一区和第二区上以覆盖第二区中的平面型晶体管并且暴露出第一区中的柱的上表面。上绝缘中间层图案的上表面实质上比柱的上表面高。
下电极与暴露出的柱中的杂质区直接接触，并且电介质层形成在下电极的整个外表面上。上电极形成在电介质层上以形成电连接到杂质区的电容器。因此，电介质层形成在包括下电极的外部下表面的整个外表面上，从而实质上增加了电容器的高度并且增大了所得到的电容器的电容。
根据本发明的另一实施例，提供了一种半导体器件。该半导体器件包括半导体基板，包括第一和第二区；在半导体基板的第一区中形成的多个垂直柱晶体管，其中该多个垂直柱晶体管每个包括一个柱；提供在柱的侧壁表面上的第一栅绝缘层；提供在第一栅绝缘层上的第一栅电极；提供在从第一栅电极突出的柱的上部中的杂质区。该半导体器件进一步包括在基板的第二区中在基板的上表面上提供的多个平面型晶体管，其中每个平面型晶体管包括第二栅极结构以及在该第二栅极结构的两侧中在基板的表面下方的源/漏，该第二栅极结构具有堆叠在第二区中的基板表面上的第二栅绝缘层图案、第二栅电极和掩模图案。此外，该半导体器件也包括形成在基板中的第一和第二区上的上绝缘中间层图案，其中该上绝缘中间层图案覆盖在第二区中的平面型晶体管并且通过上绝缘中间层图案中的开口暴露出第一区中的柱的上表面，并且其中第二区中的上绝缘中间层图案的上表面实质上比基板的第一区中柱的上部中的杂质区的上表面高。而且，该半导体器件也包括穿透上绝缘中间层图案并且电连接到垂直柱晶体管的第一栅电极的末端的第一引线，穿透上绝缘中间层图案并且电连接到第二栅电极的第二引线，以及穿透上绝缘中间层图案并电连接到源/漏的第三引线。此外，该半导体器件包括电连接到在基板的第一区中的垂直柱晶体管的杂质区的电容器，其中该电容器包括与由上绝缘中间层图案暴露出的柱的上部中的杂质区直接接触的下电极、形成在下电极的基本整个外表面上的电介质层以及形成在电介质层上的上电极。
附图说明
从下面结合附图的详细说明将更加清楚地理解实施例。图1至5D示出了这里所述的非限制的实施例。
图1为示出根据实施例的半导体器件的截面图；
图2至13为示出根据实施例的半导体器件的制造方法的截面图。
具体实施方式
在下文中将参考其中示出了一些实施例的附图对各种实施例进行更加全面地说明。然而，本发明可以以许多不同的形式实现而不应当受到这里所阐述的实施例的限制。在附图中，为了清楚，层和区域的尺寸和相对尺寸可以被夸大。
要理解的是当一个元件或层被称为“在……上”、“连接到”或“耦接到”另一的元件或层时，它可以是直接在其他元件或层上，直接连接到或者耦接到其他元件或层，或者可能存在中间元件或层。相反，当一个元件被称为“直接在……上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。相同的附图标记自始至终表示相同的元件。如这里所使用的，术语“和/或”包括相关所列举的项目的任意一个以及一个或多个的所有组合。
要理解的是，虽然在这里术语第一、第二、第三等可以用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应当受到这些术语的限制。这些术语仅用来区分一个元件、部件、区域、层或部分与另一区域、层或部分。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而不脱离本发明的教导。
为了便于说明，与空间相关的术语，例如，“在……之下”、“在……下面”、“下”、“在……之上”、“上”等等，在这里可以用来描述如图中所示的一个元件或特征与另一个元件或特征的关系。要理解的是，与空间相关的术语旨在包括除了图中所描绘的方向以外在使用或者运行中器件的不同方向。例如，如果图中的器件翻转，那么被描述为在其他元件或特征“下面”或“之下”将定向为在其他元件或特征“上面”。因此，示范性术语“在……下面”可以包括上面和下面的方向。因此该器件也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排出存在或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。
参考横截面图示在这里描述了本发明的实施例，该图示是本发明的理想实施例(以及中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出区域的精确的形状且不旨在限制本发明的范围。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本公开的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
在下文中，将参照附图详细地对实施例进行说明。
图1为示出根据实施例的半导体器件的截面图。
参见图1，半导体器件包括具有第一区(CA)和第二区(PA)的基板100、在第一区(CA)的第一晶体管、在第二区(PA)的第二晶体管以及电连接到第一晶体管的电容器190。
基板100可以是半导体基板，例如硅基板或锗基板、SOI(绝缘体上硅)基板、GOI(绝缘体上锗)基板等。基板100的第一区(CA)可以包括存储单元形成在其中的单元区并且第二区(PA)可以包括逻辑单元形成在其中的周边区。
第一隔离层图案124a提供在基板100的第一区(CA)以及第二隔离层图案124b提供在基板100的第二区(PA)。因此，基板100可以分为有源区和隔离区。在第一区(CA)中的第一隔离层图案124a的底面可比在第二区(PA)中的第二隔离层图案124b的底面低。在下文中，第一区(CA)的有源区称为第一有源区并且第二区(PA)的有源区称为第二有源区。
在一个实施例中，第一有源区可以具有，例如，在第一方向延伸的线形形状。杂质区提供在第一有源区中基板的上表面下方。该杂质区可以用做与布置在第一方向上的柱110的底面连接的埋入位线112a。
垂直柱110提供在第一有源区的基板100上。该柱可以在线形形状的第一有源区上重复地布置。该柱110可以从第一有源区中的基板100向上突出。该柱110可以具有，例如，圆柱或多边柱的形状。该柱110的宽度可以实质上等于或小于第一有源区的宽度。
柱110的底面低于在第二区(PA)中的基板100的上表面100b。在实施例中，柱110的上表面可以与在第二区(PA)中的基板100的上表面共面。可选择地，该柱110的上表面可以高于或低于在第二区(PA)中的基板100的上表面。
提供绝缘层图案128以覆盖在第一区(CA)中的基板100的表面并且包围柱110的下侧壁。绝缘层图案128使第一栅电极132与第一区(CA)的基板100绝缘。
第一栅绝缘层130提供在柱110的侧壁表面上。第一栅电极132提供在第一栅绝缘层130上以具有，例如，沿基本上垂直于第一方向的第二方向延伸的线形形状。因此第一栅电极132可以用作公共字线。
柱110的上部从第一栅电极132突出。杂质区134提供在柱110的突出的上部中以用作源或漏。提供绝缘中间层140以填充第一栅电极132之间和硅柱110之间的空隙。
从而，在基板100的第一区(CA)中在柱110中提供垂直柱晶体管。
另一方面，平面型晶体管提供在第二区(PA)中的基板100的上表面。该平面型晶体管包括第二栅极结构150以及在第二栅极结构150的两侧中的基板100的表面下方的源/漏极154，该第二栅极结构150具有在第二区(PA)中的基板100的表面上堆叠的第二栅绝缘层图案144、第二栅电极146、掩模图案148。
上绝缘中间层图案160形成在基板100中的第一区(CA)和第二区(PA)上。在一个实施例中，该上绝缘中间层图案160覆盖在第二区(PA)中的平面型晶体管并且暴露在第一区(CA)中的柱110的上表面。即，上绝缘中间层图案160具有暴露第一区(CA)中的柱110的上表面的开口。第二区(PA)中上绝缘中间层图案160的上表面170a可以比基板100的第一区(CA)中柱110的上表面高。即，第二区(PA)中上绝缘中间层图案170的上表面170a可以比第一区(CA)中柱110的上部分中的杂质区134的上表面高。
第一引线162提供为穿透上绝缘中间层图案160以电连接到垂直柱晶体管的第一栅电极132的端部。第二和第三引线164和166提供为穿透上绝缘中间层图案160以分别电连接到第二栅电极146和源/漏区154。第一、第二和第三引线162、164和155可以包括接触塞和导线。
在一个实施例中，可以提供电容器以电连接至第一区中的柱110的上表面。电容器可包括下电极192，在下电极192上的电介质层194以及在电介质层194上的上电极196。例如，电容器190的下电极192可以具有圆柱形的形状。
上绝缘中间层图案160暴露第一区(CA)中的柱110的上表面。因此，电容器190的下电极192直接接触柱110的上部中的杂质区134。由于柱110的上表面被上绝缘中间层图案160暴露，因此下电极192的包括外下表面的整个外表面都被露出。因为电介质层194形成在暴露的下电极192的整个外表面上，所以电容器190的节点高度增加了，由此改善得到的电容器的电容。
因此，在基板100的第一区(CA)中提供了包括垂直柱晶体管和电连接到垂直柱晶体管的杂质区134的电容器190的DRAM单元。在此实施例中，电容器190的下电极192可以直接接触并且连接到杂质区134，而无需自对准接触(SAC)或埋入式接触(BC)。
第一区(CA)中的垂直柱晶体管的杂质区134的上表面比第二区(PA)中覆盖平面型晶体管的上绝缘层图案160的上表面170a低。因此，连接到杂质区134的下电极192的整个外表面被暴露，并且电介质层194形成在包括下电极192的外下表面的基本整个或者整个外表面上，从而实质上增加电容器190的高度并提供增长的电容。
在下文中，将解释半导体器件的制造方法。
图2至13为示出根据实施例的制造半导体器件的方法的截面图。
参见图2，制备具有第一区(CA)和第二区(PA)的基板100。基板100可以是半导体基板，诸如，例如，硅基板或锗基板、SOI(绝缘体上硅)基板、GOI(绝缘体上锗)基板等。基板100的第一区(CA)可以包括存储单元形成在其中的单元区并且第二区(PA)可以包括逻辑单元形成在其中的周边区。
焊垫氧化层和第一掩模层顺序形成在基板100上。例如，焊垫氧化层可以通过热氧化工艺或化学气相沉积工艺用硅氧化物形成。第一掩模层可以，例如，通过化学气相沉积工艺用硅氮化物或硅氮氧化物形成。
第一光致抗蚀剂图案形成在第一掩模层上。利用第一光致抗蚀剂图案作为蚀刻掩模来图案化第一掩模层以在基板上的第一区(CA)中形成第一掩模图案104a和在基板100上的第二区(PA)中形成第二掩模图案104b。第一光致抗蚀剂图案，例如，通过灰化和剥离工艺从基板100去除。
在一个实施例中，第一掩模图案104a可以具有，例如，圆形或多边形的截面形状。第二掩模图案104b可以具有，例如，在第一方向延伸的条形形状。
使用第一和第二掩模图案104a和104b作为蚀刻掩模来部分地蚀刻焊垫氧化层和基板100，以在第一区(CA)中形成第一焊垫氧化层图案102a和第一上部图案或垂直柱110以及在第二区(PA)中形成第二焊垫氧化层图案102b和第二上部图案109。
由于利用第二掩模图案104b蚀刻第二区(PA)中基板100的一部分以形成第二上部图案109，因此在基板100的第二区(PA)中形成第二隔离沟槽108以限定第二上部图案109。通过形成第二隔离沟槽108，基板100的第二区(PA)被分为有源区和隔离区。因此，包括由第二隔离沟槽108限定的第二上部图案109的第二有源结构形成在第二区(PA)中。
例如，第一和第二上部图案110和109可以通过各向异性蚀刻工艺形成。在一个实施例中，第一上部图案110可以具有，例如，对应于第一掩模图案104a的截面形状的圆柱形或多边形柱的形状。第二上部图案109可以具有，例如，相应于第二掩模图案104b的截面形状的平行于第一方向延伸的条形形状。第二上部图案109可以具有实质上大于第一上部图案110的宽度。
参见图3，杂质被注入邻近第一上部图案110的基板100的第一区(CA)中以形成预杂质区112。预杂质区112可以包括P型或N型杂质。例如，预杂质区112可以包括P型杂质例如硼(B)和铟(In)，或N型杂质例如磷(P)和砷(As)。
然后，在第一掩模图案104和第一上部图案110的侧壁上形成第三掩模图案114。第三掩模图案114可以具有，例如，实质上在与第一方向平行的方向上延伸并且围绕第一上部图案110的条形形状。例如，第三掩模图案114可以使用氮化物例如硅氮化物或氮氧化物例如硅氮氧化物形成。
在实施例中，在沿着第一掩模图案104a和第一上部图案110的轮廓形成第三掩模层后，可以通过例如各向异性蚀刻工艺蚀刻第三掩模层以形成围绕第一上部图案110的第三掩模图案114。这时，第四掩模图案可以形成为围绕第二上部图案109，但是为了简单起见，可以省略用于形成第四掩模图案的工序。在这种情况下，第四掩模层形成在基板100的第二区(PA)上以覆盖基板100的整个第二区(PA)。
参见图4，使用第一和第三掩模图案104a和114作为蚀刻掩模蚀刻第一区(CA)中的基板100的一部分以在基板100的第一区(CA)中形成第一隔离沟槽120。在实施例中，可以通过例如各向异性蚀刻工艺去除第一区(CA)中基板100的该部分。在这种情况下，在由第二掩模图案104b和第四掩模层覆盖的第二区(PA)中的基板100可以不被各向异性蚀刻工艺去除。
因此，预杂质区112被部分地移除以形成埋入的位线112a。该埋入的位线112a可以通过插置在埋入的位线112a之间的第一隔离沟槽120彼此间隔开。通过形成第一隔离沟槽120，基板100的第一区(CA)被分为有源区和隔离区。
因此，包括第一下部图案122和在第一下部图案122上的第一上部图案110的第一有源结构形成在第一区(CA)中。第一下部图案122由第一隔离沟槽120限定。第一下部图案122可以相应于第三掩模图案114的形状在基本平行于基板100的第一区(CA)中第一方向的方向上延伸。第一下部图案122可以具有实质上比第一上部图案110大的宽度。
然后，从第二区(PA)去除该第四掩模层。例如，可以通过湿法蚀刻工艺去除该第四掩模层以防止基板100的表面损伤。
在实施例中，在第一上部图案，即，垂直柱110形成在第一区(CA)中基板100上之后，第一隔离沟槽120和埋入的位线112a可以形成在第一区(CA)中。
可选择地，在隔离层图案和埋入的位线形成在基板中之后，可以利用基板100作为籽晶生长基板100的单晶以形成单晶硅柱。在这种情况下，可以通过例如选择外延生长工艺、激光诱导外延生长工艺等形成该单晶硅柱。
参见图5，绝缘层形成为覆盖第一和第二掩模图案104a和104b以及第一和第二有源结构。绝缘层填满第一隔离沟槽120、第一区(CA)中的柱110之间的间隙以及第二隔离沟槽108。然后，平坦化绝缘层直到露出第一和第二掩模图案104a和104b的上表面。
绝缘层可以使用例如具有有利于间隙填充特性的硅氧化物形成。形成绝缘层以在第一区(CA)中相邻的第一有源结构之间和第二区(PA)中相邻的第二有源结构之间充分地填充。
因此，第一隔离层图案124a和第二隔离层图案124b分别形成在第一隔离沟槽120和第二隔离沟槽109中。第一隔离层图案124c形成在第一区(CA)中相邻的柱110之间。
参见图6，第二光致抗蚀剂图案126形成在第二隔离层图案124b和第二掩模图案104b上。第二光致抗蚀剂图案126可以暴露第一区(CA)并且覆盖整个第二区(PA)。
利用第二光致抗蚀剂图案126作为蚀刻掩模蚀刻第一绝缘层图案124c的上部以在第一区(CA)的基板100上形成第二绝缘层图案128。例如，第一绝缘层图案124c可以通过湿法蚀刻工艺蚀刻。
因此，由于部分第一绝缘层图案124c被蚀刻，所以第一上部图案的侧壁，即垂直柱110被露出。第二绝缘层图案128围绕柱110的下侧壁。柱110穿透第二绝缘层图案128使得柱的上部从第二绝缘层图案124c突出。由此，第二绝缘层图案128可以使第一区(CA)的基板100与垂直柱晶体管的栅电极绝缘，该栅电极通过下面的工艺形成。
然后，可以通过例如灰化和剥离工艺去除第二光致抗蚀剂图案126。
参见图7，第一栅绝缘层130形成在柱110的暴露表面上。柱110的暴露表面可以例如被热氧化以形成第一栅绝缘层130。可选择地，第一栅绝缘层130可以使用例如硅氧化物通过化学气相沉积工艺形成。
用于栅电极的预导电层形成在第二绝缘层图案128和第一栅绝缘层130上。该用于栅电极的预导电层可以使用例如多晶硅或金属材料形成。例如，用于栅电极的预导电层可以包括多晶硅、钨(W)、钨氮化物(WNx)、钨硅化物(WSix)、钽(Ta)、钽氮化物(TaNx)、钽硅化物(TaSix)、铝(Al)，铝氮化物(AlNx)等。
然后，在用于栅电极的预导电层被平坦化之后，部分地蚀刻用于栅电极的预导电层的上部使得用于栅电极的预导电层的厚度减小到暴露出柱110的上部。预导电层的上部可以通过例如干法蚀刻工艺或湿法蚀刻工艺去除。因此用于栅电极的导电层形成在第一区(CA)中。导电层的上表面高度可以比在第二区(PA)中的基板100的上表面高度低。
然后，图案化用于栅电极的导电层以形成第一栅电极132。特别地，第三光致抗蚀剂图案形成在具有导电层形成在其上的基板100上。第一区(CA)上的第三光致抗蚀剂图案可以具有，例如在基本垂直于第一方向的第二方向上延伸的线形形状。第三光致抗蚀剂图案可以覆盖在第一区(CA)中以第二方向布置的柱110。此外，第三光致抗蚀剂图案可以覆盖形成在第二区(PA)中的所有层。
使用第三光致抗蚀剂图案作为蚀刻掩模蚀刻导电层以形成第一栅电极132。第一栅电极132可以围绕柱110。第一栅电极132可以具有，例如在第二方向上延伸的线形形状。因此，第一栅电极132可以用做字线。
然后，可以通过例如灰化和剥离工艺去除第三光致抗蚀剂图案。
参见图8，形成绝缘中间层140以填充第一栅极132之间和柱110之间的间隙。例如，绝缘中间层140可以使用氧化物来形成。
在实施例中，绝缘中间层140的上部可以被部分地移除直到暴露第一掩模图案104a使得绝缘中间层140的上部被平坦化。例如，可以通过化学机械抛光工艺和/或回蚀工艺来平坦化绝缘中间层140。
然后，随着选择性地从柱110移除第一掩模图案104a和第一焊垫氧化层图案102a，杂质被注入由绝缘中间层140露出的柱110的上部，从而形成杂质区134。杂质区134可以包括P型或N型杂质。例如，杂质区134可以包括P型杂质例如硼和铟，或N型杂质例如磷和砷。
通过进行上述工艺，垂直柱晶体管形成在基板100的第一区(CA)。
然后，选择性地移除第二硬掩模图案104ab和第二焊垫氧化层图案102b。通过进行该工序，第二隔离层图案124b的上表面可以被部分地蚀刻，并且因此，露出第二区(PA)中基板100的上表面100b。
参见图9，第二栅绝缘层、导电层和第三掩模图案1438形成在第二区(PA)中基板100上。使用第三掩模图案148作为蚀刻掩模来蚀刻导电层和第二栅绝缘层以形成包括第二栅绝缘层图案114、第二栅电极146和第三掩模图案148的第二栅极结构150。间隔体152形成在第二栅极结构150的两个侧壁上。杂质被掺入第二区(PA)中第二栅极结构150的两侧中的基板100的表面以形成源/漏区154，从而完成基板100的第二区(PA)中的平面型晶体管。
然后，在基板100上形成上绝缘中间层158以覆盖第一区(CA)中的垂直柱晶体管和第二区(PA)中的平面型晶体管。形成第一引线162以穿过上绝缘中间层158电连接到垂直柱晶体管的第一栅电极132。形成第二和第三引线164和166以穿过上绝缘中间层158分别电连接到第二栅电极146和源/漏区154。该第一、第二和第三引线162、164和155可以包括接触塞和导电线。
参见图10，第四光致抗蚀剂图案168形成在基板100上以覆盖第二区(PA)并且露出在其中形成有柱110的第一区(CA)。
使用第四光致抗蚀剂图案168作为蚀刻掩模蚀刻第一区(CA)中的上绝缘中间层158以形成在基板100的第一区(CA)中具有开口170的上绝缘中间层图案160。例如，可以通过湿法蚀刻工艺蚀刻上绝缘中间层158。
通过进行蚀刻工艺，上绝缘层图案160的上表面170a在第二区(PA)中比在第一区(CA)中高。因此，开口170由第二区(PA)中上绝缘中间层图案160的上表面170a的较高台阶限定。
在实施例中，上绝缘中间层图案160可以暴露柱110的上表面，即，在第一区(CA)中的柱110的上部的杂质区134。上绝缘中间层图案160可以覆盖基板100的第二区(PA)中的平面型晶体管。上绝缘中间层图案160可以形成在第二区(PA)中以覆盖第二栅极结构。
在实施例中，第二区(PA)中的上绝缘中间层图案160可以具有实质上比形成在基板100的第一区(CA)中的柱110的上表面高的上表面。
然后，可以通过例如灰化和剥离工艺去除第四光致抗蚀剂图案168。
参见图11，在基板100上形成蚀刻停止层172。蚀刻停止层172可以使用例如具有氮化物的绝缘材料形成。例如，蚀刻停止层172可以使用硅氮化物形成。蚀刻停止层172覆盖第二区(PA)中的上绝缘中间层图案160。蚀刻停止层172覆盖由上绝缘中间层图案160的开口170露出的第一区(CA)中的部分。
参见图12，模制层形成在蚀刻停止层172上。模制层可以用来形成与柱110的上表面接触的电容器的下电极。例如，模制层可以使用具有氧化物的绝缘材料形成。氧化物的例子可以包括但不限于正硅酸乙酯(TEOS)、高密度等离子体化学气相沉积(HDP-CVD)氧化物、磷硅玻璃(PSG，phosphosilicate glass)、非掺杂二氧化硅玻璃(USG，undoped silica glass)、硼磷硅玻璃(BPSG，borophoshosilicate glass)、旋涂玻璃(SOG)等。
下电极的高度取决于模制层的厚度。因此可以理解的是可以确定模制层的厚度以满足所得到的电容器的所需的电容。
然后，图案化模制层以形成具有开口182的模制层图案180。开口182限定了下电极要形成的区域。开口182暴露形成在第一区(CA)中的基板100上的柱110的上表面。
在实施例中，可以使用例如相对于模制层具有蚀刻选择性的材料在模制层上形成掩模层，并且然后，在掩模层上形成第五光致抗蚀剂图案以限定用于形成下电极的区域。例如掩模层可以使用氮化物形成。
使用第五光致抗蚀剂图案作为蚀刻掩模来蚀刻掩模层以形成掩模图案，该掩模图案限定用于形成下电极的区域。然后，通过例如灰化和剥离工艺去除第五光致抗蚀剂图案。使用掩模图案可以部分地蚀刻模制层以形成暴露柱110的上表面的模制层图案180。
在柱110的被暴露的上表面、开口的内表面和掩模图案上形成导电层之后，在导电层上形成牺牲层以填充该开口。例如，可以使用多晶硅或金属形成导电层。牺牲层可以使用例如硅氧化物形成。
然后，从基板100去除牺牲层的上部、在模制层图案180上的导电层的部分以及掩模图案。例如，可以通过化学机械抛光工艺、回蚀工艺等去除牺牲层的上部、导电层的该部分以及掩模图案。
在第一区(CA)中的基板100上的模制层图案180的开口182中的牺牲层被移除。因此，导电层形成在开口182的内表面上以形成圆柱形下电极192，其直接接触柱110的上部的杂质区134。然后，从基板100的第一区(CA)去除模制层图案180。从而，暴露与柱110的上部的杂质区134接触的下电极192的整个外表面。
参见图13，沿着下电极192的轮廓形成电介质层192。上电极196形成在电介质层194上以形成电容器190，其与柱110的上部的杂质区134直接接触。此外，在基板100的第二区(PA)上形成保护层184以保护平面型晶体管。
在实施例中，上绝缘中间层图案160覆盖在第二区(PA)中的第二栅极结构并且暴露第一区(CA)中的柱110。即，上绝缘中间层图案160具有暴露第一区(CA)中的柱110的上表面的开口170。电容器190的下电极192直接接触在柱110的上部的杂质区134。
从而，当从基板100的第一区(CA)去除模制层图案180时，暴露包括下电极192的外下表面的整个外表面。由于电介质层194形成在露出的下电极192的基本整个或整个外表面上，所以增加了电容器190的节点高度，从而增大了所得到的电容器的电容。
如上所述，一种半导体器件包括在基板的第一区中的垂直柱晶体管以及在基板的第二区中的平面型晶体管。该垂直晶体管具有在基板的第一区中的柱以及在柱的上部的杂质区。绝缘中间层图案形成在第一和第二区上以覆盖第二区中的平面型晶体管并且暴露第一区中柱的上表面。上绝缘中间层图案的上表面实质上高于柱的上表面。
下电极直接接触暴露的柱的杂质区，并且电介质层形成在下电极的整个外表面上。上电极形成在电介质层上以形成电连接到杂质区的电容器。从而，电介质层形成在包括下电极的外下表面的基本整个或整个外表面上，从而实质上增加了电容器的高度并且增大了所得到的电容器的电容。
已经对本发明的实施例进行了说明，还要注意的是，对于本领域一般技术人员显而易见的是在不脱离由附加权利要求的界线所限定的本发明的精神和范围的情况下可以作出不同变形。
本申请要求2009年3月26日申请的韩国专利申请No.10-2009-0025979的优先权，据此在这里并入其公开的全部内容作为参考。

Claims (20)

1.一种半导体器件，包括：
第一晶体管，形成在基板的第一区，所述第一晶体管具有从所述基板向上突出的柱以及设置在所述柱的上部中的杂质区；
第二晶体管，形成在所述基板的第二区；
绝缘中间层图案，形成在所述第一区和所述第二区上以覆盖所述第二晶体管并且暴露所述柱的上表面，所述绝缘中间层图案的上表面实质上比所述第一区中的所述柱的上表面高；以及
电容器，形成在所述柱的上部中的杂质区上并且电连接到所述杂质区。
2.如权利要求1所述的半导体器件，其中所述杂质区的上表面基本上与所述第二区中所述基板的上表面共面。
3.如权利要求1所述的半导体器件，其中所述绝缘中间层图案具有开口，该开口选择性地暴露所述第一区的形成所述柱的位置处的部分。
4.如权利要求1所述的半导体器件，其中所述电容器包括：
与被暴露的柱的所述杂质区直接接触的下电极；
形成在所述下电极的整个外表面上的电介质层；以及
形成在所述电介质层上的上电极。
5.如权利要求1所述的半导体器件，其中所述第一晶体管包括：
在所述第一区中从所述基板向上突出的所述柱；
形成在所述柱的侧壁上的第一栅绝缘层；
形成在所述第一栅绝缘层上的第一栅电极；
形成在所述柱的下部下方的第一杂质区；以及
形成在所述柱的上部中的第二杂质区。
6.如权利要求5所述的半导体器件，其中所述柱沿第一方向布置并且所述第一栅电极沿不同于所述第一方向的第二方向延伸。
7.如权利要求5所述的半导体器件，还包括：
在所述基板的第一区中的第一隔离层图案。
8.如权利要求1的所述半导体器件，其中所述第二晶体管包括：
在所述第二区中的所述基板上形成的第二栅绝缘层图案；
形成在所述第二栅绝缘层图案上的第二栅电极；以及
在所述第二区的基板中在所述第二栅电极两侧形成的第三杂质区和第四杂质区。
9.如权利要求8所述的半导体器件，还包括：
在所述基板的第一区中形成的第二隔离层图案。
10.一种半导体器件，包括：
半导体基板，包括第一区和第二区；
在所述半导体基板的第一区中形成的多个垂直柱晶体管，所述多个垂直柱晶体管中的每个均包括柱，设置在所述柱的侧壁表面上的第一栅绝缘层，设置在所述第一栅绝缘层上的第一栅电极，设置在从所述第一栅电极突出的所述柱的上部中的杂质区；
设置在所述基板的第二区中所述基板的上表面上的多个平面型晶体管，其中每个平面型晶体管包括第二栅极结构以及在所述第二栅极结构的两侧中所述基板的表面下方的源/漏，该第二栅极结构具有堆叠在所述第二区中所述基板的表面上的第二栅绝缘层图案、第二栅电极和掩模图案；
形成在所述基板中的所述第一区和所述第二区上的上绝缘中间层图案，其中所述上绝缘中间层图案覆盖所述第二区中的所述平面型晶体管并且通过在所述上绝缘中间层图案中的开口暴露所述第一区中的所述柱的上表面，其中所述第二区中所述上绝缘中间层图案的上表面实质上比所述基板的所述第一区中所述柱的上部中的所述杂质区的上表面高；
穿透所述上绝缘中间层图案并且电连接到所述垂直柱晶体管的所述第一栅电极的末端的第一引线；
穿透所述上绝缘中间层图案并且电连接到所述第二栅电极的第二引线；
穿透所述上绝缘中间层图案并电连接到所述源/漏的第三引线；以及
电容器，电连接到所述基板的第一区中所述垂直柱晶体管的所述杂质区，其中所述电容器包括下电极、电介质层及形成在所述电介质层上的上电极，该下电极直接接触由所述上绝缘中间层图案暴露的在所述柱的上部中的杂质区，该电介质层形成在所述下电极的基本整个外表面上。
11.一种制造半导体器件的方法，包括
制备具有第一区和第二区的基板；
形成从所述第一区中的所述基板向上突出的柱；
在所述柱的上部中形成具有杂质区的第一晶体管；
在所述基板的所述第二区形成第二晶体管；
在所述第一区和所述第二区上形成绝缘中间层图案以覆盖所述第二晶体管并且暴露所述柱的上表面，所述绝缘中间层图案的上表面实质上比所述第一区中的所述柱的上表面高；以及
在所述柱的上部中的所述杂质区上形成电容器，该电容器电连接到所述杂质区。
12.如权利要求11所述的方法，其中所述第一晶体管的所述杂质区的上表面与所述第二区中所述基板的上表面基本共平面。
13.如权利要求11所述的方法，其中所述绝缘中间层图案的形成包括：
在所述第一区和所述第二区上形成绝缘中间层以覆盖所述第一晶体管和所述第二晶体管；以及
图案化所述绝缘中间层以形成具有开口的所述绝缘中间层图案，该开口选择性地暴露所述第一区的在形成所述柱的位置处的部分。
14.如权利要求11所述的方法，其中所述电容器的形成包括：
形成与被暴露的柱的所述杂质区直接接触的下电极；
在所述下电极的整个外表面上形成电介质层；以及
在所述电介质层上形成上电极。
15.如权利要求11所述的方法，还包括：
分别在所述第一区和所述第二区中形成第一沟槽隔离层图案和第二沟槽隔离层图案。
16.如权利要求11所述的方法，其中所述第一晶体管的形成包括：
在所述第一区中形成从所述基板向上突起的所述柱；
在所述柱的侧壁上形成第一栅绝缘层；
在所述第一栅绝缘层上形成第一栅电极；以及
在所述柱的上部中形成所述杂质区。
17.如权利要求15所述的方法，其中所述柱的形成包括：
从所述第一区中的所述基板向上生长单晶硅柱。
18.如权利要求16所述的方法，其中所述单晶硅柱通过选择性外延生长工艺或激光诱导外延生长工艺中之一形成。
19.如权利要求15所述的方法，其中所述柱沿第一方向布置并且所述第一栅极沿不同于所述第一方向的第二方向延伸。
20.如权利要求11所述的方法，还包括：
在所述第一区中的所述基板的表面中注入杂质离子以形成埋入的位线。
CN201010229306.6A 2009-03-26 2010-03-26 半导体器件及半导体器件的制造方法 Active CN101937915B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR25979/09 2009-03-26
KR1020090025979A KR101552971B1 (ko) 2009-03-26 2009-03-26 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN101937915A true CN101937915A (zh) 2011-01-05
CN101937915B CN101937915B (zh) 2015-07-29

Family

ID=42783028

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010229306.6A Active CN101937915B (zh) 2009-03-26 2010-03-26 半导体器件及半导体器件的制造方法

Country Status (3)

Country Link
US (2) US8247856B2 (zh)
KR (1) KR101552971B1 (zh)
CN (1) CN101937915B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
KR101087846B1 (ko) * 2010-11-04 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR102078187B1 (ko) 2013-05-31 2020-02-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20150044646A (ko) 2013-10-17 2015-04-27 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102316160B1 (ko) * 2014-12-22 2021-10-26 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9929148B1 (en) * 2017-02-22 2018-03-27 Globalfoundries Inc. Semiconductor device including buried capacitive structures and a method of forming the same
KR20210111016A (ko) 2020-03-02 2021-09-10 삼성전자주식회사 반도체 소자 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337497B1 (en) * 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
CN1542975A (zh) * 2003-02-26 2004-11-03 ��ʽ���綫֥ 半导体器件及其制造方法
US20070083385A1 (en) * 2005-10-07 2007-04-12 Cerner Innovation, Inc Optimized Practice Process Model for Clinical Process Improvement

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709929B2 (en) * 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US7276754B2 (en) 2003-08-29 2007-10-02 Micron Technology, Inc. Annular gate and technique for fabricating an annular gate
KR100643736B1 (ko) 2004-08-09 2006-11-10 삼성전자주식회사 카메라폰의 플래시 제어방법
US7242057B2 (en) 2004-08-26 2007-07-10 Micron Technology, Inc. Vertical transistor structures having vertical-surrounding-gates with self-aligned features
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337497B1 (en) * 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
CN1542975A (zh) * 2003-02-26 2004-11-03 ��ʽ���綫֥ 半导体器件及其制造方法
US20070083385A1 (en) * 2005-10-07 2007-04-12 Cerner Innovation, Inc Optimized Practice Process Model for Clinical Process Improvement

Also Published As

Publication number Publication date
US20100244110A1 (en) 2010-09-30
US8247856B2 (en) 2012-08-21
US20120276698A1 (en) 2012-11-01
CN101937915B (zh) 2015-07-29
KR20100107724A (ko) 2010-10-06
US8623724B2 (en) 2014-01-07
KR101552971B1 (ko) 2015-09-14

Similar Documents

Publication Publication Date Title
KR102238951B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8183112B2 (en) Method for fabricating semiconductor device with vertical channel
USRE44473E1 (en) Method for fabricating semiconductor device with vertical channel transistor
TWI480905B (zh) 電容器結構及其製造方法，包含電容器結構之半導體裝置及其製造方法
US8557664B2 (en) Methods of fabricating semiconductor devices
US11632887B2 (en) Semiconductor memory device having a multilayer dielectric structure with a retracted sidewall below a bit line
CN101937915B (zh) 半导体器件及半导体器件的制造方法
US20070020819A1 (en) Vertical transistor structures having vertical-surrounding-gates with self-aligned features
KR20170010498A (ko) 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
JP2009239285A (ja) 半導体素子の垂直チャネルトランジスタ及びその形成方法
CN112310101A (zh) 垂直存储器件
KR100530304B1 (ko) 비대칭 내부 스페이서를 갖는 dram 셀, 그 dram 셀의 형성 방법 및 집적 회로 형성 방법
CN112117276A (zh) 半导体装置
CN112054027A (zh) 半导体器件
KR100924007B1 (ko) 반도체 소자의 수직 채널 트랜지스터 형성 방법
CN111326512A (zh) 集成电路装置
US9070583B2 (en) Semiconductor device and method of fabricating the same
US20230005935A1 (en) Semiconductor device
US11672119B2 (en) Vertical memory devices
US6750098B2 (en) Integrated semiconductor memory and fabrication method
US20190378850A1 (en) Vertical memory devices
KR100515441B1 (ko) 집적회로 제조 방법
JP2014011168A (ja) 半導体装置の製造方法、半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant