KR101087846B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 메탈 콘택의 깊이를 감소시켜 콘택홀 형성 시 식각 마진을 증가시킨다. 또한, 플레이트 전극과 메탈 콘택 간의 접촉 면적을 증가시켜 플레이트 전극의 전원을 원활하게 공급함으로써, 센싱 노이즈 감소, 공정 마진을 개선하여 소자의 동작특성을 향상시키는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역의 반도체 기판 상부에 저장 전극을 형성하는 단계와, 저장전극을 포함하는 상기 셀 영역의 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계와, 셀 영역 외곽의 상기 제 1 플레이트 전극 측면에 상기 제 1 플레이트 전극 상측을 노출시키는 제 1 절연막을 형성하는 단계와, 제 1 절연막 및 상기 제 1 플레이트 전극 표면에 제 2 플레이트 전극을 형성하는 단계와, 제 1 절연막 상부의 상기 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
셀 캐패시터의 정전용량을 증가시키기 위하여 실린더 형태의 캐패시터를 구현하고 있다. 이때, 상부 전극인 플레이트 전극으로 필요한 전원을 인가시키기 위해 메탈 콘택을 형성하고 있는데, 이러한 메탈 콘택은 일반적으로 셀 영역의 가장자리에 배치시킨다. 셀 캐패시터의 정전 용량을 증가시키기 위해 캐패시터의 높이를 증가시킬수록 메탈 콘택의 깊이가 깊어지게 된다. 이렇게 되면, 메탈 콘택 형성 시 식각 마진이 감소되며, 메탈 콘택의 접촉 면적도 감소하게 되어 플레이트 전극으로의 전원 공급 능력이 저하된다. 최근에는 이러한 문제를 해결하기 위해 메탈 콘택을 셀 영역 내에 형성하는 방법이 제안되었다.
도 1은 일반적인 셀 메모리 소자의 평면도를 도시한 것이다. 라인형태의 워드라인(5) 및 비트라인(7)이 서로 교차되도록 배치되어 있다. 그리고, 셀(Cell) 영역에는 데이터를 저장할 수 있는 셀 캐패시터가 형성되는데 셀 캐패시터의 플레이트 전극(25)은 셀 영역 전체를 덮고 있으며, 셀 영역 이외의 영역에는 전극 물질이 존재하지 않는다. 그리고, 플레이트 전극(25)으로 전압 레벨을 공급하기 위해 셀 영역 외곽에 콘택 플러그(35)을 형성한다.
도 2 및 도 3는 도 1의 Y - Y'에 따른 절단면을 도시한 단면도이다.
도 2 및 도 3을 참조하면, 저장전극 콘택플러그(미도시)를 포함하는 하부 구조물이 형성된 반도체 기판(10) 상부에 저장전극 콘택플러그(미도시)와 접속하는 실린더형 저장전극(15)을 형성한다. 이때, 저장전극(15)은 셀(Cell) 영역에만 형성된다.
그 다음, 실린더형 저장전극(15)을 포함하는 반도체 기판(10) 표면에 유전체막(20)을 형성한다. 유전체막(20)은 실린더형 저장전극(15)의 표면을 따라 증착한다. 이어서, 유전체막(20) 상부에 플레이트 전극(25)을 형성한다. 이때, 플레이트 전극(25)은 저장전극(15)을 모두 포함하도록 형성한다.
이어서, 플레이트 전극(25)을 포함하는 반도체 기판(10) 상부에 평탄화된 절연막(30)을 형성한다. 그 다음, 셀 영역 외곽의 절연막(30)을 식각하여 플레이트 전극(25)이 노출되는 콘택홀을 형성한다. 이어서, 콘택홀에 도전물질을 매립하여 콘택플러그(35)를 형성한다. 이때, 셀 캐패시터의 정전용량을 증가시키기 위해 저장전극(15)의 높이를 증가시킴에 따라 콘택홀 형성 시 식각해야하는 절연막(30)의 깊이(h1)가 깊어지게 된다. 이로 인해, 콘택홀 식각 공정 마진이 감소되고, 콘택홀의 종횡비가 증가함에 따라 식각 프로파일(Profile)이 경사지게되어 콘택플러그(35) 하부의 면적이 좁아진다. 즉, 플레이트 전극(25)과 콘택플러그(35)의 접촉 면적이 감소되어 저항이 증가되는 문제점이 있다. 또한, 저항이 증가함에 따라 플레이트 전극(25)으로의 전압인가 특성이 저하되어 소자의 특성이 저하되는 문제점이 있다.
이러한 문제점을 극복하기 위해 도 3에 도시된 바와 같이 셀 영역 내부에 플레이트 전압 인가용 콘택 플러그(35)을 형성하는 방법이 제안되었다. 이때, 셀 영역 내부에 콘택 플러그(35)을 형성하는 경우, 셀 영역 외곽에 형성되는 콘택 플러그(35)에 식각 타겟을 맞추면 'A'와 같이 메탈 콘택이 셀 캐패시터를 관통하는 불량이 발생하게 된다.
또한, 콘택 플러그(35)이 셀 캐패시터를 관통하는 불량을 방지하기 않도록 하기 위해서는 플레이트 전극(25)을 충분히 두껍게 형성하여야 한다. 그러나, 플레이트 전극(25)을 두껍게 형성하는 경우, 셀 영역 내부에 콘택 플러그(35)을 식각 타겟으로 하면 'B'와 같이 플레이트 전극(25)이 완전히 노출되지 않고, 다른 용도의 메탈 콘택과 쇼트(Short)가 발생할 수 있는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 기존 방식에 비해 메탈 콘택을 셀 영역에 인접하게 형성하고, 메탈 콘택의 선폭을 증가시키며, 메탈 콘택의 깊이를 얕게 형성함으로써, 소자의 동작 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 셀 영역의 반도체 기판 상부에 구비된 저장 전극과, 저장전극을 포함하는 상기 셀 영역의 반도체 기판 상부에 형성된 제 1 플레이트 전극과, 셀 영역 외곽의 상기 제 1 플레이트 전극 측면에 구비되며, 상기 제 1 플레이트 전극 상측보다 낮게 형성된 절연막과, 절연막 및 상기 제 1 플레이트 전극 표면에 구비된 제 2 플레이트 전극과, 제 1 절연막 상부의 상기 제 2 플레이트 전극과 연결되는 콘택플러그를 포함하는 것을 특징으로 한다.
나아가, 저장 전극은 실린더 형태이며, 저장전극은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함한다. 또한, 저장 전극을 포함하는 상기 반도체 기판 표면에 유전체막을 더 포함한다. 그리고, 제 1 플레이트 전극은 TiN, WN TaN, Pt, Ru 및 이들의 조합 중 선택된 어느 하나를 포함하며, 제 2 플레이트 전극은 텅스텐을 포함하는 것을 특징으로 한다. 나아가, 콘택플러그와 연결되는 금속 배선을 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역의 반도체 기판 상부에 저장 전극을 형성하는 단계와, 저장전극을 포함하는 셀 영역의 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계와, 셀 영역 외곽의 상기 제 1 플레이트 전극 측면에 상기 제 1 플레이트 전극 상측을 노출시키는 제 1 절연막을 형성하는 단계와, 제 1 절연막 및 상기 제 1 플레이트 전극 표면에 제 2 플레이트 전극을 형성하는 단계와, 제 1 절연막 상부의 상기 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 반도체 기판 상부에 저장 전극을 형성하는 단계에서, 저장 전극은 실린더 형태로 형성하는 것과, 저장전극은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것과, 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계 이전에 저장 전극을 포함하는 반도체 기판 표면에 유전체막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 셀 영역의 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계는 저장전극을 포함하는 상기 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계와, 셀 영역의 상기 제 1 플레이트 전극 상부에 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 상기 제 1 플레이트 전극을 식각하여 셀 영역 외곽의 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 제 1 플레이트 전극은 TiN, WN TaN, Pt, Ru 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하며, 제 1 플레이트 전극 상측을 노출시키는 제 1 절연막을 형성하는 단계는 제 1 플레이트 전극을 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계와, 에치백 공정으로 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 제 2 플레이트 전극을 형성하는 단계에서, 제 2 플레이트 전극은 텅스텐을 포함하는 물질로 형성하는 것을 특징으로 하며, 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계는 제 2 플레이트 전극 상부에 제 2 절연막을 형성하는 단계와, 셀 영역 외곽의 제 2 절연막을 식각하여 제 2 플레이트 전극을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀에 도전물질을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계 이후, 콘택플러그와 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 기존 방식에 비해 메탈 콘택을 셀 영역에 인접하게 형성하면서 메탈 콘택의 선폭을 증가시키고, 메탈 콘택의 깊이를 감소시켜 콘택홀 형성 시 식각 마진을 증가시킨다. 또한, 플레이트 전극과 메탈 콘택 간의 접촉 면적을 증가시켜 플레이트 전극의 전원을 원활하게 공급함으로써, 센싱 노이즈 감소, 공정 마진을 개선하여 소자의 동작특성을 향상시키는 효과를 제공한다.
도 1은 워드라인, 비트라인 및 메탈 콘택을 포함하는 반도체 소자를 도시한 평면도.
도 2 및 도 3는 실린더형 캐패시터를 포함하는 반도체 소자를 도시한 단면도.
도 4는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 5a 내지 도 5g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 4를 참조하면, 저장전극 콘택(미도시)을 포함하는 하부구조물이 형성된 셀 영역의 반도체 기판(100) 상부에 저장전극(105)이 구비된다. 이때, 저장전극(105)은 실린더 형태인 것이 바람직하다. 그리고, 셀 영역의 저장전극(105) 표면에 유전체막(110)이 구비된다. 유전체막(110)은 HfO2, Al2O3 및 이들의 조합 중 선택된 어느 하나를 포함한다. 그리고, 유전체막(110)이 형성된 저장전극(105)을 덮는 제 1 플레이트 전극(115)이 구비된다. 이때, 제 1 플레이트 전극(115)은 셀 영역에만 구비되는 것이 바람직하다. 제 1 플레이트 전극(115)은 TiN, WN TaN, Pt, Ru 및 이들의 조합 중 선택된 어느 하나를 포함한다.
그리고, 제 1 플레이트 전극(115) 측벽에 제 1 절연막(120)이 구비되며, 이 제 1 절연막(120)은 셀 영역 외곽에만 구비되되도록 한다. 이때, 제 1 절연막(120)은 제 1 플레이트 전극(115) 상측보다 낮게 위치되도록 한다. 그리고, 제 1 플레이트 전극(115) 및 제 1 절연막(120) 표면에 제 2 플레이트 전극(125)이 구비된다. 제 2 플레이트 전극(125)은 저저항 물질로 형성하는 것이 바람직하다. 예컨대, 제 2 플레이트 전극(125)은 텅스텐을 포함한다. 여기서, 제 2 플레이트 전극(125)은 제 1 플레이트 전극(115)과 연결되며, 셀 영역에 구비된 제 2 플레이트 전극(125)은 셀 영역 외곽에 구비된 제 2 플레이트 전극(125)보다 높게 위치하도록 하는 것이 바람직하다.
그리고, 셀 영역 외곽에 형성된 제 2 플레이트 전극(125)과 연결되는 콘택 플러그(135)가 구비된다. 콘택플러그는(135)는 제 2 절연막(130)내에 구비되며, 가능한한 셀 영역에 인접하도록 형성하는 것이 바람직하다. 또한, 콘택플러그(135)는 종래 기술에 따른 콘택플러그(도 1의 '35')보다 큰 선폭을 갖도록 형성하여 콘택 면적을 증가시킬수도 있다.
제 2 절연막(130) 상부에는 콘택플러그(135)와 연결되는 금속 배선(140)이 구비된다. 이때, 콘택플러그(135)의 깊이(h2)가 종래에 비해 얕게 형성되어 플레이트 전극 과의 접촉 면적이 증가된다. 이로 인해, 플레이트 전극의 저항을 감소되어 플레이트 전극의 전압 인가 특성이 향상되고, 소자의 특성이 개선되는 장점이 있다.
이와 같이, 셀 영역 외곽에 절연막이 포함됨에 따라 메탈 콘택의 깊이를 감소시킴으로써, 콘택홀 형성 시 식각 공정의 부담을 감소시킬 수 있다. 또한, 메탈 콘택의 접촉 면적을 크게 함으로써, 플레이트 전원을 보다 원활하게 공급하여 소자의 동작특성을 향상시킬 수 있다.
도 5a 내지 도 5g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
먼저, 도 5a를 참조하면 저장전극 콘택(미도시)을 포함하는 하부구조물이 형성된 반도체 기판(100) 상부에 희생막(미도시)을 형성한다. 희생막(미도시)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 희생막(미도시) 상부에 저장전극 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 이어서, 마스크 패턴(미도시)을 식각 마스크로 희생막(미도시)을 식각하여 저장전극 콘택(미도시)을 노출시키는 희생막 패턴(미도시)을 형성한다.
그 다음, 희생막 패턴(미도시)을 포함하는 반도체 기판(100) 표면에 도전물질을 형성한다. 이때, 도전물질은 티타늄, 티타늄질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것이 바람직하다. 이후, 희생막 패턴(미도시)이 노출될때까지 평탄화 공정을 진행하여 도전물질을 분리하여 실린더 형태의 저장전극(105)을 형성한다. 그 다음, 딥 아웃(Dip-Out) 공정으로 희생막 패턴(미도시)을 제거한다.
다음으로, 저장전극(105)을 포함하는 반도체 기판(100) 표면에 유전체막(110)을 형성한다. 유전체막(110)은 유전체막은 HfO2, Al2O3 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성한다. 그 다음, 유전체막(110) 상부에 제 1 플레이트 전극(115)을 형성한다. 제 1 플레이트 전극(115)은 TiN, WN TaN, Pt, Ru 및 이들의 조합 중 선택된 어느 하나의 물질을 사용하여 형성하는 것이 바람직하다.
도 5b를 참조하면, 셀 영역의 제 1 플레이트 전극(115) 상부에 마스크 패턴(미도시)을 형성한다. 그 다음, 마스크 패(미도시)턴을 식각 마스크로 셀 영역 이외의 영역에 형성된 제 1 플레이트 전극(115)를 식각하여 제거한다. 이어서, 도 5c에 도시된 바와 같이, 제 1 플레이트 전극(115)을 포함하는 반도체 기판(100) 상부에 제 1 절연막(120)을 형성한다. 그 다음, 평탄화 공정을 진행하여 제 1 절연막(120)을 평탄화시킨다.
도 5d를 참조하면, 제 1 절연막(120)을 식각하여 제 1 플레이트 전극(115) 상측을 노출시킨다. 이때, 제 1 절연막(120)은 습식 또는 건식 식각을 통해 식각할 수 있다. 이어서, 도 5e를 참조하면 노출된 제 1 플레이트 전극(115) 및 제 1 절연막(120) 표면에 제 2 플레이트 전극(125)을 증착한다. 이때, 제 2 플레이트 전극(125)은 제 1 플레이트 전극(115)의 저항을 낮출 수 있도록 저저항 도전물질을 사용하는 것이 바람직하다. 예컨대, 저저항 도전물질로는 텅스텐을 포함하는 물질을 사용한다.
다음으로, 도 5f를 참조하면 제 2 플레이트 전극(125) 상부에 제 2 절연막(130)을 형성한다. 이어서, 평탄화 공정을 진행하여 제 2 절연막(130)을 평탄화시킨다. 그 다음, 도 5g를 참조하면 제 2 절연막(130)을 식각하여 콘택홀을 형성한다. 콘택홀은 제 2 플레이트 전극(125)이 노출되도록 형성한다. 이때, 콘택홀 형성을 위해 식각해야 하는 제 2 절연막(130)의 두께(h2)가 종래(도 2의 'h1')에 비해 얕아져 식각 공정의 부담이 감소된다. 그 다음, 콘택홀에 도전물질을 매립하여 콘택플러그(135)를 형성한다. 이때, 콘택플러그(135)의 깊이가 종래에 비해 얕게 형성되어 플레이트 전극 과의 접촉 면적이 증가된다. 이로 인해, 플레이트 전극의 저항을 감소되어 플레이트 전극의 전압 인가 특성이 향상되고, 소자의 특성이 개선되는 장점이 있다.
그 다음, 콘택플러그(135)가 형성된 제 2 절연막(130) 상부에 금속층을 형성한 후 콘택플러그(135)와 접속하도록 패터닝하여 금속 배선(140)을 형성한다.
상술한 바와 같이, 기존 방식에 비해 메탈 콘택을 셀 영역에 인접하게 형성하고, 메탈 콘택의 깊이를 감소시킴으로써, 콘택홀 형성 시 식각 공정의 부담을 감소시킬 수 있다. 또한, 기존 방식에 비해 메탈 콘택의 선폭을 증가시켜 메탈 콘택의 접촉 면적을 크게 함으로써, 플레이트 전원을 보다 원활하게 공급하여 소자의 동작특성을 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 저장전극
110 : 유전체막 115 : 플레이트 전극
120 : 제 1 절연막 125 : 도전물질
130 : 제 2 절연막 135 : 콘택플러그
140 : 금속배선

Claims (17)

  1. 셀 영역의 반도체 기판 상부에 저장 전극을 형성하는 단계;
    상기 저장전극을 포함하는 상기 셀 영역의 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계;
    상기 셀 영역 외곽의 상기 제 1 플레이트 전극 측면에 상기 제 1 플레이트 전극 상측을 노출시키는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 및 상기 제 1 플레이트 전극 표면에 제 2 플레이트 전극을 형성하는 단계; 및
    상기 제 1 절연막 상부의 상기 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 반도체 기판 상부에 저장 전극을 형성하는 단계에서,
    상기 저장 전극은 실린더 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 저장전극은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계 이전에,
    상기 저장 전극을 포함하는 상기 반도체 기판 표면에 유전체막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 셀 영역의 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계는
    상기 저장전극을 포함하는 상기 반도체 기판 상부에 제 1 플레이트 전극을 형성하는 단계;
    상기 셀 영역의 상기 제 1 플레이트 전극 상부에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 제 1 플레이트 전극을 식각하여 상기 셀 영역 외곽의 상기 반도체 기판을 노출시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1에 있어서,
    상기 제 1 플레이트 전극은 TiN, WN TaN, Pt, Ru 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 제 1 플레이트 전극 상측을 노출시키는 제 1 절연막을 형성하는 단계는
    상기 제 1 플레이트 전극을 포함하는 상기 반도체 기판 상부에 절연막을 증착하는 단계; 및
    에치백 공정으로 상기 절연막을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1에 있어서,
    상기 제 2 플레이트 전극을 형성하는 단계에서,
    상기 제 2 플레이트 전극은 텅스텐을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 1에 있어서,
    상기 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계는
    상기 제 2 플레이트 전극 상부에 제 2 절연막을 형성하는 단계;
    상기 셀 영역 외곽의 제 2 절연막을 식각하여 제 2 플레이트 전극을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 매립하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 1에 있어서,
    상기 제 2 플레이트 전극과 연결되는 콘택플러그를 형성하는 단계 이후,
    상기 콘택플러그와 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 셀 영역의 반도체 기판 상부에 구비된 저장 전극;
    상기 저장전극을 포함하는 상기 셀 영역의 반도체 기판 상부에 형성된 제 1 플레이트 전극;
    상기 셀 영역 외곽의 상기 제 1 플레이트 전극 측면에 구비되며, 상기 제 1 플레이트 전극 상측보다 낮게 형성된 절연막;
    상기 절연막 및 상기 제 1 플레이트 전극 표면에 구비된 제 2 플레이트 전극; 및
    상기 제 1 절연막 상부의 상기 제 2 플레이트 전극과 연결되는 콘택플러그
    를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 저장 전극은 실린더 형태인 것을 특징으로 하는 반도체 소자.
  13. 청구항 11에 있어서,
    상기 저장전극은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 청구항 11에 있어서,
    상기 저장 전극을 포함하는 상기 반도체 기판 표면에 유전체막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 청구항 11에 있어서,
    상기 제 1 플레이트 전극은 TiN, WN TaN, Pt, Ru 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  16. 청구항 11에 있어서,
    상기 제 2 플레이트 전극은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 청구항 11에 있어서,
    상기 콘택플러그와 연결되는 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
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