JP4030877B2 - 窓枠状のgcおよびcbを改良するために加工した縦型ゲート上部の処理 - Google Patents
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Description
(発明の属する技術分野)
本発明は、概して集積回路記憶装置に関するものであり、より具体的には、ゲート電極とビット線接触部(bitline contacts)との間の意図しない短絡を防止する、改良された製造方法および構造に関するものである。
(従来技術の説明)
集積回路記憶構造体(integrated circuit storage structure)を取り巻く技術の進歩に伴い、集積回路チップの所定領域毎の密度を上昇させるために、記憶構造体の大きさをより小さくする必要がある。いくつかの従来の記憶構造体は、深いトレンチ容量(trench capacitor)や、この深いトレンチ容量へのアクセスを制御する隣接トランジスタといった記憶装置を備えていた。しかし、記憶構造体の大きさをより小さくするため、最近のトレンチ容量は、深いトレンチ容量の横に隣接する縦型トランジスタを備えている。このような記憶装置は、深いトレンチの上部にゲート導体/接触部を備えている。多数の異なる配線構造や、ビット線接触部といった、記憶装置に隣接する導電接続部分がある。
米国特許公報第6,144,054号(US6,144,054)に、請求項1に記載のメモリーセル、および、請求項5に記載のようなメモリーセルの製造方法が記載されている。
本発明の特徴(aspect)によれば、メモリーセルは、トレンチ容量(trench capacitor)と、この容量に隣接する縦型トランジスタ(vertical transistor)とを備えている。この容量は、トレンチ容量の上にある縦型ゲート導体(vertical gate conductor)を含み、トレンチ容量の上部の幅は、ゲート導体の下部の幅よりも小さい。メモリーセルは、ゲート導体の上部に隣接するスペーサ(spacers)と、ゲート導体に隣接するビット線接触部(bitline contact)とを備えている。スペーサは、ビット線接触部とゲート導体との間の短絡を減少させる。ゲート導体の上にあるゲート接触部(gate contact)は、ゲート接触部をビット線から分離する絶縁体を有している。ゲート導体の上部の幅と下部の幅とが異なることにより、ビット線接触部とゲート導体との間の短絡を減少させる。スペーサは、窒化シリコンからなっており、ビット線接触部と境界を共有している。
(図面の簡単な説明)
上記目的や他の目的、観点、および、長所は、図面を参照した、本発明の好ましい1つ以上の実施形態の詳細な説明によってよりよく理解できる。図1は、本発明の構造の概略を示す図である。図2は、本発明の、一部が完成した記憶構造体の概略を示す図である。図3は、本発明の、一部が完成した記憶構造体の概略を示す図である。図4は、本発明の、一部が完成した記憶構造体の概略を示す図である。図5は、本発明の、一部が完成した記憶構造体の概略を示す図である。図6は、本発明の、一部が完成した記憶構造体の概略を示す図である。図7は、本発明の、一部が完成した記憶構造体の概略を示す図である。図8は、本発明の、一部が完成した記憶構造体の概略を示す図である。図9は、本発明の、一部が完成した記憶構造体の概略を示す図である。図10は、本発明の、一部が完成した記憶構造体の概略を示す図である。図11は、本発明の、一部が完成した記憶構造体の概略を示す図である。図12は、本発明の、一部が完成した記憶構造体の概略を示す図である。図13は、本発明の、一部が完成した記憶構造体の概略を示す図である。図14は、本発明の、一部が完成した記憶構造体の概略を示す図である。図15は、本発明の、一部が完成した記憶構造体の概略を示す図である。図16は、本発明の、一部が完成した記憶構造体の概略を示す図である。図17は、本発明の記憶構造体の概略を示す図である。
(本発明の好ましい実施例の詳細な説明)
上述のように、たとえわずかな誤配列が生じた場合であっても、ゲート接触部と、ビット線接触部との間にて短絡する可能性を減少または排除するために、製造方法および構造を改良する必要がある。本発明は、この問題に対処するものであって、ゲート接触部と隣接する構造との間にて短絡する可能性を排除または減少させる新規な構造および製造方法を提供するものである。
Claims (8)
- トレンチ容量と、
上記トレンチ容量に隣接する縦型トランジスタと、
スペーサと、
1つの基板の上部に配置されたビット線接触部とを備えたメモリーセルであって、
上記縦型トランジスタは、上記トレンチ容量の上にゲート導体を備えているとともに、上記ゲート導体の上部の幅は、上記ゲート導体の下部の幅より小さくなっており、かつ、上記ゲート導体の上部の一部は、上記基板の表面の上方に伸びており、
上記スペーサは、上記ゲート導体の上部の横側に取り付けられており、
上記ビット線接触部は、少なくとも上記スペーサによって上記ゲート導体と分離されており、
上記ゲート導体の上部の横側に取り付けられた上記スペーサは、窒化シリコンからなっており、上記ビット線接触部と上記ゲート導体との間の短絡を減少させるようになっていることを特徴とする、メモリーセル。 - 上記スペーサは、上記ビット線接触部と境界を共有していることを特徴とする、請求項1に記載のメモリーセル。
- 上記ゲート導体の上部の上にゲート接触部を備え、上記ゲート接触部は絶縁体によって上記ビット線接触部と分離されていることを特徴とする、請求項1または2に記載のメモリーセル。
- キャップ窒化物が、上記ゲート接触部上に配置されていることを特徴とする、請求項3に記載のメモリーセル。
- トレンチ容量を形成し、
上記トレンチ容量に隣接する縦型トランジスタであって、上記トレンチ容量の上にゲート導体を備え、上記ゲート導体の上部の幅が上記ゲート導体の下部の幅よりも小さくなっており、かつ、上記ゲート導体の上部の一部は、1つの基板の表面より上方に伸びている縦型トランジスタを形成し、
上記ゲート導体の上部の横側に取り付けられたスペーサを形成し、
上記基板の上部に配置されたビット線接触部であって、少なくとも上記スペーサによって上記ゲート導体と分離するようにビット線接触部を形成するメモリーセルの製造方法であって、
上記ゲート導体の上部の横側に取り付けられている上記スペーサは、窒化シリコンからなっており、上記ビット線接触部と上記ゲート導体との間の短絡を減少させるようにしていることを特徴とする方法。 - 上記スペーサを、上記ビット線接触部と境界を共有するように形成することを特徴とする、請求項5に記載の方法。
- 上記ゲート導体の上部の上にゲート接触部を備え、上記ゲート接触部が絶縁体によって上記ビット線接触部と分離されていることを特徴とする、請求項5または6に記載の方法。
- キャップ窒化物を、上記ゲート接触部の上に形成することを特徴とする、請求項7に記載の方法。
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