CN112534569A - 半导体装置、功率模块以及半导体装置的制造方法 - Google Patents
半导体装置、功率模块以及半导体装置的制造方法 Download PDFInfo
- Publication number
- CN112534569A CN112534569A CN201880096226.2A CN201880096226A CN112534569A CN 112534569 A CN112534569 A CN 112534569A CN 201880096226 A CN201880096226 A CN 201880096226A CN 112534569 A CN112534569 A CN 112534569A
- Authority
- CN
- China
- Prior art keywords
- conductive layer
- semiconductor device
- conductive
- electrode
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 231
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 238000000034 method Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 230000001681 protective effect Effects 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000001816 cooling Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 26
- 238000005530 etching Methods 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011572 manganese Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/074—Stacked arrangements of non-apertured devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Abstract
具备：具有彼此相对的第一主面(11)和第二主面(12)、在第一主面(11)形成有槽的导电性的半导体基板(10)；以及沿着槽的侧面的面法线方向层叠的、分别为第一导电层(2A)和第二导电层(2B)的多个导电层；分别配置在多个导电层中最接近槽的侧面的导电层与槽的侧面之间、以及多个导电层的相互之间的介电层(30)；配置在槽的外部、与第一导电层(2A)电连接的第一电极(41)；配置在槽的外部、与第二导电层(2B)电连接的第二电极(42)，第一导电层(2A)与半导体基板(10)电绝缘，在槽的内部与第二导电层(2B)电连接的半导体基板(10)和第二电极(42)电连接。
Description
技术领域
本发明涉及一种具有半导体电容器的半导体装置、功率模块以及半导体装置的制造方法。
背景技术
作为半导体电容器，采用在半导体基板表面形成的槽的内部形成有电容器结构体的结构。例如，公开了在槽的内部交替层叠导电层和介电层的电容器结构体的结构(参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特表2009-515353号公报
但是，专利文献1记载的电容器结构体构成为，将在槽的内部形成的导电层的一部分延伸至半导体基板的表面，在半导体基板的表面在导电层的上面分别设置正负的电极。即，在电荷从电极向沿着槽的内壁面形成的导电层充电时，在电荷填充到整个导电层之前，流过导电层的电流路径变长。因此，在槽的内部较薄地形成的导电层的部位，存在导电层和电极之间的等效串联电阻(ESR)增大的问题。
发明内容
本发明的目的在于提供一种半导体装置、功率模块及半导体装置的制造方法，能够抑制形成于半导体基板的槽的内部的电容器结构体的等效串联电阻的增大。
本发明的一方式的半导体装置的主旨为，具备：第一导电层和第二导电层，其经由介电层层叠在导电性的半导体基板的第一主面形成的槽的内部，第一电极，其与第一导电层电连接；第二电极，其与第二导电层电连接，第一导电层与半导体基板电绝缘，在槽的内部与第二导电层电连接的半导体基板与第二电极电连接。
本发明的另一方式的功率模块的主旨为，将半导体装置、主电极与半导体装置的第一电极或第二电极电连接的功率半导体元件的组合来构成，半导体装置通过经由介电层层叠在导电性的半导体基板的第一主面形成的槽的内部的第一导电层和第二导电层形成电容器结构体，并具有：与第一导电层电连接的第一电极，与第二导电层和半导体基板电连接的第二电极。
本发明的另一方式的半导体装置的制造方法的主旨为，包括：经由介电层在导电性的半导体基板的第一主面的槽的内部层叠第一导电层和第二导电层的工序；为了使第二导电层与半导体基板在槽的底部电连接，去除形成在槽的底部的第一导电层和介电层的工序，在用绝缘保护膜覆盖第一主面的槽的外部之后，去除在槽的底部形成的第一导电层及介电层。
发明效果
根据本发明，能够提供能够抑制形成于半导体基板的槽的内部的电容器结构体的等效串联电阻的增大的半导体装置、功率模块以及半导体装置的制造方法。
附图说明
图1是表示本发明第一实施方式的半导体装置的结构的示意剖面图。
图2是表示比较例的半导体装置的结构的示意剖面图。
图3是用于说明本发明第一实施方式的半导体装置的电流路径的示意剖面图。
图4是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其一)。
图5是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其二)。
图6是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其三)。
图7是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其四)。
图8是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其五)。
图9是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其六)。
图10是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其七)。
图11是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其八)。
图12是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其九)。
图13是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其十)。
图14是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其十一)。
图15是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其十二)。
图16是用于说明本发明第一实施方式的半导体装置的制造方法的示意剖面图(其十三)。
图17是表示配置了本发明第一实施方式的半导体装置的冷却装置的结构的示意立体图。
图18是表示配置了本发明第一实施方式的半导体装置的冷却装置的其他结构的示意立体图。
图19是表示使用本发明第一实施方式的半导体装置的功率模块的示意立体图。
图20是图19所示的功率模块的电路图。
图21是表示本发明第二实施方式的半导体装置的结构的示意剖面图。
图22是用于说明本发明第二实施方式的半导体装置的制造方法的示意剖面图(其一)。
图23是用于说明本发明第二实施方式的半导体装置的制造方法的示意剖面图(其二)。
图24是用于说明本发明第二实施方式的半导体装置的制造方法的示意剖面图(其三)。
图25是用于说明本发明第二实施方式的半导体装置的制造方法的示意剖面图(其四)。
图26是用于说明本发明第二实施方式的半导体装置的制造方法的示意剖面图(其五)。
图27是用于说明本发明第二实施方式的半导体装置的制造方法的示意剖面图(其六)。
图28是表示本发明第三实施方式的半导体装置的结构的示意剖面图。
图29是用于说明本发明第三实施方式的半导体装置的制造方法的示意剖面图(其一)。
图30是用于说明本发明第三实施方式的半导体装置的制造方法的示意剖面图(其二)。
图31是用于说明本发明第三实施方式的半导体装置的制造方法的示意剖面图(其三)。
图32是用于说明本发明第三实施方式的半导体装置的制造方法的示意剖面图(其四)。
具体实施方式
以下，参照附图来说明实施方式。在图面的记载中，对同一部分标上相同的符号，省略说明。但是，图面是示意的，厚度和平面尺寸的关系，各层厚度的比例等包含与现实不同的部分。另外，在图面相互之间也包含着相互尺寸的关系和比率不同的部分。
(第一实施方式)
图1所示的本发明的第一实施方式的半导体装置1具有彼此相对的第一主面11和第二主面12，并具备：在第一主面11形成有槽的导电性的半导体基板10，以及沿着槽的侧面的面法线方向层叠的多个导电层。图1是沿着形成于第一主面11的槽的短边方向的剖面图。
配置在槽的内部的多个导电层分别是第一导电层2A或第二导电层2B中的任一个。以下，将第一导电层2A和第二导电层2B统称为“导电层20”。在图1所示的半导体装置1中，导电层20中槽的侧面的导电层作为第一个导电层，导电层20中的第奇数个导电层为第一导电层2A。即，导电层21和导电层23是第一导电层2A。另一方面，导电层20中的第偶数个导电层为第二导电层2B。即，导电层22为第二导电层2B。
如图1所示，在导电层20中最接近槽的侧面的导电层和槽的侧面之间，以及导电层20的相互之间，分别配置有介电层31～33(以下，统称为“介电层30”)。即，在槽的侧面和导电层21之间配置有介电层31，在导电层21和导电层22之间配置有介电层32，在导电层22和导电层23之间配置有介电层33。通过第一导电层2A、介电层30和第二导电层2B的层叠，构成电容器。
第一导电层2A通过介电层30与半导体基板10电绝缘。另一方面，第二导电层2B在槽内部与半导体基板10电连接。即，如图1所示，在槽的底部，第二导电层2B的下端与半导体基板10接触。
半导体装置1还具备与第一导电层2A电连接的第一电极41和与第二导电层2B电连接的第二电极42。第一电极41和第二电极42配置在槽的外部。
在图1所示的半导体装置1中，在半导体基板10的第一主面11配置有第一电极41，在槽的外侧连接有第一电极41和第一导电层2A。即，形成于槽的内部的第一导电层2A的一部分延伸至第一主面11，在第一主面11，第一导电层2A与第一电极41电连接。在图1所示的半导体装置1的第一主面11，还设置有从槽的内部延设至第一主面11的介电层30、以及形成于槽的外侧的绝缘保护膜51和绝缘保护膜52。第一电极41在介电层30、绝缘保护膜51和绝缘保护膜52设置的开口部，与第一导电层2A连接。关于绝缘保护膜51和绝缘保护膜52的详细内容将在后面叙述。
第二电极42配置在半导体基板10的第二主面12。由于第二导电层2B在槽的内部与半导体基板10电连接，所以第二电极42经由导电性的半导体基板10与第二导电层2B电连接。
以下，说明图1所示的半导体装置1的动作。当在第一电极41上施加正电压并且在第二电极42上施加负电压时，正电荷对第一导电层2A充电，负电荷对半导体基板10上形成的槽的侧壁和第二导电层2B充电。然后，介电层30的内部发生极化，产生静电电容。此时，第一导电层2A的导电层21与导电层23电连接，第二导电层2B的导电层22与半导体基板10电连接。因此，半导体装置1是将分别将具有介电层31、介电层32和介电层33的3个电容器并联的结构。这样，根据图1所示的半导体装置1，能够实现大幅提高单位面积的容量密度的电容器结构体。
另外，根据半导体装置1，能够降低电容器结构体的等效串联电阻(ESR)。以下，与图2所示的比较例的半导体装置进行对比，对半导体装置1的ESR的降低进行说明。
图2所示的半导体装置是在导电性的半导体基板10的第一主面11形成的槽的内部层叠有导电层20a、导电层20b的结构。介电层30a位于槽的侧面和导电层20a之间，介电层30b位于导电层20a和导电层20b之间。槽的剩余区域被介电层30c埋入。这样，图2所示的半导体装置是在半导体基板10的第一主面11形成的槽中，形成了对导电层和介电层进行了交替层叠的电容器结构体的结构。另外，导电层20a和导电层20b的端部延伸在半导体基板10的槽形成的主面。
在图2所示的比较例的半导体装置中，例如为了向导电层20b充电电荷，如用虚线的箭头表示电流路径那样，需要电流Ia在分别配置在半导体基板10的主面的导电层20b的两端部之间流动。即，需要电流以槽深度2倍以上的距离流向槽的内部的导电层。由于使在槽的侧面配置的导电层的膜厚变厚是有限制的，所以图2所示的比较例的半导体装置的ESR较大。
与此相对，在图1所示的半导体装置1中，在槽的底部电连接第二导电层2B和半导体基板10。因此，为了给第二导电层2B充电负电荷，如图3中用虚线表示电流路径那样，只要从配置在第二主面12的第二电极42到第二导电层2B的上端流动过渡电流I即可。即，与图2所示的比较例的半导体装置的电流路径相比，半导体装置1的电流路径呈直线状非常短，能够降低ESR。
以下，参照附图来说明第一实施方式的半导体装置1的制造方法。另外，以下所述的半导体装置1的制造方法为一例，包含该变形例，通过除此之外的各种制造方法能够实现。
首先，在具有导电性的半导体基板10的第一主面11形成槽。在半导体基板10中，例如使用电阻率为1E-4～1E-5-cm2左右的高杂质浓度的硅基板等。半导体基板10既可以是p型半导体基板，也可以是n型半导体基板。
例如，如图4所示，将半导体基板10的第一主面11形成的掩膜材料111用作蚀刻掩膜，在第一主面11形成槽100。即，在第一主面11的整个面形成了掩膜材料111之后，进行掩膜材料111的图案化，以使形成槽100的区域露出。并且，通过将掩膜材料111用作蚀刻掩膜的干法蚀刻，对半导体基板10的第一主面11进行蚀刻，形成槽100。
另外，在掩膜材料111的图案化中，例如使用下述的工序。即，使用热CVD法或等离子体CVD法，形成作为掩膜材料111的氧化硅膜。并且，在掩膜材料111上配置光刻胶膜(未图示)。利用光刻技术，将进行图案化的光刻胶膜作为蚀刻掩膜，使用利用氟酸的湿法蚀刻或反应性离子蚀刻等干法蚀刻，对掩膜材料111进行蚀刻。之后，通过利用氧等离子体或硫酸等去除光刻胶膜，完成掩膜材料111的图案化。
在去除掩膜材料111之后，如图5所示，在半导体基板10的表面形成介电层31。介电层31例如使用氧化硅膜。此时，作为氧化硅膜的形成方法，可以使用热氧化法和热CVD法。另外，在减压条件下，通过使用热CVD法，即使在槽100深的情况下，也能够有效地形成氧化硅膜。
接着，如图6所示，以覆盖介电层31的方式形成导电层21。在导电层21等的导电层20，例如可使用多晶硅膜。多晶硅膜的形成采用减压CVD法等。另外，在形成多晶硅膜后，通过在三氯氧磷(POCl3)中进行950℃的退火处理，形成n型多晶硅膜，能够使导电层20具有导电性。
然后，如图7所示，在第一主面11上形成绝缘保护膜51，以覆盖形成在槽100外部的导电层21。绝缘保护膜51是以保护在之后的蚀刻工序中在槽100的外部形成的导电层21为目的而形成的。绝缘保护膜51可以使用例如利用等离子体CVD法或热CVD而形成的氧化硅膜等。
接着，如图8所示，选择性地去除通过干法蚀刻形成在槽100的底部的介电层31和导电层21，在槽100的底部使半导体基板10露出。此时，通过使蚀刻方向具有指向性，能够抑制在槽100的侧面形成的介电层31和导电层21进行蚀刻。
接着，如图9所示，以覆盖半导体基板10的表面的方式形成介电层32。例如，使用热氧化法或热CVD法，形成氧化硅膜作为介电层32。
然后，形成绝缘保护膜52以覆盖在槽100的外部形成的介电层32之后，如图10所示，通过干法蚀刻选择性地去除形成在槽100的底部的介电层32。由此，在槽100的底部使半导体基板10露出。绝缘保护膜52是以保护在该蚀刻工序中形成于槽100的外部的介电层32为目的而形成的。绝缘保护膜52与绝缘保护膜51同样可以使用氧化硅膜等。
接着，如图11所示，以覆盖介电层32的方式形成导电层22。导电层22可以与导电层21同样使用多晶硅膜等。由于在槽100的底部，半导体基板10露出，因此，导电层22和半导体基板10在槽100的底部电连接。
接着，如图12所示，通过干法蚀刻选择性地去除形成在槽100的外部以及槽100的底部的导电层22。另外，需要在第一主面11使形成于槽100的外部的导电层22不残留，但在槽100的底部也可以残留导电层22。在该导电层22的蚀刻工序中，通过使蚀刻方向具有指向性，能够抑制在槽100的侧面形成的导电层22的蚀刻。
接着，如图13所示，以覆盖半导体基板10的表面方式形成介电层33。介电层33例如可以使用氧化硅膜等。
然后，如图14所示，以埋入槽100的方式形成导电层23。与导电层21或导电层22同样，导电层23可以使用多晶硅膜等。
接着，在第一主面11，使导电层21的一部分露出在槽100的外部的规定位置。即，如图15所示，将掩膜材料112用作蚀刻掩膜，形成贯通形成于第一主面11的绝缘保护膜51、导电层32、绝缘保护膜52、介电层33以及导电层23的接触孔120。例如，在掩膜材料112中使用光刻胶膜，利用光刻技术对掩膜材料112进行图案化。然后，通过干法蚀刻形成接触孔120。
在去除掩膜材料112之后，如图16所示，在半导体基板10的第一主面11形成配置在接触孔120的内部的导电性的接触膜60。通过接触膜60，能够可靠地进行导电层21、导电层23以及第一电极41的电连接。接触膜60可以使用多晶硅膜等。
然后，覆盖接触膜60，在第一主面11形成第一电极41，在第二主面12形成第二电极42。由此，完成图1所示的半导体装置。
另外，作为第一电极41和第二电极42的材料通常是金属。例如，在第一电极41和第二电极42中可以使用钛(Ti)、镍(Ni)、锰(Mo)等金属材料或钛/镍/银(Ti/Ni/Ag)等层叠膜。第一电极41和第二电极42例如通过蚀刻金属膜而形成。即，通过喷射法或电子束(EB)蒸镀法等形成金属膜后，通过使用利用光刻技术形成的掩膜材料的干法蚀刻对金属膜进行蚀刻，形成第一电极41和第二电极42。
在上述制造方法中，如图8及图10所示，在用绝缘保护膜51和绝缘保护膜52覆盖槽100的外部之后，蚀刻去除在槽100的底部形成的导电层20和介电层30。因此，保护在第一主面11在槽100的外部形成、没有必要去除的导电层20和介电层30。由此，在槽100的外部形成的导电层20能够用于半导体基板10的表面的配线。
另外，如图8及图10所示，也可以使绝缘保护膜51或绝缘保护膜52形成为其端部在槽100的开口部比槽100的侧面更向内侧突出的形状。由此，在通过使用等离子体的蚀刻而去除形成于槽100的底部的导电层20和介电层30的工序中，即使在槽100的深度深的情况下，也能够保护形成于槽100的侧面的导电层20和介电层30。另外，在导电层20是多晶硅膜的情况下，通过减压CVD法等形成导电层20。在这种情况下，从槽100的侧面形成多晶硅膜，因此，即使绝缘保护膜51或绝缘保护膜52为在槽100的开口部向内侧突出的形状，也能够容易地形成导电层20。
在半导体装置1中，通过配置在接触孔120的内部的接触膜60，能够可靠地连接第一导电层2A的各层和第一电极41。例如，在层数增加而接触孔120加深的情况下，由于用于第一电极41的材料，有时难以完全埋入接触孔120。但是，通过在接触孔120的内部形成接触膜60，在第一主面11，第一导电层2A的各层与第一电极41相互电连接。但是，在导电层20和介电层30的层数少、接触孔120为通过第一电极41可靠地埋入的深度的情况下，也可以不形成接触膜60。
例如，半导体基板10可以使用单晶硅基板。由此，能够适用于通常的半导体工艺，容易制造半导体装置1。进一步，作为介电层30，能够在半导体基板10的整个面上以高的均匀性形成通过氧化半导体基板10而生成的优质的氧化硅膜。另外，也可以在半导体基板10使用多晶硅基板。由此，能够降低半导体基板10的成本。
在上述中，例示性地说明了介电层30为氧化硅膜的情况。但是，在介电层30中也可以使用氧化硅膜以外的材料。例如，也可以在介电层30中使用氮化硅膜。通过使介电层30成为在半导体工艺中通常使用的氧化硅膜或氮化硅膜，可以形成高品质的介电层。
或者，介电层30可以是将不同材料组成的多个电介质膜进行层叠而成的结构。例如，通过对因应力而应变方向不同的电介质膜进行层叠，可以抑制介电层30整体的应力引起的应变。另外，通过层叠绝缘击穿电场较大的电介质膜和绝缘击穿电场较低但介电常数较高的电介质膜，可以将电介质膜30整体的绝缘击穿电场和介电常数的平衡设定为与电容器结构体要求的特性相对应的最佳值。例如，介电层30可以是包括氮化硅膜和氧化硅膜的层叠结构。
在上述中，对导电层20的层数的合计为3层的情况进行了例示性说明。但是，在半导体基板10的槽的内部层叠的导电层20的层数不限于3层。例如，第一导电层2A和第二导电层2B可以分别是一个层。由此，可以缩短制造工序。另一方面，层叠导电层20的层数越多，单位面积的电容密度就能越大。因此，导电层20的层数的合计也可以是4层以上。
另外，在图1所示的半导体装置1中，将最接近槽的侧面的导电层作为第一个导电层，将作为第奇数个第一导电层2A彼此电连接，将作为第偶数个第二导电层2B电连接。这样，经由介电层30交替层叠第一导电层2A和第二导电层2B，能够使每单位面积的电容密度最大。
另外，通过导电层20和介电层30的层叠结构无间隙地埋入槽100，与层叠结构的层数相同且未埋入槽100的情况相比，导电层20的截面积增大。由此，能够降低电容器结构体的ESR。
如上所述，在本发明第一实施方式的半导体装置1中，第二导电层2B和导电性的半导体基板10在槽的内部电连接，并且与半导体基板10电连接的第二电极42配置在第二主面12。因此，电荷通过经由半导体基板10的短电流路径向第二导电层2B充电。因此，能够降低电容器结构体的ESR。
另外，也可以相对于半导体基板10的第一主面11和第二主面12中的至少一个，配置冷却半导体装置1的冷却装置。图17是经由与第二电极42之间的绝缘体200在半导体基板10的第二主面12侧配置冷却装置300的实施例。另外，图18是经由与第一电极41之间的绝缘体200在半导体基板10的第一主面11侧配置冷却装置300的实施例。通过与半导体基板10的第一主面11或第二主面12相对而配置冷却装置300，能够抑制由导电层20的温度上升等引起的电容器结构体的ESR的增大。在冷却装置300中，例如可以使用利用铝等热传导性高的材料的冷却散热片等。
另外，半导体装置1能够与功率半导体元件组合构成功率模块。图19示出了由半导体装置1、第一功率半导体元件T1和第二功率半导体元件T2构成功率模块的示例。第一功率半导体元件T1的漏电极D1连接到半导体装置1的第二电极42，第二功率半导体元件T2的源电极S2连接到第一电极41。然后，第一功率半导体元件T1的源电极S1与第二功率半导体元件T2的漏电极D2电连接。
第一功率半导体元件T1和第二功率半导体元件T2例如是MOS晶体管。图20示出了由图19所示的半导体装置1、第一功率半导体元件T1和第二功率半导体元件T2构成的功率模块的电路图。该功率模块如下所示，作为逆变器模块动作。
即，在半导体装置1的第二电极42上配置逆变器的上臂的第一功率半导体元件T1，将第一功率半导体元件T1的漏电极D1与第二电极42电连接。然后，在第一电极41上配置逆变器的下臂的第二功率半导体元件T2，将第二功率半导体元件T2的源电极S2与第一电极41电连接。上臂的第一功率半导体元件T1的源电极S1通过中间电极Vm与下臂的第二功率半导体元件T2的漏电极D2电连接。第一功率半导体元件T1的漏电极D1和第二电极42连接的正电极Vp被施加正电位，第二功率半导体元件T2的源电极S2和第一电极41连接的负电极Vn被施加负电位。由此，图19所示的功率模块作为逆变器模块动作。
在图19所示的功率模块中，在功率半导体元件动作时产生的热量经由半导体装置1的电容器结构体被散热。另外，由于电容器结构体的电极与功率半导体元件的电极直接连接，所以功率模块的内部寄生电感降低。因此，能够降低在电源半导体元件的开关动作时产生的浪涌成分，实现低损失的功率模块。
(第二实施方式)
图21表示了本发明第二实施方式的半导体装置1。在图21所示的半导体装置1中，形成在槽的内部的导电层20和介电层30的层数比图1所示的半导体装置1多。因此，能够增大形成于半导体装置1的电容器结构体的容量。关于其它的结构，与第一实施方式相同。
在图21所示的半导体装置1中，在槽的内部交替配置7层导电层20和7层介电层30。如图21所示，最接近槽的侧面的导电层作为第一个导电层，第奇数个导电层彼此电连接，与第一电极41电连接。即，作为第奇数个导电层的导电层21、23、25、27是第一导电层2A。另一方面，第偶数个导电层彼此电连接，经由半导体基板10与第二电极42电连接。即，作为第偶数个导电层的导电层22、24、26是第二导电层2B。
如图21所示，第一导电层2A的各层在延伸至第一主面11的区域，经由接触膜60等与配置于第一主面11的第一电极41电连接。第二导电层2B的各层在槽的底部与半导体基板10连接，经由半导体基板10与第二主面12配置的第二电极42电连接。在槽的侧面和导电层21之间配置有介电层31，在导电层21～27之间配置有介电层32～37。
如上所述，图21所示的半导体装置1是并联了7个电容器的结构。以下，参照附图来说明第二实施方式的半导体装置1的制造方法的例子。
首先，与参照图4～图13说明的方法相同，在槽100的内部形成导电层21～22以及介电层31～33之后，如图22所示那样以覆盖介电层33的方式形成导电层23。
接着，形成绝缘保护膜53以覆盖在槽100的外部形成的导电层23之后，如图23所示，通过干法蚀刻去除在槽100的底部形成的介电层33和导电层23。由此，在槽100的底部使半导体基板10露出。绝缘保护膜53是以保护在该蚀刻工序中在槽100的外部形成的导电层23为目的而形成的。绝缘保护膜53与其他绝缘保护膜同样可以使用氧化硅膜等。
如图24所示，形成介电层34后，在槽100的外部以覆盖介电层34的方式形成绝缘保护膜54，蚀刻去除形成在槽100的底部的介电层34。然后，形成导电层24，如图25所示，通过干法蚀刻去除槽100的外部及槽100的底部的导电层24。此时，导电层24不能残留在槽100的外部，但导电层24也可以残留在槽100的底部。
以下，重复参照图22～图25说明的工序，形成介电层35～37以及导电层25～27，得到图26所示的结构。另外，通过绝缘保护膜55、56保护槽100的外部形成的导电层20和介电层30，同时去除槽100的底部形成的导电层20和介电层30。
然后，在槽100的外部的规定位置形成接触孔，使得导电层21的上面露出在配置于第一主面11的导电层20、介电层30和绝缘保护膜51～56上。并且，如图27所示，以覆盖接触孔的内壁面的方式形成接触膜60。通过接触膜60，导电层21、23、25、27相互电连接。然后，以埋入接触孔的方式覆盖接触膜60，形成第一电极41，在第二主面12形成第二电极42。由此，完成图21所示的半导体装置。
在上述中，虽然表示了分别对7层的导电层20和介电层30进行层叠的例子，但也可以通过重复同样的工序，对分别为8层以上的导电层20和介电层30进行层叠，使半导体装置1为将8个以上的电容器并联的结构。通过增加导电层20和介电层30的层数，可以增大电容器结构体的容量。其他与第一实施方式实质上相同，所以省略重复的记载。
(第三实施方式)
如图28所示，本发明第三实施方式的半导体装置1中，与配置在第一主面11的第一电极41连接的第一导电层2A的上端位置相比，第二导电层2B的上端位置远离第一主面11。然后，遍及第一主面11的整个面，第一电极41和第一导电层2A直接层叠。即，为与图1所示的半导体装置1的接触孔120在第一主面11的整个面形成的情况相同的结构，在槽的外部的第一主面11，在导电层20的上方没有配置介电层30、绝缘保护膜51、52。关于其它的结构，与第一实施方式相同。
在图28所示的半导体装置1中，第一电极41和第一导电层2A在第一主面11的整个面上电连接。因此，能够降低电容器结构体的ESR。进而，省略了为了在第一主面11形成接触孔120而进行的图案化的工序，能够缩短制造工序。
以下，参照附图说明图28所示的半导体装置1的制造方法。首先，与参照图4～图11说明的方法相同，如图29所示，在槽100的侧面层叠介电层31、导电层21、介电层32以及导电层22。
接着，通过干法蚀刻去除在槽100的底部形成的导电层22。此时，如图30所示，导电层22的上端位置比导电层21的上端位置低。
接着，如图31所示，依次形成介电层33和导电层23，埋入槽100的内部。然后，如图32所示，通过干法蚀刻，对半导体基板10的第一主面11的整个面进行蚀刻，使导电层21、23露出于第一主面11。
之后，在第一主面11形成第一电极41，在第二主面12形成第二电极42。通过以上，完成图28所示的半导体装置1。
(其他实施方式)
如上所述，虽然描述了本发明的实施方式，但是不应该理解为构成该公开的一部分的论述及附图限定本发明。根据该公开，本领域的技术人员将明白各种替代实施方式、实施例和运用技术。
例如，在上述的例子中，示出了交替配置第一导电层2A和第二导电层2B的例子，但是导电层20的配置不限于该结构。例如，可以有经由介电层30使第一导电层2A和第一导电层2A邻接的部分，或者可以有经由介电层30使第二导电层2B和第二导电层2B邻接的部分。
另外，第二导电层2B不仅在槽的底部，在槽的侧面也可以与半导体基板10电连接。
另外，虽然示出了第二电极42配置在半导体基板10的第二主面12的例子，但也可以将第二电极42配置在半导体基板10的第一主面11。通过减小半导体基板10的电阻率，与图2所示的比较例的半导体装置那样将形成于槽的内部的导电层作为电流路径的情况相比，能够减小将半导体基板10作为电流路径时的ESR。
另外，虽然说明了导电层20是多晶硅膜的情况，但是导电层20也可以是其他的导电性的半导体膜或金属膜。例如，也可以在导电层20的材料中使用导电性的多晶碳化硅或硅锗(SiGe)、铝等。另外，在对导电层20或介电层30进行蚀刻的工序中，也可以不使用干法蚀刻，而使用利用氟酸或热磷酸的湿法蚀刻。
在上述中，示出了半导体装置1与功率半导体元件组合构成逆变器模块的例子，但使用半导体装置1的功率模块不限于逆变器模块。由于通过半导体装置1能够提供较小尺寸的电容器元件，所以通过将半导体装置1应用于功率模块，能够减小功率模块的尺寸。
产业上的可利用性
本发明的半导体装置、功率模块及半导体装置的制造方法可用于包括制造在半导体基板上构成半导体电容器的半导体装置的制造业的电子设备产业。
符号说明
1：半导体装置
10：半导体基板
11：第一主面
12：第二主面
21～27：导电层
2A：第一导电层
2B：第二导电层
31～37：介电层
41：第一电极
42：第二电极
51～56：绝缘保护膜
100：槽
200：绝缘体
300：冷却装置
T1：第一功率半导体元件
T2：第二功率半导体元件
Claims (13)
1.一种半导体装置，其特征在于，具备：
导电性的半导体基板，其具有彼此相对的第一主面和第二主面，在所述第一主面形成有槽；
多个导电层，其分别是第一导电层和第二导电层的任一个，并沿着所述槽的侧面的面法线方向层叠；
介电层，其分别配置在所述多个导电层中的最接近所述槽的侧面的导电层与所述槽的侧面之间、以及所述多个导电层的相互之间；
第一电极，其配置在所述槽的外部，与所述第一导电层电连接；
第二电极，其配置在所述槽的外部，与所述第二导电层电连接，
所述第一导电层与所述半导体基板电绝缘，
在所述槽的内部与所述第二导电层电连接的所述半导体基板与所述第二电极电连接。
2.如权利要求1所述的半导体装置，其特征在于，
所述槽通过所述多个导电层和所述介电层的层叠结构被埋入。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述第一导电层和所述第二导电层合在一起具有4层以上的导电层。
4.如权利要求1～3中的任一项所述的半导体装置，其特征在于，
将所述多个导电层中的最接近所述槽的侧面的导电层作为第一个导电层，
所述多个导电层的第奇数个导电层彼此电连接，
所述多个导电层的第偶数个导电层彼此电连接。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
所述介电层为将不同材料构成的多个电介质膜层叠的结构。
6.如权利要求1～5中任一项所述的半导体装置，其特征在于，
所述第一电极配置在所述第一主面，
与所述第一电极连接的所述第一导电层的上端的位置相比，所述第二导电层的上端的位置远离所述第一主面，
遍及所述第一主面的整个面，所述第一电极和所述第一导电层直接层叠。
7.如权利要求1～6中任一项所述的半导体装置，其特征在于，
还具备与所述半导体基板的所述第一主面和所述第二主面中的至少一个相对配置的冷却装置。
8.如权利要求1～7中任一项所述的半导体装置，其特征在于，
所述半导体基板为单晶硅基板。
9.如权利要求1～7中任一项所述的半导体装置，其特征在于，
所述半导体基板为多晶硅基板。
10.如权利要求1～9的任一项所述的半导体装置，其特征在于，
所述介电层包括氧化硅膜或氮化硅膜中的至少一个。
11.一种功率模块，其特征在于，具备：
权利要求1～10的任一项所述的半导体装置，
第一功率半导体元件，其漏电极与所述第二电极连接；
第二功率半导体元件，其源电极与所述第一电极连接，
所述第一功率半导体元件的源电极与所述第二功率半导体元件的漏电极电连接。
12.一种半导体装置的制造方法，其特征在于，包含如下的工序：
在导电性的半导体基板的第一主面形成槽；
使分别为第一导电层和第二导电层的任一个的多个导电层沿着所述槽的侧面的面法线方向层叠，同时在所述多个导电层中的最接近所述槽的侧面的导电层与所述槽的侧面之间、以及所述多个导电层的相互之间形成介电层；
为了使所述第二导电层与所述半导体基板在所述槽的底部电连接，去除形成在所述槽的底部的所述第一导电层和所述介电层，
在用绝缘保护膜覆盖所述第一主面的所述槽的外部之后，去除形成在所述槽的底部的所述第一导电层和所述介电层。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，
使所述绝缘保护膜形成为端部从所述槽的侧面向内侧突出的形状。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/IB2018/001120 WO2020025995A1 (ja) | 2018-08-01 | 2018-08-01 | 半導体装置、パワーモジュール及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112534569A true CN112534569A (zh) | 2021-03-19 |
Family
ID=69232117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880096226.2A Pending CN112534569A (zh) | 2018-08-01 | 2018-08-01 | 半导体装置、功率模块以及半导体装置的制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US11664466B2 (zh) |
| EP (1) | EP3832709A4 (zh) |
| JP (1) | JP7001162B2 (zh) |
| CN (1) | CN112534569A (zh) |
| WO (1) | WO2020025995A1 (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040036051A1 (en) * | 2002-05-01 | 2004-02-26 | Ofer Sneh | Integrated capacitor with enhanced capacitance density and method of fabricating same |
| US20070274014A1 (en) * | 2006-04-13 | 2007-11-29 | Sven Berberich | Integrated Snubber Device on a Semiconductor Basis for Switching Load Reduction, Voltage Limitation and/or Oscillation Attenuation |
| US20080029799A1 (en) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Capacitor device with a layer structure disposed in a meander-shaped |
| US20120012982A1 (en) * | 2010-07-16 | 2012-01-19 | Texas Instruments Incorporated | Capacitors and methods of forming |
| CN103325829A (zh) * | 2012-03-22 | 2013-09-25 | 株式会社东芝 | 半导体装置及其制造方法 |
| US20150145103A1 (en) * | 2013-11-27 | 2015-05-28 | Taiwan Semiconductor Mnaufacturing Company, Ltd. | Capacitive device and method of making the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123158B2 (ja) * | 1984-03-26 | 1995-12-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS62142346A (ja) | 1985-12-17 | 1987-06-25 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPH01179443A (ja) * | 1988-01-06 | 1989-07-17 | Fujitsu Ltd | 半導体装置 |
| JP2000114458A (ja) | 1998-10-09 | 2000-04-21 | Toyota Motor Corp | トレンチ型キャパシタ |
| US6437385B1 (en) * | 2000-06-29 | 2002-08-20 | International Business Machines Corporation | Integrated circuit capacitor |
| US6821837B2 (en) * | 2002-11-13 | 2004-11-23 | Promos Technologies Inc. | Stack-film trench capacitor and method for manufacturing the same |
| DE10308888B4 (de) * | 2003-02-28 | 2006-12-28 | Infineon Technologies Ag | Anordnung von Kondensatoren zur Erhöhung der Speicherkapazität in einem Halbleitersubstrat und Verfahren zur Herstellung einer Anordnung |
| WO2005083781A1 (en) * | 2004-01-30 | 2005-09-09 | International Business Machines Corporation | Folded node trench capacitor |
| US8085524B2 (en) | 2005-11-08 | 2011-12-27 | Ipdia | Integrated capacitor arrangement for ultrahigh capacitance values |
| KR101087846B1 (ko) * | 2010-11-04 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101690487B1 (ko) | 2010-11-08 | 2016-12-28 | 삼성전자주식회사 | 반도체 장치 및 제조 방법 |
| EP2924730A1 (en) | 2014-03-25 | 2015-09-30 | Ipdia | Capacitor structure |
| EP3632504B1 (en) * | 2018-10-04 | 2022-11-30 | Murata Manufacturing Co., Ltd. | Implementable semiconductor device, comprising an electrode and capacitor, and corresponding manufacturing method |
-
2018
- 2018-08-01 EP EP18928972.1A patent/EP3832709A4/en active Pending
- 2018-08-01 CN CN201880096226.2A patent/CN112534569A/zh active Pending
- 2018-08-01 JP JP2020533383A patent/JP7001162B2/ja active Active
- 2018-08-01 WO PCT/IB2018/001120 patent/WO2020025995A1/ja unknown
- 2018-08-01 US US17/263,617 patent/US11664466B2/en active Active
-
2023
- 2023-04-17 US US18/301,793 patent/US20230253512A1/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040036051A1 (en) * | 2002-05-01 | 2004-02-26 | Ofer Sneh | Integrated capacitor with enhanced capacitance density and method of fabricating same |
| US20070274014A1 (en) * | 2006-04-13 | 2007-11-29 | Sven Berberich | Integrated Snubber Device on a Semiconductor Basis for Switching Load Reduction, Voltage Limitation and/or Oscillation Attenuation |
| US20080029799A1 (en) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Capacitor device with a layer structure disposed in a meander-shaped |
| US20120012982A1 (en) * | 2010-07-16 | 2012-01-19 | Texas Instruments Incorporated | Capacitors and methods of forming |
| CN103325829A (zh) * | 2012-03-22 | 2013-09-25 | 株式会社东芝 | 半导体装置及其制造方法 |
| US20150145103A1 (en) * | 2013-11-27 | 2015-05-28 | Taiwan Semiconductor Mnaufacturing Company, Ltd. | Capacitive device and method of making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US11664466B2 (en) | 2023-05-30 |
| JP7001162B2 (ja) | 2022-01-19 |
| US20210296308A1 (en) | 2021-09-23 |
| EP3832709A1 (en) | 2021-06-09 |
| JPWO2020025995A1 (ja) | 2021-08-19 |
| WO2020025995A1 (ja) | 2020-02-06 |
| US20230253512A1 (en) | 2023-08-10 |
| EP3832709A4 (en) | 2021-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2985790B1 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US7952137B2 (en) | Trench semiconductor device and method of making the same | |
| CN104779253A (zh) | 半导体存储装置及其制造方法 | |
| CN102208367B (zh) | 半导体装置的制造方法 | |
| CN101740623A (zh) | 具有槽屏蔽电极结构的半导体器件 | |
| JP6009139B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5422252B2 (ja) | 半導体装置の製造方法 | |
| CN112447720A (zh) | 半导体元件及其制备方法 | |
| CN112447722A (zh) | 半导体元件及其制备方法 | |
| US8026612B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN113394226B (zh) | 三维存储器及三维存储器制作方法 | |
| JP6481518B2 (ja) | コンデンサ構造体、コンデンサモジュール及びコンデンサ構造体の製造方法 | |
| CN112534569A (zh) | 半导体装置、功率模块以及半导体装置的制造方法 | |
| US8022525B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR20070073235A (ko) | 고전압 소자 및 그의 제조방법 | |
| JP7021021B2 (ja) | 半導体装置及びその製造方法 | |
| CN112951823A (zh) | 半导体器件 | |
| CN112038397A (zh) | 一种终端结构及功率半导体器件 | |
| CN112951903A (zh) | 半导体开关元件及其制造方法 | |
| CN113517338A (zh) | 半导体结构及其形成方法 | |
| CN110896079A (zh) | 半导体存储装置 | |
| US8963235B1 (en) | Trench power device and semiconductor structure thereof | |
| CN110416302B (zh) | 一种半导体器件及其制造方法 | |
| JP7360974B2 (ja) | 半導体コンデンサおよびその製造方法 | |
| CN215771144U (zh) | 半导体存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |