WO2020025995A1 - 半導体装置、パワーモジュール及び半導体装置の製造方法 - Google Patents

Abstract

互いに対向する第1主面（11)と第2主面（12)を有し、第1主面（11)に溝が形成されている導電性の半導体基板（10)と、溝の側面の面法線方向に沿って積層された、それぞれが第1導電層（2A)と第2導電層（2B)のいずれかである複数の導電層と、複数の導電層のうち溝の側面に最近接の導電層と溝の側面との間、及び複数の導電層の相互間にそれぞれ配置された誘電層（30)と、溝の外部に配置され、第1導電層（2A)と電気的に接続する第1電極（41)と、溝の外部に配置され、第2導電層（2B)と電気的に接続する第2電極42とを備え、第1導電層（2A)が半導体基板（10)と電気的に絶縁され、溝の内部で第2導電層（2B)と電気的に接続された半導体基板（10)が、第2電極（42)と電気的に接続されている。

Description

半導体装置、パワーモジュール及び半導体装置の製造方法

　本発明は、半導体コンデンサを有する半導体装置、パワーモジュール及び半導体装置の製造方法に関するものである。

　半導体コンデンサとして、半導体基板の表面に形成した溝の内部にコンデンサ構造体を形成した構成が用いられている。例えば、溝の内部に導電層と誘電層を交互に積層したコンデンサ構造体の構成が開示されている（特許文献１参照。）。

特表２００９−５１５３５３号公報

　しかしながら、特許文献１に記載されたコンデンサ構造体は、溝の内部に形成した導電層の一部を半導体基板の表面まで延設し、半導体基板の表面において導電層の上面に正負の電極をそれぞれ設ける構成である。つまり、電極から溝の内壁面に沿って形成された導電層に電荷を充電する際に、導電層の全体に電荷が充填されるまでに導電層を流れる電流の経路が長くなる。このため、溝の内部で導電層を薄く形成した部位では、導電層と電極との間の等価直列抵抗（ＥＳＲ）が増大するという問題があった。

　本発明は、半導体基板の溝の内部に形成されるコンデンサ構造体における等価直列抵抗の増大を抑制できる半導体装置、パワーモジュール及び半導体装置の製造方法を提供することを目的とする。

　本発明の一態様に係る半導体装置は、導電性の半導体基板の第１主面に形成された溝の内部に誘電層を介して積層された第１導電層及び第２導電層と、第１導電層と電気的に接続する第１電極と、第２導電層と電気的に接続する第２電極を備え、第１導電層が半導体基板と電気的に絶縁され、溝の内部で第２導電層と電気的に接続された半導体基板が第２電極と電気的に接続されていることを要旨とする。

　本発明の他の態様に係るパワーモジュールは、導電性の半導体基板の第１主面に形成された溝の内部に誘電層を介して積層された第１導電層及び第２導電層によりキャパシタ構造体が形成され、第１導電層と電気的に接続する第１電極、第２導電層及び半導体基板と電気的に接続する第２電極を有する半導体装置と、半導体装置の第１電極又は第２電極と電気的に主電極が接続するパワー半導体素子とを組み合わせて構成されていることを要旨とする。

　本発明の他の態様に係る半導体装置の製造方法は、導電性の半導体基板の第１主面に形成された溝の内部に、誘電層を介して第１導電層と第２導電層を積層する工程と、第２導電層を半導体基板と溝の底部で電気的に接続させるために、溝の底部に形成された第１導電層及び誘電層を除去する工程を含み、第１主面の溝の外部を絶縁保護膜で覆った後に、溝の底部に形成された第１導電層及び誘電層を除去することを要旨とする。

　本発明によれば、半導体基板の溝の内部に形成されるコンデンサ構造体における等価直列抵抗の増大を抑制できる半導体装置、パワーモジュール及び半導体装置の製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 比較例の半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の電流経路を説明するための模式的な断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その８）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その９）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１０）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１３）。 本発明の第１の実施形態に係る半導体装置の冷却装置を配置した構成を示す模式的な斜視図である。 本発明の第１の実施形態に係る半導体装置の冷却装置を配置した他の構成を示す模式的な斜視図である。 本発明の第１の実施形態に係る半導体装置を用いたパワーモジュールの例を示す模式的な斜視図である。 図１９に示したパワーモジュールの回路図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。

　以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

　（第１の実施形態）
　図１に示す本発明の第１の実施形態に係る半導体装置１は、互いに対向する第１主面１１と第２主面１２を有し、第１主面１１に溝が形成されている導電性の半導体基板１０と、溝の側面の面法線方向に沿って積層された複数の導電層を備える。図１は、第１主面１１に形成された溝の短手方向に沿った断面図である。

　溝の内部に配置された複数の導電層のそれぞれは、第１導電層２Ａと第２導電層２Ｂのいずれかである。以下において、第１導電層２Ａと第２導電層２Ｂを総称して「導電層２０」という。図１に示した半導体装置１では、導電層２０のうち溝の側面に最近接の導電層を１番目の導電層として、導電層２０のうちの奇数番目の導電層が第１導電層２Ａである。即ち、導電層２１及び導電層２３が第１導電層２Ａである。一方、導電層２０のうちの偶数番目の導電層が第２導電層２Ｂである。即ち、導電層２２が第２導電層２Ｂである。

　図１に示すように、導電層２０のうち溝の側面に最近接の導電層と溝の側面との間、及び導電層２０の相互間には、誘電層３１~３３（以下において、「誘電層３０」と総称する。）がそれぞれ配置されている。即ち、溝の側面と導電層２１との間に誘電層３１が配置され、導電層２１と導電層２２との間に誘電層３２が配置され、導電層２２と導電層２３との間に誘電層３３が配置されている。第１導電層２Ａ、誘電層３０及び第２導電層２Ｂの積層によって、コンデンサが構成される。

　第１導電層２Ａは、誘電層３０によって半導体基板１０と電気的に絶縁されている。一方、第２導電層２Ｂは、溝の内部で半導体基板１０と電気的に接続されている。即ち、図１に示すように、溝の底部で第２導電層２Ｂの下端が半導体基板１０と接触している。

　半導体装置１は、第１導電層２Ａと電気的に接続する第１電極４１と、第２導電層２Ｂと電気的に接続する第２電極４２を更に備える。第１電極４１及び第２電極４２は、溝の外部に配置されている。

　図１に示した半導体装置１では、半導体基板１０の第１主面１１に第１電極４１が配置され、溝の外側において第１電極４１と第１導電層２Ａが接続されている。即ち、溝の内部に形成した第１導電層２Ａの一部が第１主面１１まで延設され、第１主面１１において第１導電層２Ａと第１電極４１が電気的に接続されている。図１に示す半導体装置１の第１主面１１には、溝の内部から第１主面１１まで延設された誘電層３０、及び溝の外側に形成された絶縁保護膜５１及び絶縁保護膜５２も配置されている。第１電極４１は、誘電層３０、絶縁保護膜５１及び絶縁保護膜５２に設けられた開口部で、第１導電層２Ａと接続している。絶縁保護膜５１及び絶縁保護膜５２の詳細は後述する。

　第２電極４２は、半導体基板１０の第２主面１２に配置されている。第２導電層２Ｂが溝の内部で半導体基板１０と電気的に接続されているため、導電性の半導体基板１０を介して、第２電極４２が第２導電層２Ｂと電気的に接続される。

　以下に、図１に示した半導体装置１の動作について説明する。第１電極４１に正の電圧を印加し、第２電極４２に負の電圧を印加すると、第１導電層２Ａに正電荷が充電され、半導体基板１０に形成された溝の側壁及び第２導電層２Ｂに負電荷が充電される。そして、誘電層３０の内部で分極が起こり、静電容量が発生する。このとき、第１導電層２Ａである導電層２１と導電層２３が電気的に接続され、第２導電層２Ｂである導電層２２と半導体基板１０が電気的に接続されている。したがって、半導体装置１は、誘電層３１、誘電層３２及び誘電層３３をそれぞれ有する３つのコンデンサを並列接続した構成である。このように、図１に示した半導体装置１によれば、単位面積当たりの容量密度を大きく向上させたコンデンサ構造体を実現できる。

　また、半導体装置１によれば、コンデンサ構造体の等価直列抵抗（ＥＳＲ）を低減することができる。以下に、図２に示した比較例の半導体装置と対比して、半導体装置１によるＥＳＲの低減について説明する。

　図２に示した半導体装置は、導電性の半導体基板１０の第１主面１１に形成した溝の内部に、導電層２０ａ、導電層２０ｂを積層した構造である。溝の側面と導電層２０ａの間に誘電層３０ａが配置され、導電層２０ａと導電層２０ｂの間に誘電層３０ｂが配置されている。そして、溝の残余の領域が誘電層３０ｃによって埋め込まれている。このように、図２に示した半導体装置は、半導体基板１０の第１主面１１に形成された溝に、導電層と誘電層を交互に積層したコンデンサ構造体が形成された構成である。なお、半導体基板１０の溝の形成された主面に、導電層２０ａ及び導電層２０ｂの端部が延設されている。

　図２に示した比較例の半導体装置では、例えば導電層２０ｂに電荷を充電するために、破線の矢印で電流経路を示したように、半導体基板１０の主面にそれぞれ配置された導電層２０ｂの両端部の間に電流Ｉａを流す必要がある。つまり、溝の深さの２倍以上の距離で溝の内部の導電層に電流を流す必要がある。溝の側面に配置する導電層の膜厚を厚くすることには制限があるため、図２に示した比較例の半導体装置のＥＳＲは大きい。

　これに対し、図１に示した半導体装置１では、溝の底部において第２導電層２Ｂと半導体基板１０とを電気的に接続している。このため、第２導電層２Ｂに負電荷を充電させるためには、図３に電流経路を破線で示すように、第２主面１２に配置した第２電極４２から第２導電層２Ｂの上端まで過渡的な電流Ｉを流せばよい。つまり、図２に示した比較例の半導体装置の電流経路と比べて、半導体装置１の電流経路は直線状で非常に短く、ＥＳＲを低減することができる。

　以下に、図面を参照して、第１の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

　先ず、導電性を有する半導体基板１０の第１主面１１に溝を形成する。半導体基板１０には、例えば抵抗率が１Ｅ−４~１Ｅ−５Ωｃｍ^２程度の高不純物濃度のシリコン基板などが使用される。半導体基板１０はｐ型半導体基板でもｎ型半導体基板でもよい。

　例えば、図４に示すように、半導体基板１０の第１主面１１に形成したマスク材１１１をエッチングマスクに用いて、第１主面１１に溝１００を形成する。即ち、第１主面１１の全面にマスク材１１１を形成した後、溝１００を形成する領域が露出するようにマスク材１１１のパターニングを行う。そして、マスク材１１１をエッチングマスクに用いたドライエッチングによって、半導体基板１０の第１主面１１をエッチングし、溝１００を形成する。

　なお、マスク材１１１のパターニングには、例えば下記の工程を用いる。即ち、熱ＣＶＤ法やプラズマＣＶＤ法を用いて、マスク材１１１としてシリコン酸化膜を形成する。そして、マスク材１１１の上にフォトレジスト膜を配置する（図示せず）。フォトリソグラフィ技術によりパターニングを行ったフォトレジスト膜をエッチングマスクにして、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いて、マスク材１１１をエッチングする。その後、フォトレジスト膜を酸素プラズマや硫酸などで除去することにより、マスク材１１１のパターニングが完了する。

　マスク材１１１を除去した後、図５に示すように、半導体基板１０の表面に誘電層３１を形成する。誘電層３１には、例えばシリコン酸化膜を用いる。その場合、シリコン酸化膜の形成方法としては、熱酸化法や熱ＣＶＤ法を用いることができる。なお、減圧条件で熱ＣＶＤ法を用いることによって、溝１００が深い場合にもカバレッジよくシリコン酸化膜を形成できる。

　次いで、図６に示すように、誘電層３１を覆うように導電層２１を形成する。導電層２１などの導電層２０には、例えば多結晶シリコン膜を用いることができる。多結晶シリコン膜の形成には減圧ＣＶＤ法などを用いる。なお、多結晶シリコン膜を形成した後にオキシ塩化リン（ＰＯＣｌ_３）中で９５０℃のアニール処理することで、ｎ型の多結晶シリコン膜が形成され、導電層２０に導電性を持たせることができる。

　その後、図７に示すように、溝１００外部に形成された導電層２１を覆うように第１主面１１上に絶縁保護膜５１を形成する。絶縁保護膜５１は、この後のエッチング工程において溝１００の外部に形成された導電層２１を保護する目的で形成される。絶縁保護膜５１には、例えば、プラズマＣＶＤ法や熱ＣＶＤを用いて形成されるシリコン酸化膜などを用いることができる。

　次に、図８に示すように、ドライエッチングによって溝１００の底部に形成された誘電層３１及び導電層２１を選択的に除去し、溝１００の底部で半導体基板１０を露出させる。このとき、エッチング方向に指向性を持たせることによって、溝１００の側面に形成された誘電層３１及び導電層２１がエッチングされることを抑制できる。

　次に、図９に示すように、半導体基板１０の表面を覆うように誘電層３２を形成する。例えば、熱酸化法や熱ＣＶＤ法を用いて、誘電層３２としてシリコン酸化膜を形成する。

　その後、溝１００の外部に形成された誘電層３２を覆うように絶縁保護膜５２を形成した後、ドライエッチングによって図１０に示すように溝１００の底部に形成された誘電層３２を選択的に除去する。これにより、溝１００の底部で半導体基板１０を露出させる。絶縁保護膜５２は、このエッチング工程において溝１００の外部に形成された誘電層３２を保護する目的で形成される。絶縁保護膜５２には、絶縁保護膜５１と同様にシリコン酸化膜などを用いることができる。

　次に、図１１に示すように、誘電層３２を覆うように導電層２２を形成する。導電層２２には、導電層２１と同様に多結晶シリコン膜などを用いることができる。溝１００の底部で半導体基板１０が露出しているため、導電層２２と半導体基板１０とが溝１００の底部で電気的に接続される。

　次いで、図１２に示すように、ドライエッチングによって溝１００の外部及び溝１００の底部に形成された導電層２２を選択的に除去する。なお、第１主面１１で溝１００の外部に形成された導電層２２が残らないようにする必要はあるが、溝１００の底部においては導電層２２が残ってもよい。この導電層２２のエッチング工程においてエッチング方向に指向性を持たせることによって、溝１００の側面に形成された導電層２２のエッチングを抑制することができる。

　次に、図１３に示すように、半導体基板１０の表面を覆うように誘電層３３を形成する。誘電層３３には、例えばシリコン酸化膜などを用いることができる。

　その後、図１４に示すように、溝１００を埋め込むように導電層２３を形成する。導電層２３には、導電層２１や導電層２２と同様に多結晶シリコン膜などを用いることができる。

　次いで、第１主面１１において、溝１００の外部の所定の位置に導電層２１の一部を露出させる。即ち、図１５に示すように、マスク材１１２をエッチングマスクに用いて、第１主面１１に形成された絶縁保護膜５１、誘電層３２、絶縁保護膜５２、誘電層３３及び導電層２３を貫通するコンタクトホール１２０を形成する。例えばマスク材１１２にフォトレジスト膜を使用し、フォトリソグラフィ技術を用いてマスク材１１２をパターニングする。そして、ドライエッチングによってコンタクトホール１２０を形成する。

　マスク材１１２を除去した後、図１６に示すように、コンタクトホール１２０の内部に配置される導電性のコンタクト膜６０を、半導体基板１０の第１主面１１に形成する。コンタクト膜６０によって、導電層２１、導電層２３及び第１電極４１の電気的な接続を確実にできる。コンタクト膜６０には、多結晶シリコン膜などを用いることができる。

　その後、コンタクト膜６０を覆って第１主面１１に第１電極４１を形成し、第２主面１２に第２電極４２を形成する。以上により、図１に示した半導体装置が完成する。

　なお、第１電極４１や第２電極４２の材料としては金属が一般的である。例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属材料や、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜を第１電極４１及び第２電極４２に使用できる。第１電極４１及び第２電極４２は、例えば金属膜をエッチングして形成する。即ち、スパッタ法や電子ビーム（ＥＢ）蒸着法などにより金属膜を形成した後、フォトリソグラフィ技術を用いて形成したマスク材を使用したドライエッチングにより金属膜をエッチングして、第１電極４１及び第２電極４２を形成する。

　上記の製造方法では、図８や図１０に示すように、溝１００の外部を絶縁保護膜５１や絶縁保護膜５２で覆った後に、溝１００の底部に形成された導電層２０や誘電層３０をエッチング除去する。このため、第１主面１１で溝１００の外部に形成され、除去する必要のない導電層２０や誘電層３０が保護される。これにより、溝１００の外部に形成された導電層２０を、半導体基板１０の表面での配線に利用することができる。

　また、図８や図１０に示すように、絶縁保護膜５１や絶縁保護膜５２を、その端部が溝１００の開口部において溝１００の側面よりも内側にせり出した形状に形成してもよい。これにより、プラズマを用いたエッチングによって溝１００の底部に形成された導電層２０や誘電層３０を除去する工程において、溝１００の深さが深い場合でも、溝１００の側面に形成された導電層２０や誘電層３０を保護することができる。なお、導電層２０が多結晶シリコン膜である場合、減圧ＣＶＤ法などにより導電層２０が形成される。この場合、溝１００の側面から多結晶シリコン膜が形成されるため、絶縁保護膜５１や絶縁保護膜５２が溝１００の開口部において内側にせり出した形状あっても、導電層２０を容易に形成できる。

　半導体装置１では、コンタクトホール１２０の内部に配置されるコンタクト膜６０によって、第１導電層２Ａの各層と第１電極４１とを確実に接続できる。例えば、層数が増えてコンタクトホール１２０が深くなった場合に、第１電極４１に使用する材料によってはコンタクトホール１２０を完全に埋め込むことが難しい場合がある。しかし、コンタクト膜６０をコンタクトホール１２０の内部に形成することにより、第１主面１１において第１導電層２Ａの各層と第１電極４１が相互に電気的に接続される。しかし、導電層２０や誘電層３０の層数が少なく、コンタクトホール１２０が第１電極４１によって確実に埋め込まれる深さである場合には、コンタクト膜６０を形成しなくてもよい。

　半導体基板１０には、例えば単結晶シリコン基板を使用できる。これにより、一般的な半導体プロセスを適用でき、半導体装置１を製造しやすい。更に、半導体基板１０を酸化して生成する良質なシリコン酸化膜を、誘電層３０として半導体基板１０の全面に高い均一性で形成できる。また、半導体基板１０に多結晶シリコン基板を使用してもよい。これにより、半導体基板１０のコストを低減することができる。

　上記では、誘電層３０がシリコン酸化膜である場合を例示的に説明した。しかし、誘電層３０にシリコン酸化膜以外の材料を使用してもよい。例えば、誘電層３０にシリコン窒化膜を使用してもよい。誘電層３０を半導体プロセスで一般的に用いられるシリコン酸化膜やシリコン窒化膜とすることにより、高品質な誘電層を形成することができる。

　或いは、誘電層３０が、異なる材料からなる複数の誘電体膜を積層した構造であってもよい。例えば、応力により歪む方向が異なる誘電体膜を積層することにより、誘電層３０全体の応力による歪みを抑制できる。また、絶縁破壊電界の大きな誘電体膜と、それよりは絶縁破壊電界は低いが誘電率の高い誘電体膜を積層することにより、誘電層３０全体の絶縁破壊電界や誘電率のバランスを、コンデンサ構造体に要求される特性に応じた最適値に設定することができる。例えば、誘電層３０を、シリコン窒化膜とシリコン酸化膜を含む積層構造にしてもよい。

　上記では、導電層２０の層数の合計が３層である場合について例示的に説明した。しかし、半導体基板１０の溝の内部に積層する導電層２０の層数は３層に限られない。例えば、第１導電層２Ａと第２導電層２Ｂが１層ずつであってもよい。これにより、製造工程を短縮することができる。一方、積層する導電層２０の層数が多いほど、単位面積当たりの容量密度をより大きくすることができる。このため、導電層２０の層数の合計が４層以上であってもよい。

　また、図１に示した半導体装置１では、溝の側面に最近接の導電層を１番目の導電層として、奇数番目である第１導電層２Ａが互いに電気的に接続され、偶数番目である第２導電層２Ｂが互いに電気的に接続されている。このように第１導電層２Ａと第２導電層２Ｂとを誘電層３０を介して交互に積層することによって、単位面積当たりの容量密度を最も大きくすることができる。

　なお、導電層２０と誘電層３０との積層構造によって溝１００を隙間なく埋め込むことにより、積層構造の層数が同数であり且つ溝１００が埋め込まれていない場合と比較して、導電層２０の断面積が大きくなる。これにより、コンデンサ構造体のＥＳＲを低減させることができる。

　以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、第２導電層２Ｂと導電性の半導体基板１０が溝の内部で電気的に接続されると共に、半導体基板１０と電気的に接続される第２電極４２が第２主面１２に配置されている。このため、半導体基板１０を介する短い電流経路により、第２導電層２Ｂに電荷が充電される。このため、コンデンサ構造体のＥＳＲを低減することができる。

　なお、半導体基板１０の第１主面１１及び第２主面１２の少なくともいずれかに対向して、半導体装置１を冷却する冷却装置を配置してもよい。図１７は、半導体基板１０の第２主面１２側に、第２電極４２との間に配置された絶縁体２００を介して冷却装置３００を配置した実施例である。また、図１８は、半導体基板１０の第１主面１１側に、第１電極４１との間に配置された絶縁体２００を介して冷却装置３００を配置した実施例である。半導体基板１０の第１主面１１もしくは第２主面１２に対向させて冷却装置３００を配置することにより、導電層２０の温度上昇などに起因するコンデンサ構造体のＥＳＲの増大を抑制できる。冷却装置３００には、例えば、アルミニウムなどの熱伝導性の高い材料を使用した冷却フィンなどを使用できる。

　また、半導体装置１は、パワー半導体素子と組み合わせてパワーモジュールを構成することができる。図１９に、半導体装置１と、第１のパワー半導体素子Ｔ１及び第２のパワー半導体素子Ｔ２によりパワーモジュールを構成した例を示す。半導体装置１の第２電極４２に第１のパワー半導体素子Ｔ１のドレイン電極Ｄ１が接続し、第１電極４１に第２のパワー半導体素子Ｔ２のソース電極Ｓ２が接続する。そして、第１のパワー半導体素子Ｔ１のソース電極Ｓ１と第２のパワー半導体素子Ｔ２のドレイン電極Ｄ２が電気的に接続されている。

　第１のパワー半導体素子Ｔ１や第２のパワー半導体素子Ｔ２は、例えばＭＯＳトランジスタである。図２０に、図１９に示した半導体装置１、第１のパワー半導体素子Ｔ１及び第２のパワー半導体素子Ｔ２により構成されるパワーモジュールの回路図を示す。このパワーモジュールは、以下のようにインバータモジュールとして動作する。

　即ち、半導体装置１の第２電極４２上にインバータの上アームの第１のパワー半導体素子Ｔ１を配置し、第１のパワー半導体素子Ｔ１のドレイン電極Ｄ１と第２電極４２を電気的に接続する。そして、第１電極４１上にインバータの下アームの第２のパワー半導体素子Ｔ２を配置して、第２のパワー半導体素子Ｔ２のソース電極Ｓ２と第１電極４１を電気的に接続する。上アームの第１のパワー半導体素子Ｔ１のソース電極Ｓ１は、下アームの第２のパワー半導体素子Ｔ２のドレイン電極Ｄ２と中間電極Ｖｍで電気的に接続する。第１のパワー半導体素子Ｔ１のドレイン電極Ｄ１と第２電極４２とが接続する正電極Ｖｐに正電位が印加され、第２のパワー半導体素子Ｔ２のソース電極Ｓ２と第１電極４１とが接続する負電極Ｖｎに負電位が印加される。これにより、図１９に示したパワーモジュールがインバータモジュールとして動作する。

　図１９に示したパワーモジュールでは、パワー半導体素子の動作時に発生する熱が半導体装置１のコンデンサ構造体を介して放熱される。また、コンデンサ構造体の電極とパワー半導体素子の電極が直接に接続されているため、パワーモジュールの内部寄生インタクタンスが低減される。このため、パワー半導体素子のスイッチング動作時に発生するサージ成分が低減され、低損失なパワーモジュールを実現できる。

　（第２の実施形態）
　図２１に、本発明の第２の実施形態に係る半導体装置１を示す。図２１に示した半導体装置１は、溝の内部に形成される導電層２０と誘電層３０の層数が、図１に示した半導体装置１よりも多い。このため、半導体装置１に形成されるコンデンサ構造体の容量を大きくすることができる。その他の構成については第１の実施形態と同様である。

　図２１に示した半導体装置１では、溝の内部に７層の導電層２０と７層の誘電層３０が交互に配置されている。図２１に示すように、溝の側面に最近接の導電層を１番目の導電層として、奇数番目の導電層が互いに電気的に接続され、第１電極４１と電気的に接続されている。つまり、奇数番目の導電層である導電層２１、２３、２５、２７が第１導電層２Ａである。一方、偶数番目の導電層が互いに電気的に接続され、半導体基板１０を介して第２電極４２と電気的に接続されている。つまり、偶数番目の導電層である導電層２２、２４、２６が第２導電層２Ｂである。

　図２１に示すように、第１導電層２Ａの各層のそれぞれは、第１主面１１に延設した領域において、第１主面１１に配置された第１電極４１とコンタクト膜６０を介するなどして電気的に接続されている。第２導電層２Ｂの各層は、溝の底部で半導体基板１０と接続し、半導体基板１０を介して第２主面１２に配置された第２電極４２と電気的に接続されている。溝の側面と導電層２１の間に誘電層３１が配置され、導電層２１~２７の相互間に、誘電層３２~３７が配置されている。

　上記のように、図２１に示した半導体装置１は、７つのコンデンサを並列接続した構成である。以下に、図面を参照して第２の実施形態に係る半導体装置１の製造方法の例を説明する。

　先ず、図４~図１３を参照して説明した方法と同様にして溝１００の内部に導電層２１~２２及び誘電層３１~３３を形成した後、図２２に示すように誘電層３３を覆うように導電層２３を形成する。

　次に、溝１００の外部に形成された導電層２３を覆うように絶縁保護膜５３を形成した後、ドライエッチングによって図２３に示すように溝１００の底部に形成された誘電層３３及び導電層２３を除去する。これにより、溝１００の底部で半導体基板１０を露出させる。絶縁保護膜５３は、このエッチング工程において溝１００の外部に形成された導電層２３を保護する目的で形成される。絶縁保護膜５３には、他の絶縁保護膜と同様にシリコン酸化膜などを用いることができる。

　図２４に示すように誘電層３４を形成した後、溝１００の外部で誘電層３４を覆うように絶縁保護膜５４を形成し、溝１００の底部に形成された誘電層３４をエッチング除去する。その後、導電層２４を形成し、ドライエッチングによって図２５に示すように溝１００の外部及び溝１００の底部の導電層２４を除去する。このとき、溝１００の外部には導電層２４は残ってはいけないが、溝１００の底部に導電層２４が残ってもよい。

　以下、図２２~図２５を参照して説明した工程を繰り返して、誘電層３５~３７及び導電層２５~２７を形成し、図２６に示す構成を得る。なお、絶縁保護膜５５、５６によって溝１００の外部に形成された導電層２０及び誘電層３０を保護しながら、溝１００の底部に形成された導電層２０及び誘電層３０が除去される。

　その後、溝１００の外部の所定の位置で、第１主面１１に配置された導電層２０、誘電層３０及び絶縁保護膜５１~５６に、導電層２１の上面が露出するようにコンタクトホールを形成する。そして、図２７に示すように、コンタクトホールの内壁面を覆うようにコンタクト膜６０を形成する。コンタクト膜６０によって、導電層２１、２３、２５、２７が互いに電気的に接続される。その後、コンタクトホールを埋め込むようにコンタクト膜６０を覆って第１電極４１を形成し、第２主面１２に第２電極４２を形成する。これにより、図２１に示す半導体装置が完成する。

　上記では、それぞれ７層の導電層２０と誘電層３０を積層した例を示したが、同様の工程を繰り返すことにより、それぞれ８層以上の導電層２０と誘電層３０を積層し、半導体装置１を８つ以上のコンデンサを並列接続した構成にしてもよい。導電層２０と誘電層３０の層数を増加させることにより、コンデンサ構造体の容量を大きくすることができる。他は、第１の実施形態と実質的に同様であるので、重複した記載を省略する。

　（第３の実施形態）
　本発明の第３の実施形態に係る半導体装置１は、図２８に示すように、第１主面１１に配置された第１電極４１と接続する第１導電層２Ａの上端の位置よりも、第２導電層２Ｂの上端の位置が第１主面１１から離れている。そして、第１主面１１の全面にわたって、第１電極４１と第１導電層２Ａが直接に積層されている。つまり、図１に示した半導体装置１のコンタクトホール１２０が第１主面１１の全面に形成された場合と同等の構成であり、溝の外部の第１主面１１において導電層２０の上方には誘電層３０や絶縁保護膜５１、５２が配置されていない。その他の構成については第１の実施形態と同様である。

　図２８に示した半導体装置１では、第１主面１１の全面で第１電極４１と第１導電層２Ａとが電気的に接続される。このため、コンデンサ構造体のＥＳＲを低減することができる。更に、第１主面１１でのコンタクトホール１２０の形成のためのパターニングの工程を省略して、製造工程を短縮することができる。

　以下に、図面を参照して図２８に示した半導体装置１の製造方法を説明する。先ず、図４~図１１を参照して説明した方法と同様にして、図２９に示すように、溝１００の側面に誘電層３１、導電層２１、誘電層３２及び導電層２２を積層する。

　次に、ドライエッチングによって溝１００の底部に形成された導電層２２を除去する。このとき、図３０に示すように、導電層２２の上端の位置が、導電層２１の上端の位置よりも低くなるようにする。

　次いで、図３１に示すように、誘電層３３及び導電層２３を順に形成して、溝１００の内部を埋め込む。そして、図３２に示すように、ドライエッチングによって半導体基板１０の第１主面１１の全面をエッチングし、導電層２１、２３を第１主面１１に露出させる。

　その後、第１主面１１に第１電極４１を形成し、第２主面１２に第２電極４２を形成する。以上により、図２８に示した半導体装置１が完成する。

　（その他の実施形態）
　上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

　例えば、上記では第１導電層２Ａと第２導電層２Ｂが交互に配置された例を示したが、導電層２０の配置はこの構成に限られない。例えば、誘電層３０を介して第１導電層２Ａと第１導電層２Ａを隣接させた部分があってもよいし、誘電層３０を介して第２導電層２Ｂと第２導電層２Ｂを隣接させた部分があってもよい。

　また、第２導電層２Ｂが、溝の底部だけでなく、溝の側面においても半導体基板１０と電気的に接続されていてもよい。

　なお、第２電極４２が半導体基板１０の第２主面１２に配置された例を示したが、第２電極４２を半導体基板１０の第１主面１１に配置してもよい。半導体基板１０の抵抗率を小さくすることにより、図２に示した比較例の半導体装置のように溝の内部に形成された導電層を電流経路とする場合に比べて、半導体基板１０を電流経路とする場合のＥＳＲを小さくすることができる。

　また、導電層２０が多結晶シリコン膜である場合を説明したが、導電層２０が他の導電性の半導体膜や金属膜であってもよい。例えば、導電層２０の材料に導電性の多結晶炭化珪素やシリコンゲルマニウム（ＳｉＧｅ）、アルミニウムなどを使用してもよい。また、導電層２０や誘電層３０をエッチングする工程に、ドライエッチングではなく、フッ酸や熱リン酸を用いたウェットエッチングを用いてもよい。

　上記では、半導体装置１とパワー半導体素子を組み合わせてインバータモジュールを構成する例を示したが、半導体装置１を用いたパワーモジュールはインバータモジュールに限られない。半導体装置１により小さいサイズのキャパシタ素子を提供できるため、パワーモジュールに半導体装置１を適用することにより、パワーモジュールのサイズを小さくすることができる。

　本発明の半導体装置、パワーモジュール及び半導体装置の製造方法は、半導体基板に半導体コンデンサを構成する半導体装置を製造する製造業を含む電子機器産業に利用可能である。

　１…半導体装置
　１０…半導体基板
　１１…第１主面
　１２…第２主面
　２１~２７…導電層
　２Ａ…第１導電層
　２Ｂ…第２導電層
　３１~３７…誘電層
　４１…第１電極
　４２…第２電極
　５１~５６…絶縁保護膜
　１００…溝
　２００…絶縁体
　３００…冷却装置
　Ｔ１…第１のパワー半導体素子
　Ｔ２…第２のパワー半導体素子

Claims (13)

1. 　互いに対向する第１主面と第２主面を有し、前記第１主面に溝が形成されている導電性の半導体基板と、
   　前記溝の側面の面法線方向に沿って積層された、それぞれが第１導電層と第２導電層のいずれかである複数の導電層と、
   　前記複数の導電層のうち前記溝の側面に最近接の導電層と前記溝の側面との間、及び前記複数の導電層の相互間にそれぞれ配置された誘電層と、
   　前記溝の外部に配置され、前記第１導電層と電気的に接続する第１電極と、
   　前記溝の外部に配置され、前記第２導電層と電気的に接続する第２電極と
   　を備え、
   　前記第１導電層が前記半導体基板と電気的に絶縁され、
   　前記溝の内部で前記第２導電層と電気的に接続された前記半導体基板が、前記第２電極と電気的に接続されている
   　ことを特徴とする半導体装置。
2. 　前記複数の導電層と前記誘電層との積層構造によって前記溝が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
3. 　前記第１導電層と前記第２導電層を合わせて４層以上の導電層を有することを特徴とする請求項１又は２に記載の半導体装置。
4. 　前記複数の導電層のうち前記溝の側面に最近接の導電層を１番目の導電層として、
   　前記複数の導電層の奇数番目の導電層が互いに電気的に接続され、
   　前記複数の導電層の偶数番目の導電層が互いに電気的に接続されている
   　ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 　前記誘電層が、異なる材料からなる複数の誘電体膜を積層した構造であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 　前記第１電極が前記第１主面に配置され、
   　前記第１電極と接続する前記第１導電層の上端の位置よりも、前記第２導電層の上端の位置が前記第１主面から離れており、
   　前記第１主面の全面にわたって前記第１電極と前記第１導電層が直接に積層されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 　前記半導体基板の前記第１主面及び前記第２主面の少なくともいずれかに対向して配置された冷却装置を更に備えることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 　前記半導体基板が単結晶シリコン基板であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 　前記半導体基板が多結晶シリコン基板であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
10. 　前記誘電層が、シリコン酸化膜又はシリコン窒化膜の少なくともいずれかを含むことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 　請求項１乃至１０のいずれか１項に記載の半導体装置と、
    　前記第２電極にドレイン電極が接続する第１のパワー半導体素子と、
    　前記第１電極にソース電極が接続する第２のパワー半導体素子と
    　を備え、
    　前記第１のパワー半導体素子のソース電極と前記第２のパワー半導体素子のドレイン電極が電気的に接続されていることを特徴とするパワーモジュール。
12. 　導電性の半導体基板の第１主面に溝を形成する工程と、
    　それぞれが第１導電層と第２導電層のいずれかである複数の導電層を、前記複数の導電層のうち前記溝の側面に最近接の導電層と前記溝の側面との間、及び前記複数の導電層の相互間に誘電層を形成しながら、前記溝の側面の面法線方向に沿って積層する工程と、
    　前記第２導電層を前記半導体基板と前記溝の底部で電気的に接続させるために、前記溝の底部に形成された前記第１導電層及び前記誘電層を除去する工程と
    　を含み、
    　前記第１主面の前記溝の外部を絶縁保護膜で覆った後に、前記溝の底部に形成された前記第１導電層及び前記誘電層を除去することを特徴とする半導体装置の製造方法。
13. 　前記絶縁保護膜を、端部が前記溝の側面よりも内側にせり出した形状に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。

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