JP7112898B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体コンデンサを有する半導体装置及びその製造方法に関するものである。

半導体コンデンサの容量を増加させるために、半導体基板に形成した溝の内部にコンデンサ構造体を形成した構成が用いられる。例えば、半導体基板の貫通穴に、絶縁膜を介して導電体膜を充填した構成が開示されている（特許文献１参照。）。コンデンサ構造体を半導体基板の溝の内部に形成することにより、大きな容量の半導体コンデンサを実現できる。

特開２０１２－０８９７４３号公報

溝の内部に形成したコンデンサ構造体の容量を増大させるためには、半導体基板を厚くして、幅の狭い多数の溝を形成する必要がある。しかしながら、半導体基板に形成できる溝の深さと幅のアスペクト比には限界があり、コンデンサ構造体の容量を増大させることが困難である。

本発明は、半導体基板の溝の内部に形成したコンデンサ構造体の容量を増大させることのできる半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明の一態様に係る半導体装置は、導電性を有する半導体基板の第１主面に形成された第１の溝の内部に第１誘電体膜と第１導電体膜が積層されて第１のコンデンサ構造体が形成され、第１の溝と長手方向が平面視で交差し且つ互いの底部が連結するように半導体基板の第２主面に形成された第２の溝の内部に第２誘電体膜と第２導電体膜が積層されて第２のコンデンサ構造体が形成され、第１導電体膜と第２導電体膜が半導体基板の内部で電気的に接続されていることを要旨とする。

本発明の他の態様に係る半導体装置の製造方法は、導電性を有する半導体基板の第１主面に第１の溝を形成する工程と、長手方向が第１の溝と平面視で交差し且つ互いの底部が連結するように第２の溝を第２主面に形成する工程と、第１の溝の内壁面に第１誘電体膜と第１導電体膜を積層する工程と、第２の溝の内壁面に第２誘電体膜と第２導電体膜を積層し、第１の溝の底部と第２の溝の底部が連結する領域で第１導電体膜と第２導電体膜を電気的に接続させる工程とを含むことを要旨とする。

本発明によれば、半導体基板の溝の内部に形成したコンデンサ構造体の容量を増大させることのできる半導体装置及び半導体装置の製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な平面図である。 図１のＩＩ－ＩＩ方向に沿った断面図である。 図１のＩＩＩ－ＩＩＩ方向に沿った断面図である。 本発明の第１の実施形態に係る半導体装置の第１主面から見た模式的な平面図である。 本発明の第１の実施形態に係る半導体装置の第２主面から見た模式的な平面図である。 比較例の製造方法を説明するための模式的な断面図である。 比較例の半導体装置の構成を示す模式的な断面図である。 比較例の他の製造方法を説明するための模式的な断面図である。 本発明の第１の実施形態に係る半導体装置を用いたコンデンサスタック構造を示す模式図である。 比較例の半導体装置を用いたコンデンサスタック構造を示す模式図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その８）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その９）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１０）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１３）。 本発明の第１の実施形態の変形例に係る半導体装置の平面電極の配置の例を示す模式的な平面図である。 本発明の第１の実施形態の変形例に係る半導体装置の平面電極の配置の他の例を示す模式的な平面図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な平面図である。 比較例の半導体装置の構成を示す模式的な平面図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

（第１の実施形態）
図１に示す本発明の第１の実施形態に係る半導体装置１は、互いに対向する第１主面１０１及び第２主面１０２を有する半導体基板１０を備える。図１は、第１主面１０１から見た平面視の半導体装置１を示す。

第１主面１０１に形成された第１の溝の内壁面に第１誘電体膜２１が配置され、第１誘電体膜２１を介して半導体基板１０と対向する第１導電体膜３１が第１の溝の内部に配置されている。図１では、第１の溝を埋め込んで第１主面１０１に配置された第１導電体膜３１を透過して、第１の溝の側面に配置された第１誘電体膜２１を表示している。

また、第２主面１０２に形成された第２の溝の内壁面に第２誘電体膜２２が配置され、第２誘電体膜２２を介して半導体基板１０と対向する第２導電体膜３２が第２の溝の内部に配置されている。図１では、半導体基板１０を透過して、第２の溝の側面に配置された第２誘電体膜２２及び第２の溝を埋め込んだ第２導電体膜３２を表示している。

半導体基板１０は導電性を有し、半導体基板１０、第１誘電体膜２１及び第１導電体膜３１を積層した第１のコンデンサ構造体が第１の溝に構成されている。そして、半導体基板１０、第２誘電体膜２２及び第２導電体膜３２を積層した第２のコンデンサ構造体が第２の溝に構成されている。詳細は後述するが、第１の溝の底部と第２の溝の底部とは、半導体基板１０の内部で連結している。この第１の溝の底部と第２の溝の底部が連結する領域（以下において「連結領域」という。）で、第１導電体膜３１と第２導電体膜３２が電気的に接続している。

図１に示した半導体装置１では、複数の第１の溝が互いに平行に直線状に形成され、複数の第２の溝が互いに平行に直線状に形成されている。第１主面１０１における第１の溝の長手方向と、第２主面１０２における第２の溝の長手方向は、平面視で交差する。図１では、第１の溝の長手方向と第２の溝の長手方向が直交している例を示している。

第１の溝や第２の溝のサイズは、溝を形成する製造方法の製造限界で制限される。例えば溝のアスペクト比の製造限界が５０程度であれば、幅が２～３μｍで深さが１００μｍ～１５０μｍで第１の溝と第２の溝が形成される。

図２に図１のＩＩ－ＩＩ方向に沿った断面図を示し、図３に図１のＩＩＩ－ＩＩＩ方向に沿った断面図を示す。第１の溝の底面及び側面は第１誘電体膜２１によって覆われ、第１の溝は第１導電体膜３１によって埋め込まれている。第２の溝の底面及び側面は第２誘電体膜２２によって覆われ、第２の溝は第２導電体膜３２によって埋め込まれている。

図２に示すように、第２主面１０２から半導体基板１０の厚さ方向に延伸する第２の溝の底面は、第１の溝の底面に達している。このため、第１の溝と第２の溝が交差する部分を連結領域として、第１の溝の底部と第２の溝の底部が連結する。

この連結領域において、第１の溝の内部に配置された第１導電体膜３１と第２の溝の内部に配置された第２導電体膜３２とが電気的に接続される。また、連結領域において第１誘電体膜２１と第２誘電体膜２２が連続しているため、第１導電体膜３１及び第２導電体膜３２は、半導体基板１０と電気的に絶縁される。

上記のように、半導体装置１は、第１の溝で構成される第１のコンデンサ構造体と第２の溝で構成される第２のコンデンサ構造体とが並列接続された構成である。このように、半導体装置１では、半導体基板１０の溝の内部に形成したコンデンサ構造体の容量を増大させることができる

図２及び図３に示すように、図１で図示を省略した第１導電体電極４１及び第１基板電極５１が、第１表面絶縁膜６１を介して第１主面１０１に対向して配置されている。また、第２導電体電極４２及び第２基板電極５２が、第２表面絶縁膜６２を介して第２主面１０２に対向して配置されている。

第１主面１０１において、第１導電体膜３１はすべての第１の溝を覆って配置されている。第１導電体電極４１は、第１表面絶縁膜６１に開口したコンタクトホール２０１を介して、第１導電体膜３１と電気的に接続している。第１基板電極５１は、第１導電体膜３１が配置された領域の残余の領域において、第１誘電体膜２１及び第１表面絶縁膜６１に連続して開口したコンタクトホール２０２を介して、半導体基板１０と電気的に接続している。

第２主面１０２において、第２導電体膜３２はすべての第２の溝を覆って配置されている。第２導電体電極４２は、第２表面絶縁膜６２に開口したコンタクトホール２０３を介して、第２導電体膜３２と電気的に接続している。第２基板電極５２は、第２導電体膜３２が配置された領域の残余の領域において、第２誘電体膜２２及び第２表面絶縁膜６２に連続して開口したコンタクトホール２０４を介して、半導体基板１０と電気的に接続している。

第１導電体電極４１、第１基板電極５１、第２導電体電極４２及び第２基板電極５２を、以下において「平面電極」と総称する。平面電極には、アルミニウム膜や銅膜などの金属膜が使用される。平面電極の膜厚は、例えば１μｍ～３μｍ程度である。

図４に、第１主面１０１の平面図を示す。図４において、第１導電体電極４１を透過してコンタクトホール２０１と第１誘電体膜２１及び第１導電体膜３１を表示している。更に、第１基板電極５１を透過してコンタクトホール２０２と第１誘電体膜２１及び第１導電体膜３１を表示している。第１導電体電極４１及びコンタクトホール２０１と、第１基板電極５１及びコンタクトホール２０２は、対向して帯状に配置されている。

図５に、第２主面１０２の平面図を示す。図５において、第２導電体電極４２を透過してコンタクトホール２０３と第２誘電体膜２２及び第２導電体膜３２を表示している。更に、第２基板電極５２を透過してコンタクトホール２０４と第２誘電体膜２２及び第２導電体膜３２を表示している。第２導電体電極４２及びコンタクトホール２０３と、第２基板電極５２及びコンタクトホール２０４は、対向して帯状に配置されている。

第１導電体電極４１及びコンタクトホール２０１は、すべての第１の溝に形成された第１導電体膜３１が第１導電体電極４１と接続するように、第１主面１０１で図４の上下方向に延在する。第２導電体電極４２及びコンタクトホール２０３は、半導体基板１０を介して、第１導電体電極４１及びコンタクトホール２０１と対向して配置されている。また、第２基板電極５２及びコンタクトホール２０４は、半導体基板１０を介して、第１基板電極５１及びコンタクトホール２０２と対向して配置されている。

半導体基板１０に形成できる溝の深さと幅のアスペクト比は、製造方法などに依存する限界がある。ただし、図１に示した半導体装置１では、第１主面１０１から厚さ方向に第１の溝を形成し、第２主面１０２から厚さ方向に第２の溝を形成する。このため、半導体基板１０の一方の主面から溝を形成する場合と比較して、溝の幅が同一である場合に、半導体装置１では溝の深さの総計を大きくすることができる。

例えば、半導体基板１０の一方の主面から溝を形成する場合、図６に示す比較例ように半導体基板１０の厚みが実現可能な最大のアスペクト比の溝の深さよりも厚いと、溝３００が半導体基板１０を貫通できない。したがって、図７に示す比較例のように、半導体基板１０の厚みを薄くする必要がある。このため、半導体コンデンサの容量を増大させることが困難である。

これに対し、図１に示す半導体装置１では、図７に示した半導体基板１０に比べて、同じアスペクト比の溝を形成した場合に２倍の厚みの半導体基板１０を貫通する溝を形成することができる。つまり、半導体コンデンサの容量を約２倍に増大させることができる。

ところで、半導体基板１０の第１主面１０１に第１の溝を形成し、第２主面１０２に第２の溝を形成する場合、第１の溝の長手方向と第２の溝の長手方向が平面視で交差するようにする。これは、第１の溝の長手方向と第２の溝の長手方向が平行である場合、図８に示すように、第１の溝３０１の底部と第２の溝３０２の底部を連結させることが難しいためである。即ち、第１の溝３０１の位置と第２の溝３０２の位置を完全に一致させる高精度の位置合わせが困難であるため、位置ずれにより第１の溝３０１と第２の溝３０２が半導体基板１０の内部で連結しない。その結果、第１の溝３０１の内部に埋め込んだ導電体膜と第２の溝３０２の内部に埋め込んだ導電体膜を電気的に接続させることができない。特に、溝の幅や間隔を狭くした場合には、溝の内部の誘電体膜や導電体膜が連続するように溝の配置を正確に一致させることが困難である。

これに対し、半導体装置１では、第１の溝の長手方向と第２の溝の長手方向が平面視で交差するため、位置合わせの精度が高くなくても、第１の溝と第２の溝が必ず交差し、確実に第１の溝と第２の溝の連結領域を形成することができる。したがって、第１導電体膜３１と第２導電体膜３２を電気的に接続することができる。

なお、図１に示す半導体装置１では、第１の溝と第２の溝とをそれぞれの長手方向を平面視で直交させている。このように第１の溝と第２の溝が直交して網目状に配置されることにより、第１の溝と第２の溝との連結領域が最も多く形成され、半導体コンデンサの寄生抵抗を低減することができる。

以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、半導体基板１０の第１主面１０１と第２主面１０２からそれぞれ溝を形成する。このため、第１の溝と第２の溝の幅を狭くできる。これにより、第１の溝と第２の溝の本数を増やすことができる。また、第１の溝と第２の溝を深く形成することにより、第１の溝と第２の溝の側面の表面積が増大する。そして、第１の溝と第２の溝の内部にそれぞれ配置した導電体膜を電気的に接続することにより、半導体コンデンサの容量を増大させることができる。

更に、半導体装置１では、第１の溝の長手方向と第２の溝の長手方向を平面視で交差させる。これにより、第１の溝と第２の溝を確実に連結させることができる。

また、半導体基板１０の厚みは厚い方が扱いやすい。例えば厚みが１００μｍの半導体基板１０はハンドリングが困難であるが、２００μｍの厚みがあれば半導体基板１０のハンドリングが容易である。このため、両面から溝を形成することにより半導体基板１０の厚みを厚くできる半導体装置１は、取り扱いの点でも有効である。

なお、第１基板電極５１と第２基板電極５２が平面視で重なる領域に配置され、第１導電体電極４１と第２導電体電極４２が平面視で重なる領域に配置されるようにしてもよい。これにより、第１主面１０１と第２主面１０２に半導体コンデンサの接続端子となる平面電極を設けた半導体装置１を、厚さ方向に重ねることが容易である。即ち、図９に示すように複数の半導体装置１を重ねることにより、半導体コンデンサを並列接続させて容量を増大させたコンデンサスタック構造を実現することができる。

一方、半導体基板の一方の主面から溝を形成する図７に示した比較例の半導体基板１０を用いた半導体装置１Ａでは、半導体基板１０の厚みは最大でも形成できる溝の深さとなる。このため、同じ容量のコンデンサスタック構造を実現する場合に、図１０に示すように、比較例の半導体装置１Ａの方が半導体装置１よりも多くの個数が必要である。

上記のようにコンデンサスタック構造に使用する半導体装置１の個数を少なくできるため、製造工程や製造コストを抑制することできる。更に、半導体装置１同士の接合部が少なくなることにより、接合の信頼性を向上させることができる。

また、第１主面１０１と第２主面１０２の両面に平面電極及び誘電体膜が形成されるため、平面電極に使用する金属材料と半導体基板１０との熱膨張率の差や誘電体膜も使用される誘電材料と半導体基板１０との熱膨張率の差に起因する半導体基板１０の反りを抑制することができる。このため、半導体基板１０と熱膨張率の差の大きい材料、例えばニッケルなどを平面電極に、誘電率が大きい窒化シリコンを誘電体膜に使用することができる。

以下に、図１１（ａ）、図１１（ｂ）～図２３（ａ）、図２３（ｂ）を参照して、本発明の第１の実施形態に係る半導体装置１の製造方法を説明する。図１１（ａ）～図２３（ａ）は図１のＩＩ－ＩＩ方向に沿った断面図であり、図１１（ｂ）～図２３（ｂ）は図１のＩＩＩ－ＩＩＩ方向に沿った断面図である。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。

先ず、図１１（ａ）、図１１（ｂ）に示すように、導電性を有する半導体基板１０の第１主面１０１に第１の溝３０１を形成する。第１の溝３０１は、例えば半導体基板１０の厚みの１／２以上の深さで形成する。半導体基板１０には、例えば抵抗率が１～１０Ωｃｍ程度の高不純物濃度のシリコン基板を用いる。半導体基板１０はｐ型半導体基板でもｎ型半導体基板でよいが、キャリアとして電子の方が正孔よりも移動度が大きいのでｐ型半導体よりもｎ型半導体の方が電気抵抗を低くできる。このため、半導体基板１０にｎ型半導体基板を好適に使用できる。

次いで、図１２（ａ）、図１２（ｂ）に示すように、半導体基板１０の第２主面１０２に第２の溝３０２を形成する。このとき、第２の溝３０２の底部が第１の溝３０１の底部に達するように第２の溝３０２を形成することにより、第１の溝３０１と第２の溝３０２の連結領域が形成される。既に説明したように、第１の溝３０１の長手方向と第２の溝３０２の長手方向を平面視で交差させることにより、第１の溝３０１と第２の溝３０２を確実に連結させることができる。

図１３（ａ）、図１３（ｂ）に示すように、第１主面１０１及び第１の溝３０１の内壁面に第１誘電体膜２１を形成し、第２主面１０２及び第２の溝３０２の内壁面に第２誘電体膜２２を形成する。

このとき、半導体基板１０に、ガス雰囲気中での熱処理によって表面に絶縁膜が形成される材料を用いてもよい。半導体装置１では、半導体基板１０の第１主面１０１及び第２主面１０２と第１の溝３０１及び第２の溝３０２の内壁面の全面に、第１誘電体膜２１及び第２誘電体膜２２を確実に形成することが好ましい。このため、例えば半導体基板１０に高温雰囲気中でガスと反応して絶縁膜を形成する材料を用いる。これにより、半導体基板１０の主面と溝の側面及び底面にガスが接するため、確実に絶縁膜を形成することが可能である。

例えば、半導体基板１０にシリコン基板を用いてもよい。シリコン基板では酸素雰囲気中で高温の熱処理を行うことで表面が酸化される。したがって、熱酸化法によって、シリコン酸化膜を第１主面１０１、第２主面１０２及び第１の溝３０１と第２の溝３０２の内壁面に確実に形成できる。これにより、第１誘電体膜２１及び第２誘電体膜２２が同時に形成され、第１の溝３０１と第２の溝３０２の内壁面に、第１主面１０１から第２主面１０２まで連続した誘電体膜が形成される。

次いで、図１４（ａ）、図１４（ｂ）に示すように、第１主面１０１及び第１の溝３０１の内部で第１導電体膜３１を第１誘電体膜２１に積層し、第２主面１０２及び第２の溝３０２の内部で第２導電体膜３２を第２誘電体膜２２に積層する。例えば、多結晶シリコン膜を第１主面１０１、第２主面１０２、第１の溝３０１の内部及び第２の溝３０２の内部に形成して、第１導電体膜３１と第２導電体膜３２を同時に形成する。これにより、第１の溝３０１の底部と第２の溝３０２の底部が連結する連結領域で、第１導電体膜３１と第２導電体膜３２が電気的に接続する。

その後、図１５（ａ）、図１５（ｂ）に示すように、第１主面１０１に形成された第１導電体膜３１を、第１の溝３０１が形成された領域の全体を覆うようにパターニングする。このとき、第１基板電極５１と半導体基板１０の接続領域となる部分の第１導電体膜３１を除去する。これにより、第１誘電体膜２１の一部が第１主面１０１に露出する。

第１導電体膜３１をパターニングした後、図１６（ａ）、図１６（ｂ）に示すように、第１主面１０１の全面に第１表面絶縁膜６１を形成する。例えば、膜厚が１μｍ程度の酸化膜を第１表面絶縁膜６１として、第１導電体膜３１の上面及び露出した第１誘電体膜２１の上面に形成する。

そして、図１７（ａ）、図１７（ｂ）に示すように、第２主面１０２に形成された第２導電体膜３２を、第１導電体膜３１と同様にパターニングする。即ち、第２導電体膜３２の、第２の溝３０２が形成された領域を覆う部分を残し、第２基板電極５２と半導体基板１０の接続領域となる部分を除去する。次いで、図１８（ａ）、図１８（ｂ）に示すように、第２主面１０２の全面に第２表面絶縁膜６２を形成する。例えば、膜厚が１μｍ程度の酸化膜を第２表面絶縁膜６２として、第２導電体膜３２の上面及び露出した第２誘電体膜２２の上面に形成する。

次いで、図１９（ａ）、図１９（ｂ）に示すように、第１表面絶縁膜６１にコンタクトホール２０１を形成して、第１導電体電極４１と接続する部分の第１導電体膜３１を露出させる。また、第１表面絶縁膜６１及び第１誘電体膜２１にコンタクトホール２０２を形成して、第１基板電極５１と接続する部分の第１主面１０１を露出させる。

その後、図２０（ａ）、図２０（ｂ）に示すように、第１主面１０１の全面に金属膜などの導電体膜４００を形成する。そして、図２１（ａ）、図２１（ｂ）に示すように、導電体膜４００をパターニングして、第１導電体電極４１及び第１基板電極５１を形成する。

また、図２２（ａ）、図２２（ｂ）に示すように、第２表面絶縁膜６２にコンタクトホール２０３を形成して、第２導電体電極４２と接続する部分の第２導電体膜３２を露出させる。また、第２表面絶縁膜６２及び第２誘電体膜２２にコンタクトホール２０４を形成して、第２基板電極５２と接続する部分の第２主面１０２を露出させる。

その後、図２３（ａ）、図２３（ｂ）に示すように、第２主面１０２の全面に金属膜などの導電体膜５００を形成する。そして、導電体膜５００をパターニングして第２導電体電極４２及び第２基板電極５２を形成する。以上により、第１の実施形態に係る半導体装置１が完成する。

第１誘電体膜２１や第２誘電体膜２２の膜厚は、半導体装置１に要求される耐圧などに応じて設定され、例えば数百ｎｍ～１μｍ程度である。第１誘電体膜２１や第２誘電体膜２２には、上記の熱酸化法以外の成膜方法で形成した酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い窒化シリコン膜などを使用することができる。なお、熱酸化法によれば溝の内壁面にムラなく熱酸化膜を形成できるため、熱酸化膜を形成した後に窒化シリコン膜を積層してもよい。

深い溝を形成するために、例えばボッシュプロセスなど用いてもよい。溝を形成した後、第１誘電体膜２１や第２誘電体膜２２を形成する。

なお、上記では多結晶シリコン膜を第１導電体膜３１及び第２導電体膜３２に用いたが、多結晶シリコン膜は例えばＣＶＤ法などにより形成される。或いは、アルミニウム膜や銅膜などの金属膜を第１導電体膜３１や第２導電体膜３２に使用してもよい。

以上に説明した半導体装置１の製造方法により、長手方向が交差し且つ底部が連結する第１の溝３０１と第２の溝３０２が半導体基板１０に形成される。第１主面１０１と第２主面１０２から半導体基板１０の厚さ方向に溝をそれぞれ形成するため、幅が狭く深い溝を形成することができる。そして、半導体基板１０と第１導電体膜３１で第１誘電体膜２１を挟んだ第１のコンデンサ構造体が第１の溝３０１の内部に構成され、半導体基板１０と第２導電体膜３２で第２誘電体膜２２を挟んだ第２のコンデンサ構造体が第２の溝３０２の内部に構成される。

上記の製造方法によれば、半導体基板１０の第１主面１０１に形成した第１の溝３０１と第２主面１０２に形成した第２の溝３０２とを、高い位置合わせ精度の必要なくそれぞれの底部で連結することができる。このため、第１導電体膜３１と第２導電体膜３２を確実に電気的に接続できる。その結果、半導体コンデンサの容量を増大させることができる。

なお、第１の溝３０１と第２の溝３０２とを直交して形成することにより、第１の溝３０１と第２の溝３０２を形成するフォトリソグラフィ工程においてエッチングマスクとして使用するレジスト膜や絶縁膜をパターニングするマスク用レチクルを、共通にできる。即ち、第１の溝３０１の形成に使用したマスク用レチクルを９０度回転させて、第２の溝３０２を形成するマスク用レチクルとして使用できる。これにより、製造コストを抑制することができる。

また、第１主面１０１と第２主面１０２で平面電極が平面視で重なるようにすることにより、第１主面１０１で平面電極を形成するためのマスク用レチクルと、第２主面１０２で平面電極を形成するためのマスク用レチクルとを共通にできる。これにより、製造コストを抑制できる。更に、第１主面１０１における第１導電体膜３１の配置領域と、第２主面１０２における第２導電体膜３２の配置領域とが平面視で重なるようにしてもよい。これにより、第１導電体膜３１と第２導電体膜３２を形成するためのマスク用レチクルを共通にして、製造コストを抑制することができる。

更に、第１主面１０１における第１導電体電極４１と第１導電体膜３１との接続領域と、第２主面１０２における第２導電体電極４２と第２導電体膜３２との接続領域とを平面視で重なるようにしてよい。つまり、コンタクトホール２０１とコンタクトホール２０３の形状と位置を平面視で同一にしてもよい。更に、第１主面１０１における第１基板電極５１と半導体基板１０との接続領域と、第２主面１０２における第２基板電極５２と半導体基板１０との接続領域とが平面視で重なるようにしてよい。つまり、コンタクトホール２０２とコンタクトホール２０４の形状と位置を平面視で同一にしてもよい。これにより、第１主面１０１でコンタクトホールを形成するためのマスク用レチクルと、第２主面１０２でコンタクトホールを形成するためのマスク用レチクルを共通にすることが可能となり、製造コストを抑制できる。

＜変形例＞
上記では、第１主面１０１で帯形状の第１導電体電極４１と第１基板電極５１が対向している例を示したが、例えば図２４に示すように、第１主面１０１の中央部に第１導電体電極４１を配置し、第１主面１０１の外縁部に第１基板電極５１を配置してもよい。このとき、第２主面１０２においても同様に、第２主面１０２の中央部に第２導電体電極４２を配置し、外縁部に第２基板電極５２を配置する。

即ち、第１主面１０１において、第１基板電極５１が第１導電体電極４１と半導体基板１０の外縁との間に配置され、第２主面１０２において、第２基板電極５２が第２導電体電極４２と半導体基板１０の外縁との間に配置される。

半導体基板１０の側面が被覆されずに露出している場合、半導体基板１０の側面と第１導電体電極４１の間には、半導体基板１０と第１導電体電極４１との絶縁のために第１主面１０１に沿った距離（沿面距離）を十分に取る必要がある。一方、第１基板電極５１は半導体基板１０と接続する電極であり、半導体基板１０の側面と絶縁する必要がない。図２４に示す平面電極の配置とすることにより、半導体基板１０と第１導電体電極４１との絶縁性を確保することが容易となる。

また、ＰＣＢ基板に半導体装置１をはんだ材を用いて実装する場合を想定すると、ＰＣＢ基板と半導体装置１の間からはみ出したはんだ材が半導体基板１０の側面に付着することが考えられる。その結果、半導体基板１０の側面に近い平面電極が第１導電体電極４１の場合、半導体基板１０の側面と第１導電体電極４１とが短絡する可能性がある。これに対し、図２４に示すように第１基板電極５１が半導体基板１０の側面に近い場合は、半導体基板１０の側面と第１基板電極５１が短絡しても問題ない。

また、図２５に示すように、第１主面１０１の外縁部に配置された第１基板電極５１が、第１導電体電極４１の周囲を囲んで配置されるようにしてもよい。同様に、第２主面１０２に配置された第２基板電極５２が、第２導電体電極４２の周囲を囲んで配置されるようにしてもよい。

平面電極の面積は、半導体コンデンサの寄生抵抗の低減や平面電極同士の接合によるコンデンサスタック構造の形成のために、できるだけ大きいことが好ましい。図２５に示した配置により、第１基板電極５１や第２基板電極５２を半導体基板１０の外縁まで近づけて平面電極の面積を大きくすると共に、第１導電体電極４１や第２導電体電極４２と半導体基板１０の側面との間の沿面距離を確保することができる。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、図２６に示すように、第１の溝を長手方向に沿って複数の領域に分断する第１溝分断部７１と、第２の溝を長手方向に沿って複数の領域に分断する第２溝分断部７２を備える。図２６では、半導体基板１０を透過して、第２誘電体膜２２、第２導電体膜３２及び第２溝分断部７２を表示している。

図２６に示した半導体装置１は、直線状の第１の溝及び第２の溝が途中で部分的に切断されている点が、第１の溝及び第２の溝が直線状に連続するように形成されている図１に示した半導体装置１と異なる。その他の構成については、図１に示す第１の実施形態と同様である。

半導体装置１は、例えば矩形状の主面の一辺が１０ｍｍ程度の半導体基板１０に幅が数μｍ程度の溝を形成する。このため、溝の深さと幅のアスペクト比が大きい第１の溝や第２の溝をそれぞれ並列に形成した場合に、溝の間隔が狭いと、溝と溝の間の壁部の強度が弱くなる。その結果、溝の内部を埋め込む前の処理工程などにおいて、溝と溝の間の壁部が破壊されるおそれがある。例えば、溝を形成した後に特性改善のために溝の内壁面に熱酸化膜を犠牲酸化膜として形成し、犠牲酸化膜を除去した後に誘電体膜を形成する場合がある。このとき、犠牲酸化膜を除去する際の洗浄工程において、洗浄液の流れの圧力によって溝と溝の間の壁部が破壊される可能性がある。

これに対し、図２６に示した半導体装置１では、梁として機能する第１溝分断部７１及び第２溝分断部７２を設けることにより、溝の直線部分を短くする。これにより、溝と溝の間の壁部の強度を向上させることができる。

第１溝分断部７１や第２溝分断部７２によって分断される溝の各部分の長さは、数十μｍ～数百μｍ程度である。また、第１溝分断部７１や第２溝分断部７２の長手方向の長さは２μｍ～３μｍ程度である。第１の溝や第２の溝の各部分の長さ及び第１溝分断部７１や第２溝分断部７２の長さは、洗浄工程などにより溝と溝の間の壁部が破壊されないように設定される。

なお、図２６において、第１の溝と第２の溝の連結領域を黒塗りの四角印（■）で示した。図２６に示すように、第１の溝のすべての溝はいずれかの第２の溝と連結し、第２の溝のすべての溝はいずれかの第１の溝と連結する。

ところで、第１の溝と第２溝分断部７２が重なる領域や、第２の溝と第１溝分断部７１が重なる領域は、連結領域にならない。そして、図２７に示すように、交差するすべての第２の溝と第２溝分断部７２において重なる第１の溝や、交差するすべての第１の溝と第１溝分断部７１において重なる第２の溝が発生する場合がある。その場合には、第１導電体膜３１と第２導電体膜３２とが電気的に接続されない領域が発生し、半導体コンデンサの寄生抵抗が増大する。

上記のように第１導電体膜３１と第２導電体膜３２とが電気的に接続されない領域が発生することを防止するために、図２６に示すように、隣接する溝の分断される領域を平行に並べずに、溝の長手方向に沿って位置をずらすことが有効である。即ち、互いに隣接する第１の溝のそれぞれの第１溝分断部７１を第２の溝の長手方向と平行に配置しない。このため、隣接する第１の溝の第１溝分断部７１をつないだ仮想直線と、第２の溝の長手方向とが平面視で斜めに交差する。そして、互いに隣接する第２の溝のそれぞれの第２溝分断部７２を、第１の溝の長手方向と平行に配置しない。このため、隣接する第２の溝の第２溝分断部７２をつないだ仮想直線と、第１の溝の長手方向とが平面視で斜めに交差する。これにより、第１導電体膜３１と第２導電体膜３２とが確実に電気的に接続される。

図２６に示した半導体装置１を形成するには、図１１（ａ）、図１１（ｂ）を参照して説明した工程において、第１の溝３０１を長手方向に沿って複数の領域に分断するように第１溝分断部７１を配置する。例えば、エッチングマスクによって第１溝分断部７１を形成する部分をマスクした状態で、第１の溝を形成する。このとき、互いに隣接する第１の溝３０１のそれぞれの第１溝分断部７１を、第２の溝３０２の長手方向と平行に配置しない。即ち、隣接する第１の溝３０１の第１溝分断部７１をつないだ仮想直線が第２の溝３０２の長手方向と平面視で斜めに交差するように、第１溝分断部７１を配置する。また、図１２（ａ）、図１２（ｂ）を参照して説明した工程において、第２の溝３０２を長手方向に沿って複数の領域に分断する第２溝分断部７２を配置する。そして、互いに隣接する第２の溝３０２のそれぞれの第２溝分断部７２を、第１の溝３０１の長手方向と平行に配置しない。即ち、隣接する第２の溝３０２の第２溝分断部７２をつないだ仮想直線が第１の溝３０１の長手方向と平面視で斜めに交差するように、第２溝分断部７２を配置する。

図２６に示した半導体装置１によれば、製造の途中で溝と溝の間の壁部が破壊されることを抑制できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。

上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

１０…半導体基板
２１…第１誘電体膜
２２…第２誘電体膜
３１…第１導電体膜
３２…第２導電体膜
４１…第１導電体電極
４２…第２導電体電極
５１…第１基板電極
５２…第２基板電極
６１…第１表面絶縁膜
６２…第２表面絶縁膜
７１…第１溝分断部
７２…第２溝分断部
１０１…第１主面
１０２…第２主面

Claims (19)

1. 互いに対向する第１主面及び第２主面を有し、第１の溝が前記第１主面に形成され、前記第１の溝と互いの長手方向が平面視で交差し且つ底部が前記第１の溝の底部と連結する第２の溝が前記第２主面に形成された、導電性を有する半導体基板と、
   前記第１の溝の内壁面に配置された第１誘電体膜と、
   前記第１の溝の内部に配置され、前記第１誘電体膜を介して前記半導体基板と対向する第１導電体膜と、
   前記第２の溝の内壁面に配置された第２誘電体膜と、
   前記第２の溝の内部に配置され、前記第２誘電体膜を介して前記半導体基板と対向し、前記第１の溝の底部と前記第２の溝の底部が連結する領域において前記第１導電体膜と電気的に接続する第２導電体膜と
   を備え、
   前記第１導電体膜及び前記第２導電体膜が、前記第１誘電体膜及び前記第２誘電体膜によって前記半導体基板と電気的に絶縁されていることを特徴とする半導体装置。
2. 前記第１主面に複数の前記第１の溝が互いに平行に直線状に形成され、
   前記第２主面に複数の前記第２の溝が互いに平行に直線状に形成され、
   前記第１の溝の長手方向と前記第２の溝の長手方向が平面視で直交している
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の溝を長手方向に沿って複数の領域に分断する第１溝分断部と、
   前記第２の溝を長手方向に沿って複数の領域に分断する第２溝分断部と
   を更に備えることを特徴とする請求項２に記載の半導体装置。
4. 互いに隣接する前記第１の溝のそれぞれの前記第１溝分断部をつないだ仮想直線と、前記第２の溝の長手方向とが平面視で斜めに交差し、
   互いに隣接する前記第２の溝のそれぞれの前記第２溝分断部をつないだ仮想直線と、前記第１の溝の長手方向とが平面視で斜めに交差する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記半導体基板がシリコン基板であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記第１主面に配置され、前記第１導電体膜と電気的に接続する第１導電体電極と、
   前記第１主面に配置され、前記半導体基板と電気的に接続する第１基板電極と、
   前記第２主面に配置され、前記第２導電体膜と電気的に接続する第２導電体電極と、
   前記第２主面に配置され、前記半導体基板と電気的に接続する第２基板電極と
   を更に備え、
   前記第１導電体電極と前記第２導電体電極が平面視で重なる領域に配置され、
   前記第１基板電極と前記第２基板電極が平面視で重なる領域に配置されている
   ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第１主面において、前記第１基板電極が、前記第１導電体電極と前記半導体基板の外縁との間に配置され、
   前記第２主面において、前記第２基板電極が、前記第２導電体電極と前記半導体基板の外縁との間に配置されている
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記第１基板電極が、前記第１導電体電極の周囲を囲んで配置され、
   前記第２基板電極が、前記第２導電体電極の周囲を囲んで配置されている
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記第１主面における前記第１導電体膜の配置領域と、前記第２主面における前記第２導電体膜の配置領域とが平面視で重なり、
   前記第１主面における前記第１導電体電極と前記第１導電体膜との接続領域と、前記第２主面における前記第２導電体電極と前記第２導電体膜との接続領域とが平面視で重なり、
   前記第１主面における前記第１基板電極と前記半導体基板との接続領域と、前記第２主面における前記第２基板電極と前記半導体基板との接続領域とが平面視で重なる
   ことを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置。
10. 導電性を有する半導体基板の第１主面に第１の溝を形成する工程と、
    前記第１主面と対向する前記半導体基板の第２主面に、前記第１の溝と互いの長手方向が平面視で交差し且つ互いの底部が連結するように第２の溝を形成する工程と、
    前記第１の溝の内壁面に第１誘電体膜を形成する工程と、
    前記第２の溝の内壁面に第２誘電体膜を形成する工程と、
    前記第１の溝の内部で第１導電体膜を前記第１誘電体膜に積層する工程と、
    前記第２の溝の内部で第２導電体膜を前記第２誘電体膜に積層し、前記第１の溝の底部と前記第２の溝の底部が連結する領域において前記第１導電体膜と前記第２導電体膜を電気的に接続させる工程と
    を含み、
    前記第１導電体膜及び前記第２導電体膜を、前記第１誘電体膜及び前記第２誘電体膜によって前記半導体基板と電気的に絶縁することを特徴とする半導体装置の製造方法。
11. 前記第１主面に複数の前記第１の溝を互いに平行に直線状に形成し、
    前記第１の溝の長手方向と前記第２の溝の長手方向が平面視で直交するように、前記第２主面に複数の前記第２の溝を互いに平行に直線状に形成する
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記第１の溝を長手方向に沿って複数の領域に分断する第１溝分断部を配置し、
    前記第２の溝を長手方向に沿って複数の領域に分断する第２溝分断部を配置する
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 互いに隣接する前記第１の溝のそれぞれの前記第１溝分断部をつないだ仮想直線が前記第２の溝の長手方向と平面視で斜めに交差するように前記第１溝分断部を配置し、
    互いに隣接する前記第２の溝のそれぞれの前記第２溝分断部をつないだ仮想直線が前記第１の溝の長手方向と平面視で斜めに交差するように前記第２溝分断部を配置する
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記半導体基板に、ガス雰囲気中での熱処理によって表面に絶縁膜が形成される材料を用いることを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
15. 前記半導体基板にシリコン基板を用いることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記第１主面に、前記第１導電体膜と電気的に接続する第１導電体電極を配置する工程と、
    前記第１主面に、前記半導体基板と電気的に接続する第１基板電極を配置する工程と、
    前記第２主面に、前記第２導電体膜と電気的に接続する第２導電体電極を配置する工程と、
    前記第２主面に、前記半導体基板と電気的に接続する第２基板電極を配置する工程と
    を更に備え、
    前記第１導電体電極と前記第２導電体電極を平面視で重なる領域に配置し、
    前記第１基板電極と前記第２基板電極を平面視で重なる領域に配置する
    ことを特徴とする請求項１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
17. 前記第１主面において、前記第１基板電極を、前記第１導電体電極と前記半導体基板の外縁との間に配置し、
    前記第２主面において、前記第２基板電極を、前記第２導電体電極と前記半導体基板の外縁との間に配置する
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記第１基板電極を、前記第１導電体電極の周囲を囲むように配置し、
    前記第２基板電極を、前記第２導電体電極の周囲を囲むように配置する
    ことを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記第１主面における前記第１導電体膜の配置領域と、前記第２主面における前記第２導電体膜の配置領域とを平面視で重ね、
    前記第１主面における前記第１導電体電極と前記第１導電体膜との接続領域と、前記第２主面における前記第２導電体電極と前記第２導電体膜との接続領域とを平面視で重ね、
    前記第１主面における前記第１基板電極と前記半導体基板との接続領域と、前記第２主面における前記第２基板電極と前記半導体基板との接続領域とを平面視で重ねる
    ことを特徴とする請求項１６乃至１８のいずれか１項に記載の半導体装置の製造方法。

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