WO2017217342A1 - キャパシタ及びその製造方法 - Google Patents

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竹内　雅樹
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株式会社村田製作所
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Definitions

  • the present invention relates to a capacitor and a manufacturing method thereof.
  • Patent Document 1 discloses a trench capacitor for an integrated circuit.
  • the trench capacitor described in Patent Document 1 is formed of a trench, a first electrode layer, an insulating film, a dielectric layer, and a second electrode layer.
  • the trench is provided in the semiconductor substrate and includes a sidewall and a bottom, and is composed of a doped wall adjacent to the top of the substrate.
  • the first electrode layer is provided between the sidewalls of the trench and is electrically connected to a constant potential source.
  • the insulating film is disposed between the first electrode layer and the trench sidewall and insulates the first electrode layer from the substrate.
  • the dielectric layer is adjacent to the insulating film and the first electrode layer.
  • the second electrode layer is connected to a dielectric layer and a variable potential source representing the stored data in the capacitor so as to cover the dielectric layer, and forms a capacitor in the trench together with the first electrode layer and the dielectric layer.
  • a conventional capacitor as described in Patent Document 1 has a terminal for electrically connecting the chip and the capacitor on a surface in contact with the chip. Therefore, when soldering a conventional capacitor on a chip, the terminal becomes a so-called bottom electrode, and the mounting strength is not sufficient. In addition, the bottom electrode has a problem from the viewpoint of reliability because it is difficult to inspect the solder connectivity during the appearance inspection.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a highly reliable capacitor in mountability.
  • a trench capacitor according to an aspect of the present invention is a capacitor including a first surface and a second surface that are opposed to each other and have a longitudinal direction and a lateral direction, respectively, and a side surface that connects the first surface and the second surface.
  • the first trench capacitor provided on the first surface of the substrate and the surface of the substrate, and provided on the first surface in the vicinity of one side in the longitudinal direction so that the first trench capacitor is electrically connected to the outside. And a first terminal to be connected.
  • FIG. 1 is a cross-sectional view schematically showing a structure of a capacitor according to a first embodiment of the present invention.
  • 1 is a top view schematically showing the structure of a capacitor according to a first embodiment of the present invention. It is a figure which shows roughly the mounting aspect of the capacitor which concerns on 1st Embodiment of this invention. It is a figure which shows roughly the mounting aspect of the capacitor which concerns on 1st Embodiment of this invention. It is a figure which shows roughly the mounting aspect of the capacitor which concerns on 1st Embodiment of this invention. It is a figure which shows the area
  • FIG. 1 It is a figure which shows schematically the mounting aspect of the capacitor which concerns on 2nd Embodiment of this invention. It is a perspective view showing roughly the structure of the capacitor concerning a 3rd embodiment of the present invention. It is a schematic diagram which shows an example of the manufacturing process of the capacitor which concerns on 3rd Embodiment of this invention. It is a schematic diagram which shows an example of the manufacturing process of the capacitor which concerns on 3rd Embodiment of this invention. It is a schematic diagram which shows an example of the manufacturing process of the capacitor which concerns on 3rd Embodiment of this invention. It is a schematic diagram which shows an example of the manufacturing process of the capacitor which concerns on 3rd Embodiment of this invention. It is a schematic diagram which shows an example of the manufacturing process of the capacitor which concerns on 3rd Embodiment of this invention. It is a schematic diagram which shows an example of the manufacturing process of the capacitor which concerns on 3rd Embodiment of this invention.
  • FIG. 1 is a perspective view schematically showing the structure of a capacitor 10 according to the present embodiment.
  • the structure of the capacitor 10 will be described with reference to FIG. In FIG. 1, the configuration necessary for explaining at least a part of the characteristics of the structure of the capacitor 10 is extracted and described. However, the characteristics of the structure of the capacitor 10 are illustrated in other drawings. It does not preclude being specified by configuration.
  • the capacitor 10 has a rectangular parallelepiped shape in the present embodiment, and terminals 201 ⁇ / b> A and 202 ⁇ / b> A (an example of the first terminal) on the upper surface 11 (an example of the first surface). ), And the lower surface 12 (an example of the second surface) includes terminals 201B and 202B (an example of the second terminal). Further, a first trench capacitor 30A is formed on the upper surface 11 side of the capacitor 10, and a second trench capacitor 30B is formed on the lower surface 12 side.
  • the upper surface 11 and the lower surface 12 of the capacitor 10 each have a substantially rectangular shape having a long side and a short side. Further, the upper surface 11 and the lower surface 12 are connected by one side surface 13.
  • the side surface 13 has a substantially rectangular shape sharing the long side with the upper surface 11 and the lower surface 12. For example, the long sides of the upper surface 11, the lower surface 12, and the side surface 13 are about 1 mm. Moreover, the short side of the upper surface 11 and the lower surface 12 is about 0.5 mm, and the short side of the side surface 13 is about 0.4 mm.
  • Terminals 201A, 202A, 201B, 202B are rectangular electrodes for electrically connecting the capacitor 10 to the outside.
  • the terminals 201A and 202A are provided in the vicinity of one side of the upper surface 11 in the longitudinal direction (side surface 13 in the example of FIG. 1). More specifically, the terminals 201 ⁇ / b> A and 202 ⁇ / b> A are provided at one end and the other end of the upper surface 11 so as to be in contact with the long side shared by the upper surface 11 and the side surface 13.
  • the terminals 201B and 202B are provided on the lower surface 12 at positions facing the terminals 201A and 202A, respectively.
  • the terminals 201B and 202B only need to be provided in the vicinity of one side in the longitudinal direction of the lower surface 12 (the side surface 13 side in the example of FIG. 1), and are provided at positions facing the terminals 201A and 202A. It is not limited to.
  • the terminals 201 ⁇ / b> B and 202 ⁇ / b> B are formed on the lower surface 12 so as to be in contact with the long side shared by the lower surface 12 and the side surface 13.
  • the thickness of the exposed portions of the terminals 201A, 202A, 201B, 202B is about 1 ⁇ m to 10 ⁇ m, the length along the side surface 13 is about 200 ⁇ m, and the length along the direction perpendicular to the side surface 13 is about 300 ⁇ m. It is. Furthermore, the surface area of the exposed portions of the terminals 201A, 202A, 201B, 202B is preferably 10% or more and 50% or less with respect to the area of the upper surface 11.
  • the capacitor 10 is formed from a rectangular parallelepiped substrate 301.
  • the substrate 301 has one or more trenches 100A on the surface on the upper surface 11 side (hereinafter also referred to as “surface of the substrate 301”), and is also referred to as the surface on the lower surface 12 side (hereinafter referred to as “back surface of the substrate 301”). .) Have one or more trenches 100B.
  • the trenches 100 ⁇ / b> A are grooves that are arranged at substantially equal intervals on the surface of the substrate 301 along the connection side between the upper surface 11 and the side surface 13.
  • the trench 100 ⁇ / b> A has a short direction in a direction along the connection side and a long direction in a direction perpendicular to the connection side.
  • the trench 100 ⁇ / b> B is a groove arranged on the back surface of the substrate 301 at substantially equal intervals along the connection side between the lower surface 12 and the side surface 13.
  • the trench 100 ⁇ / b> B has a short direction in the direction along the connection side, and a long direction in the direction perpendicular to the connection side.
  • the trench 100A and the trench 100B are preferably provided at positions facing each other.
  • the length in the short direction of the trenches 100A and 100B is about 20 ⁇ m, and the length in the longitudinal direction is about 50 ⁇ m.
  • the number of trenches 100A and 100B may be one or more, and is not limited to the number shown in FIG. Further, the trenches 100A and 100B may have a configuration in which the longitudinal direction is provided in a direction along the connection side.
  • the shape seen from the upper surface of the trenches 100A and 100B is not limited to a rectangle, and may be a circle, a polygon, or a shape with rounded corners.
  • the trenches 100A and 100B are not limited to the configuration provided at equal intervals, and may be randomly arranged.
  • the number of the trenches 100A and the trenches 100B included in the substrate 301 is not limited to the same number.
  • FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1 and schematically showing a configuration example of the capacitor 10 according to the first embodiment of the present invention.
  • the capacitor 10 includes a lower electrode 302, a dielectric film 303, an upper electrode 304, an insulating film on the front surface (on the upper surface 11 side) and the back surface (the lower surface 12 side) of the substrate 301. 305 are stacked.
  • the substrate 301 is formed from, for example, an n-type Si (silicon) semiconductor or p-type Si semiconductor having a thickness of about 400 ⁇ m.
  • n-type dopant P (phosphorus), As (arsenic), Sb (antimony), or the like can be included.
  • B (boron) etc. can be included.
  • an insulating substrate such as glass may be used for the substrate. In this case, insulation between the direct terminal formed on the upper surface 11 and the electrode terminal formed on the lower surface 12 can be ensured.
  • One or more trenches 100 ⁇ / b> A are formed on the surface of the substrate 301. Further, one or more trenches 100B are formed on the back surface of the substrate 301.
  • the trenches 100 ⁇ / b> A and 100 ⁇ / b> B are grooves formed in the thickness direction of the substrate 301.
  • the trenches 100A and 100B are formed by, for example, dry etching.
  • the depths of the trenches 100A and 100B are preferably about 0.1 ⁇ m or more and 200 ⁇ m or less, for example.
  • the depth of the trenches 100A and 100B refers to the distance from the plane extending along the surface of the substrate 301 in the openings of the trenches 100A and 100B to the point farthest from the plane inside the trenches 100A and 100B.
  • Lower electrodes 302 having a thickness of about 0.2 ⁇ m are formed on the front and back surfaces of the substrate 301 including the inner walls of the trenches 100A and 100B.
  • the lower electrode 302 is a metal layer formed using, for example, Mo (molybdenum), Al (aluminum), Au (gold), W (tungsten), Pt (platinum), or the like.
  • the substrate 301 can also serve as the lower electrode 302 by reducing the resistance of the surface of the substrate 301 (including the surfaces of the trenches 100A and 100B).
  • a dielectric film 303 having a thickness of about 0.1 ⁇ m to 3 ⁇ m is formed on the surface of the lower electrode 302 including the inner walls of the trenches 100A and 100B.
  • the dielectric film 303 is made of silicon nitride (for example, Si 3 N 4 ) or the like.
  • an upper electrode 304 having a thickness of about 0.1 ⁇ m to 1 ⁇ m is formed on the surface of the dielectric film 303 including the inner walls of the trenches 100A and 100B.
  • the upper electrode 304 is a metal layer formed using, for example, Mo (molybdenum), Al (aluminum), Au (gold), W (tungsten), Pt (platinum), or the like. Further, the upper electrode 304 may be formed using polycrystalline silicon having a reduced resistance.
  • an insulating film 305 is formed on the surface of the upper electrode 304 including the inner walls of the trenches 100A and 100B on the front and back surfaces of the substrate 301.
  • the insulating film 305 is formed using, for example, polyimide or the like.
  • the insulating film 305 is not limited to the structure filled in the trenches 100A and 100B.
  • the trenches 100A and 100B are filled with the lower electrode 302, the dielectric film 303, and the upper electrode 304, and the insulating film 305 is formed so as to cover the surface of the upper electrode 304 outside the trenches 100A and 100B. Good.
  • the insulating film 305 has vias V1A, V1B, V2A, and V2B.
  • the via V1A is formed such that the surface of the lower electrode 302 is exposed at a position corresponding to the terminal 201A on the surface of the substrate 301.
  • the via V ⁇ b> 1 ⁇ / b> B is formed so that the surface of the lower electrode 302 is exposed at a position corresponding to the terminal 201 ⁇ / b> B on the back surface of the substrate 301.
  • the via V2A is formed so that the surface of the upper electrode 304 is exposed at a position corresponding to the terminal 202A on the surface of the substrate 301.
  • the via V2B is formed so that the surface of the upper electrode 304 is exposed at a position corresponding to the terminal 202B on the back surface of the substrate 301.
  • Each of the vias V1A, V1B, V2A, and V2B is made of, for example, a metal such as Mo (molybdenum), Al (aluminum), Au (gold), W (tungsten), Pt (platinum), Cu (copper), or Ni (nickel). Filled and terminals 201A, 201B, 202A, 202B are formed.
  • a metal such as Mo (molybdenum), Al (aluminum), Au (gold), W (tungsten), Pt (platinum), Cu (copper), or Ni (nickel).
  • the terminals 201A and 201B formed in the vias V1A and V1B function as terminals for electrically connecting the lower electrode 302 to the outside.
  • the terminals 202A and 202B formed in the vias V2A and V2B function as terminals for electrically connecting the upper electrode 304 to the outside.
  • the lower electrode 302, the dielectric film 303, the upper electrode 304, and the insulating film 305 are stacked on the surface of the substrate 301 (on the upper surface 11 side), whereby the substrate 301 is stacked.
  • the first trench capacitor 30A is formed on the surface side of the first trench capacitor 30A.
  • the lower electrode 302, the dielectric film 303, the upper electrode 304, and the insulating film 305 are stacked on the back surface (the lower surface 12 side) of the substrate 301, and the second trench capacitor 30B is formed on the back surface side of the substrate 301. Is formed.
  • the capacitor 10 according to the present embodiment includes the trench capacitors on both the upper surface 11 and the lower surface 12, the capacitance can be increased.
  • FIG. 3 is a top view of the capacitor 10 according to the present embodiment.
  • the terminals 201 ⁇ / b> A and 202 ⁇ / b> A are formed close to the side surface 13 on the upper surface 11. That is, the terminals 201 ⁇ / b> A and 202 ⁇ / b> A are formed asymmetrically with respect to the center line passing through the Y axis on the upper surface 11.
  • the terminals 201B and 202B are provided on the lower surface 12 at positions facing the terminals 201A and 202A. As described above, the terminals 201B and 202B only need to be formed close to the side surface 13 on the lower surface 12, and are not limited to the configuration formed at positions facing the terminals 201A and 202A.
  • FIG. 4 is a diagram schematically showing an electrical connection mode of the capacitor 10. As shown in FIG. 4, in this embodiment, the terminal 201A and the terminal 201B are connected to each other, and an electric field having the same phase is applied. The terminals 202A and 202B are connected to each other, and an electric field having a phase opposite to that of the terminals 201A and 201B is applied.
  • the terminals 201A and 201B are terminals for connecting the lower electrode 302 to the outside, and the terminals 202A and 202B are terminals for connecting the upper electrode 304 to the outside.
  • the first trench capacitor 30A formed on the upper surface 11 side of the capacitor 10 and the second trench capacitor 30B formed on the lower surface 12 side are provided between the lower electrodes 302 and the upper electrodes 304.
  • An electric field having the same phase is applied. That is, in the present embodiment, the first trench capacitor 30A and the second trench capacitor 30B are connected in parallel.
  • FIG. 5 is a diagram schematically showing a state in which the capacitor 10 according to the present embodiment is mounted on the mounting substrate 50.
  • the capacitor 10 according to the present embodiment is mounted on the mounting substrate 50 with the side surface 13 as a surface (bottom surface) facing the mounting substrate 50. Since the terminals 201A and 202A are formed close to the side surface 13 side on the upper surface 11, when the capacitor 10 is mounted with the side surface 13 facing the mounting substrate 50 (bottom surface), the terminals 201A and 202A are disposed. Will be located closer to the bottom. For this reason, it becomes easy to electrically connect the capacitor 10 to the mounting substrate 50 by soldering the terminals 201A and 202A. Further, since the terminals 201A and 202A are located on the side surface instead of the bottom surface when the capacitor 10 is mounted on the mounting substrate 50, the solder connectivity can be easily confirmed, and the reliability can be improved. .
  • terminals 201B and 202B formed on the lower surface 12 side are also formed close to the side surface 13, it can be easily electrically connected to the mounting substrate 50 by solder mounting. Become.
  • FIG. 6 is a diagram showing a region 500 in the wafer where the capacitor 10 according to the present embodiment is formed.
  • a line L (an example of a first dicing line) indicates a boundary between regions 500 that are adjacent to each other in the longitudinal direction among the regions 500 that form the plurality of capacitors 10.
  • a line M (an example of a second dicing line) indicates a boundary between the regions 500 adjacent to each other in the short side direction among the regions 500 in which the plurality of capacitors 10 are formed.
  • FIGS. 7A to 7J are views showing a process flow when manufacturing the capacitor 10 according to the present embodiment using the wafer shown in FIG. 7A (a) to 7J (a) correspond to the BB ′ cross section and FIG. 7A (b) to 7J (b) BB ′ cross section of FIG. 6, and FIGS. 7A (b) to 7J (b) This corresponds to the CC ′ cross section of FIG. 6 and the CC ′ cross sections of FIGS. 7A (a) to 7J (a).
  • the upper side represents the front surface of the wafer, and the lower side represents the back surface of the wafer.
  • one or more trenches 100A are formed in the wafer by etching or the like.
  • the trenches 100A are preferably formed such that the depths in the thickness direction of the wafer are approximately the same.
  • the lower electrode 302 is laminated on the surface of the wafer including the inner wall of the trench 100A, and is formed in a desired region by etching or the like.
  • the dielectric film 303 and the upper electrode 304 are stacked in this order on the surface of the wafer including the inner wall of the trench 100A, and formed in a desired region by etching or the like.
  • the insulating film 305 is laminated on the surface of the wafer including the inner wall of the trench 100A, and the surface is flattened by a process such as an etch bag. Further, vias V1A and V2A are formed in the laminated insulating film 305 by etching or the like. As shown in FIGS. 7D (a) and 7 (b), the vias V1A and V2A are formed in the vicinity of the line L and in the vicinity of the line M on the surface side of the wafer.
  • vias V1A and V2A are filled with a metal such as molybdenum to form terminals 201A and 202A.
  • a metal such as molybdenum
  • the second trench capacitor and the terminals 201B and 202B are formed on the back side of the wafer by performing the steps shown in FIGS. 7A to 7E on the back side of the wafer.
  • the terminals 201B and 202B are formed in the vicinity of the line L and in the vicinity of the line M (for example, positions corresponding to the terminals 201A and 202A).
  • the capacitor 10 can be obtained by cutting the wafer along a dicing line including the line L and the line M.
  • the capacitor 10 formed in the process shown in FIG. 7A to FIG. 7J is mounted on the chip with the side surface 13 facing the mounting substrate (bottom surface).
  • a cross section cut by the line L corresponds to the side surface 13 of the capacitor 10.
  • the cross section of the wafer on which the capacitor 10 is formed becomes the surface (bottom surface) facing the mounting substrate when the capacitor 10 is mounted on the mounting substrate 50.
  • the front surface and the back surface of the capacitor are the side surfaces of the capacitor 10 when mounted. Therefore, the terminals 201A, 202A, 201B, 202B that become side electrodes at the time of mounting can be easily formed, and the mounting property can be ensured. Further, since it is not necessary to reduce the wafer thickness so much, it is possible to reduce the warpage of the substrate during the process. Further, according to the mounting method of the capacitor 10 according to the present embodiment, since the trench capacitor is formed on both surfaces of the substrate 301, the capacity can be increased.
  • FIG. 8 is a cross-sectional view showing a configuration example of the capacitor 10 according to the present embodiment. The same components as those of the capacitor 10 shown in FIG.
  • a lower electrode 302 is formed by doping a high concentration impurity in a part of the substrate 301 including the trenches 100A and 100B.
  • the lower electrode 302 is formed individually for each of the trenches 100A and 100B.
  • the via V1B is formed so that the surface of the upper electrode 304 is exposed, and the via V2B is formed so that the lower electrode 302 is exposed.
  • the terminals 201A and 202B are terminals for electrically connecting the lower electrode 302 to the outside, and the terminals 202A and 201B are for electrically connecting the upper electrode 304 to the outside. Terminal.
  • the entire substrate 301 is doped at a high concentration, and the lower electrode 302 is shared by the first trench capacitor 30A and the second trench capacitor 30B.
  • the structure to do may be sufficient.
  • FIG. 10 is a diagram schematically showing an electrical connection mode of the capacitor 10 according to the present embodiment. As shown in FIG. 10, in this embodiment, electric fields having opposite phases are applied to the terminal 202A and the terminal 201B.
  • the terminals 201A and 202B are terminals for connecting the lower electrode 302 to the outside, and the terminals 201A and 202B are terminals for connecting the upper electrode 304 to the outside. . Therefore, in the present embodiment, the first trench capacitor 30A formed on the upper surface 11 side of the capacitor 10 and the second trench capacitor 30B formed on the lower surface 12 side are connected in series. Since the capacitor 10 according to this embodiment connects the first trench capacitor 30A and the second trench capacitor 30B formed on both surfaces in series, it is possible to increase the breakdown voltage. Other configurations and effects of the capacitor 10 are the same as those of the first embodiment.
  • FIG. 11 is a perspective view illustrating a configuration example of the capacitor 10 according to the present embodiment.
  • symbol is attached
  • terminals 201A and 202A are formed in trenches V3A and V4A (an example of a first terminal trench) having openings from the upper surface 11 to the side surface 13. ing. That is, the trenches V3A and V4A have a structure in which a part of the corner formed by the upper surface 11 and the side surface 13 is cut out. Further, terminals 201B and 202B are formed in trenches V3B and V4B (an example of a second terminal trench) having openings from the lower surface 12 to the side surface 13.
  • the terminals 201 ⁇ / b> A, 201 ⁇ / b> B, 202 ⁇ / b> A, 202 ⁇ / b> B are formed so that the surfaces of the terminals 201 ⁇ / b> A, 201 ⁇ / b> B, 202 ⁇ / b> A, 202 ⁇ / b> B are exposed.
  • the exposed portion of the side surface 13 of the terminals 201A, 201B, 202A, 202B functions as a bottom electrode. Therefore, when the capacitor 10 is mounted on the mounting substrate 50, it can be mounted on the mounting substrate 50 via the bottom electrode and the side electrode, and a more reliable mounting property can be realized.
  • FIG. 12 is a process flow showing a method for manufacturing the capacitor 10 according to the present embodiment.
  • steps performed on the wafer surface in the method of manufacturing the capacitor 10 according to the present embodiment will be described with reference to FIGS. Note that the process performed on the back surface of the wafer is the same as the process performed on the wafer surface, and thus description thereof is omitted.
  • FIGS. 12A (a) to 12E (a) correspond to the BB ′ cross section of FIG. 6 and the BB ′ cross section of FIGS. 12A (b) to 12E (b).
  • FIGS. 12A (b) to 12E (b) 6 corresponds to the CC ′ cross section of FIG. 6 and the CC ′ cross section of FIGS. 12A (a) to 12E (a).
  • one or more trenches 100A are formed in the wafer by etching or the like.
  • a trench an example of a first terminal trench
  • FIG. 12A (b) shows a state in which the trench V4A is formed, but in this embodiment, two trenches V3A and V4A are formed across the line L in each region.
  • the positions where the trenches V3A and V4A are formed are positions that cross the line L and are in the vicinity of the line M.
  • the lower electrode 302 is laminated on the surface of the wafer and formed in a desired region by etching or the like. Further, the lower electrode 302 stacked inside the trenches V3A and V4A formed across the line L is removed by wet etching or the like. At this time, by masking the region where the lower electrode 302 remains, the lower electrode 302 can be protected from wet etching.
  • the dielectric film 303 and the upper electrode 304 are laminated in this order on the surface of the wafer including the inner wall of the trench 100A, and formed in a desired region by etching or the like.
  • a configuration in which the upper electrode 304 is formed so as to fill the trenches 100A, V3A, and V4A will be described as an example.
  • the surface of the upper electrode 304 stacked until the inside of the trenches 100A, V3A, and V4A is filled is planarized by a process such as an etch bag.
  • an insulating film 305 is laminated on the surface of the wafer. Further, the insulating film 305 stacked on the trenches V3A and V4A is removed by etching or the like.
  • the portion from which the insulating film 305 has been removed is filled with a metal such as molybdenum to form the terminals 201A and 202A.
  • a metal such as molybdenum
  • the terminals 201A and 202A can be formed on the upper electrode 304 exposed from the portion where the insulating film 305 has been removed by, for example, electroless plating.
  • the same process as shown in FIGS. 12A to 12E is performed on the back surface of the wafer.
  • the same process as shown in FIGS. 12A to 12E is performed on the back surface of the wafer.
  • at least one trench is formed across the line L in each region corresponding to the capacitor 10.
  • the capacitor 10 according to this embodiment can be obtained by cutting the wafer along dicing lines including the line L and the line M.
  • the trenches of the terminals 201A and 202A can be formed simultaneously with the capacitor trench 100A.
  • the trenches of the terminals 201B and 202B can be formed at the same time as the capacitor trench 100B. That is, in this embodiment, the terminal (bottom electrode) exposed on the side surface 13 of the capacitor 10 can be formed without adding a process.
  • Other configurations and functions of the capacitor 10 are the same as those in the first embodiment.
  • a capacitor 10 includes a top surface 11 and a bottom surface 12 that are opposed to each other and have a longitudinal direction and a short direction, respectively, and a side surface 13 that connects the top surface 11 and the bottom surface 12.
  • the first trench capacitor 30A provided on the upper surface 11 of the surfaces of the substrate 301
  • the second trench capacitor 30B provided on the lower surface 12 of the surfaces of the substrate 301
  • a terminal 201A or a terminal 201B that is provided in the vicinity of one side in the longitudinal direction and electrically connects the first trench capacitor 30A to the outside, and a second trench capacitor that is provided in the vicinity of one side in the longitudinal direction on the lower surface 12.
  • the terminal 202A for electrically connecting 30B to the outside or the terminal 202B is provided. Since the terminals 201A and 202A according to the present embodiment are formed close to the side surface 13 on the upper surface 11, when the capacitor 10 is placed with the side surface 13 as a contact surface (bottom surface), the terminals 201A and 202A are disposed. Will be located closer to the bottom. For this reason, it becomes easy to electrically connect the capacitor 10 to the mounting substrate 50 by soldering the terminals 201A and 202A. Further, since the terminals 201A and 202A are located on the side surface instead of the bottom surface when the capacitor 10 is mounted on the mounting substrate 50, the solder connectivity can be easily confirmed, and the reliability can be improved. . Since the terminals 201B and 202B formed on the lower surface 12 side are also formed close to the side surface 13, it is easy to electrically connect to the mounting substrate 50 by solder mounting.
  • the capacitor 10 includes trenches V3A and V4A having openings from the upper surface 11 to the side surface 13, and trenches V3B and V4B having openings from the lower surface 12 to the side surface 13.
  • the terminals 201A and 202A are provided with the trench V3A. It is also preferable that the terminals 201B and 202B are formed in the trenches V3B and V4B.
  • the electronic device according to the present invention is provided such that the capacitor 10 described above is mounted and the side surface 13 faces the mounting substrate 50. Accordingly, the electronic device according to the present invention can easily connect the capacitor 10 to the mounting substrate 50 by soldering the terminals 201A, 202A, 201B, and 202B. Further, since the terminals 201A, 202A, 201B, and 202B are located on the side surface instead of the bottom surface when the capacitor 10 is mounted on the mounting substrate 50, the solder connectivity can be easily confirmed, and the reliability is improved. Can be made.
  • the capacitor manufacturing method includes a step of preparing a wafer including a plurality of regions each having a longitudinal direction and a short direction, and forming a plurality of trenches 100A in each of the plurality of regions on the surface of the wafer.
  • the terminals 201 ⁇ / b> A and 202 ⁇ / b> A are formed close to the side surface 13 side on the upper surface 11. Therefore, when the capacitor 10 is placed with the side surface 13 as the contact surface (bottom surface), the terminals 201A and 202A are located closer to the bottom surface. For this reason, it becomes easy to electrically connect the capacitor 10 to the mounting substrate 50 by soldering the terminals 201A and 202A. Further, since the terminals 201A and 202A are located on the side surface instead of the bottom surface when the capacitor 10 is mounted on the mounting substrate 50, the solder connectivity can be easily confirmed, and the reliability can be improved. . Since the terminals 201B and 202B formed on the lower surface 12 side are also formed close to the side surface 13, it is easy to electrically connect to the mounting substrate 50 by solder mounting.
  • Forming the trenches V3B and V4B, the step of forming the terminals 201A and 202A includes the step of forming the terminals 201A and 202A in the trenches V3A and V4A, and the step of forming the terminals 201B and 202B It is preferable that the step of forming the terminals 201B and 202B in V3B and V4B includes the step of cutting the wafer includes the step of dividing the terminals 201A and 202A and the terminals 201B and 202B by lines L, respectively.
  • the trenches V3A and V4A of the terminals 201A and 202A can be formed simultaneously with the capacitor trench 100A. Further, the trenches for the terminals 201B and 202B can be formed simultaneously with the capacitor trench 100B. Thereby, the terminal (bottom electrode) exposed in the side surface 13 of the capacitor 10 can be formed without adding a process.
  • the step of forming the terminals 201A and 202A includes the step of forming the terminals 201A and 202A in the vicinity of the line M and the vicinity of the line L, which are boundaries between regions adjacent to each other in the short side direction among the plurality of regions.
  • Forming the terminals 201B, 202B includes forming the terminals 201B, 202B in the vicinity of the line M and in the vicinity of the line L
  • the step of cutting the wafer further includes the step of cutting the wafer along the line M. It is also preferred to include a cutting step.
  • the step of forming the trenches V3A and V4A includes the step of forming the trenches V3A and V4A across the line L in the vicinity of the line M that is a boundary between the regions adjacent to each other in the short side direction among the plurality of regions.
  • forming the trenches V3B and V4B includes forming the trenches V3B and V4B across the line L in the vicinity of the line M which is a boundary between the regions adjacent to each other in the short side direction among the plurality of regions.
  • the step of cutting includes a step of further cutting the wafer along line M.
  • the electronic device manufacturing method according to the present invention further includes a step of mounting the capacitor 10 manufactured by the capacitor manufacturing method according to the present invention with the cut surface formed by the step of cutting the wafer facing the mounting substrate. Prepare.
  • the capacitor 10 when the capacitor 10 is mounted on the mounting substrate 50, it can be mounted on the mounting substrate 50 via the bottom electrode and the side electrode, and a more reliable mounting property can be realized.
  • each embodiment described above is for facilitating understanding of the present invention, and is not intended to limit the present invention.
  • the present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.
  • those obtained by appropriately modifying the design of each embodiment by those skilled in the art are also included in the scope of the present invention as long as they include the features of the present invention.
  • each element included in each embodiment and its arrangement, material, condition, shape, size, and the like are not limited to those illustrated, and can be changed as appropriate.
  • Each embodiment is an exemplification, and it is needless to say that a partial replacement or combination of configurations shown in different embodiments is possible, and these are also included in the scope of the present invention as long as they include the features of the present invention. .
  • the present invention is not limited to this, and the trench capacitor may be formed on either the front surface or the back surface of the substrate. Even when the trench capacitor is formed only on one surface, the terminals may be formed on both surfaces (front surface and back surface).

Abstract

実装性において信頼性の高いキャパシタを提供する。　互いに対向し、それぞれが長手方向及び短手方向を有する第１面及び第２面と、当該第１面及び第２面をつなぐ側面を備えるキャパシタであって、基板と、基板の面のうち、第１面の方に設けられる第１トレンチキャパシタと、第１面において、長手方向の一方の辺近傍に設けられ、第１トレンチキャパシタを外部と電気的に接続させる第１端子と、を備える。

Description

キャパシタ及びその製造方法
　本発明は、キャパシタ及びその製造方法に関する。
　ＤＲＡＭを始めとするメモリの高集積化に伴い、メモリセルの三次元化が進められている。メモリセルをより高密度に集積化させるために、１つのメモリセルに占める総表面積を減少させる必要がある。例えば、溝内に形成したキャパシタであるトレンチキャパシタを用いることで、表面積を低減させながら大容量化を実現することができる。
　特許文献１には、集積回路用のトレンチキャパシタが開示されている。特許文献１に記載のトレンチキャパシタは、トレンチと、第１電極層と、絶縁膜と、誘電体層と、第２電極層とから形成される。トレンチは、半導体基板内に設けられ、側壁と底部を含み、該基板の上部に隣接してドープされた壁からなる。第１電極層は、該トレンチの側壁間に設けられ定電位源に電気的に接続される。絶縁膜は、該第１電極層とトレンチ側壁の間に配置され第１電極層を基板から絶縁する。誘電体層は、絶縁膜と、該第１電極層に隣接する。第２電極層は、誘電体層と、該誘電体層を覆ってキャパシタ内の蓄積データを表す可変電位源に接続され、第１電極層，誘電体層とともにトレンチ内にキャパシタを形成する。
特開平５－１２１６９０号公報
　特許文献１に記載されているような従来のキャパシタは、チップと接触する面に当該チップとキャパシタとを電気的に接続させるための端子を有している。従って従来のキャパシタをチップにはんだ実装する場合、端子はいわゆる底面電極となり、実装強度が十分でない。また、底面電極は、外観検査の際に、はんだの接続性が検査しにくく、信頼性の観点から問題があった。
　本発明はこのような事情に鑑みてなされたものであり、実装性において信頼性の高いキャパシタを提供することを目的とする。
　本発明の一側面に係るトレンチキャパシタは、互いに対向し、それぞれが長手方向及び短手方向を有する第１面及び第２面と、当該第１面及び第２面をつなぐ側面を備えるキャパシタであって、基板と、基板の面のうち、第１面の方に設けられる第１トレンチキャパシタと、第１面において、長手方向の一方の辺近傍に設けられ、第１トレンチキャパシタを外部と電気的に接続させる第１端子と、を備える。
　本発明によれば、実装性において信頼性の高いキャパシタを提供することができる。
本発明の第１実施形態に係るキャパシタの構造を概略的に示す斜視図である。 本発明の第１実施形態に係るキャパシタの構造を概略的に示す断面図である。 本発明の第１実施形態に係るキャパシタの構造を概略的に示す上面図である。 本発明の第１実施形態に係るキャパシタの実装態様を概略的に示す図である。 本発明の第１実施形態に係るキャパシタの実装態様を概略的に示す図である。 ウエハにおいて、本発明の第１実施形態に係るキャパシタを形成する領域を示す図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第１実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第２実施形態に係るキャパシタの構造を概略的に示す断面図である。 本発明の第２実施形態に係るキャパシタの構造を概略的に示す断面図である。 本発明の第２実施形態に係るキャパシタの実装態様を概略的に示す図である。 本発明の第３実施形態に係るキャパシタの構造を概略的に示す斜視図である。 本発明の第３実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第３実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第３実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第３実施形態に係るキャパシタの製造工程の一例を示す模式図である。 本発明の第３実施形態に係るキャパシタの製造工程の一例を示す模式図である。
［第１実施形態］
　以下、添付の図１～図７を参照して本発明の第１実施形態について説明する。
（１．キャパシタの斜視構造）
　図１は、本実施形態に係るキャパシタ１０の構造を模式的に示した斜視図である。図１を用いて、キャパシタ１０の構造について説明する。なお、図１においては、キャパシタ１０の構造における特徴の少なくとも一部を説明するのに必要な構成を抽出して記載しているが、キャパシタ１０の構造における特徴が、他の図面において図示される構成によって特定されることを妨げるものではない。
　図１に示すように、キャパシタ１０は、本実施形態では直方体の形状をしており、その上面１１（第１面の一例である。）において、端子２０１Ａ，２０２Ａ（第１端子の一例である。）を備え、その下面１２（第２面の一例である。）において、端子２０１Ｂ，２０２Ｂ（第２端子の一例である。）を備えている。また、キャパシタ１０の上面１１側には第１トレンチキャパシタ３０Ａが形成され、下面１２側には第２トレンチキャパシタ３０Ｂが形成されている。
　キャパシタ１０の上面１１、下面１２はそれぞれ長辺と短辺を有する略矩形の形状をしている。また、上面１１と下面１２とは、１つの側面１３によってつながっている。側面１３は上面１１及び下面１２とその長辺を共有する略矩形の形状をしている。例えば、上面１１、下面１２及び側面１３の長辺は１ｍｍ程度である。また、上面１１及び下面１２の短辺は０．５ｍｍ程度であり、側面１３の短辺は０．４ｍｍ程度である。
　端子２０１Ａ，２０２Ａ，２０１Ｂ，２０２Ｂは、キャパシタ１０を電気的に外部に接続させるための矩形形状の電極である。端子２０１Ａ、２０２Ａは上面１１の長手方向の一方（図１の例では側面１３側）の辺近傍に設けられる。より具体的には、端子２０１Ａ、２０２Ａは、上面１１と側面１３とに共有される長辺に接するように、それぞれ上面１１の一端と他端に設けられる。
　他方で、端子２０１Ｂ，２０２Ｂは、下面１２において、それぞれ端子２０１Ａ、２０２Ａに対向する位置に設けられる。なお、端子２０１Ｂ、２０２Ｂは、下面１２の長手方向の一方の辺（図１の例では側面１３側）の辺近傍に設けられていればよく、端子２０１Ａ、２０２Ａに対向する位置に設けられる構成に限定されない。本実施形態では、端子２０１Ｂ、２０２Ｂは、下面１２において、下面１２と側面１３とに共有される長辺に接するように形成されている。
　端子２０１Ａ，２０２Ａ，２０１Ｂ，２０２Ｂの露出部分の厚さは１μｍ以上１０μｍ以下程度であり、側面１３に沿った長さは２００μｍ程度であり、側面１３に垂直な方向に沿った長さは３００μｍ程度である。さらに、端子２０１Ａ，２０２Ａ，２０１Ｂ，２０２Ｂの露出部分の表面積は、上面１１の面積に対して、１０％以上５０％以下であることが好ましい。
　キャパシタ１０は、直方体形状の基板３０１から形成される。基板３０１は、上面１１側の面（以下、「基板３０１の表面」とも呼ぶ。）において、１つ以上のトレンチ１００Ａを有し、下面１２側の面（以下、「基板３０１の裏面」とも呼ぶ。）において、１つ以上のトレンチ１００Ｂを有している。
　トレンチ１００Ａは、上面１１と側面１３との接続辺に沿って、基板３０１の表面に略等間隔で並ぶ溝である。トレンチ１００Ａは、接続辺に沿った方向に短手方向を有し、接続辺に垂直な方向に長手方向を有している。他方で、トレンチ１００Ｂは、下面１２と側面１３との接続辺に沿って、基板３０１の裏面に略等間隔で並ぶ溝である。トレンチ１００Ｂは、接続辺に沿った方向に短手方向を有し、接続辺に垂直な方向に長手方向を有している。トレンチ１００Ａとトレンチ１００Ｂはそれぞれ互いに対向する位置に設けられることが好ましい。トレンチ１００Ａ，１００Ｂの短手方向の長さは、２０μｍ程度であり、長手方向の長さは５０μｍ程度である。
　なお、トレンチ１００Ａ、１００Ｂの個数は１つ以上であればよく、図１に示した個数に限定されない。また、トレンチ１００Ａ、１００Ｂは、長手方向が接続辺に沿った方向に設けられる構成でもよい。さらにトレンチ１００Ａ、１００Ｂの上面から見た形状は矩形に限定されず、円形や多角形、または多角形の角が丸まった形状でもよい。また、トレンチ１００Ａ、１００Ｂは等間隔に設けられる構成に限定されず、ランダムに配置されてもよい。さらに基板３０１が備えるトレンチ１００Ａとトレンチ１００Ｂとの数は同じ数に限定されない。
（２．キャパシタの断面構造）
　次に図２を用いてキャパシタ１０の断面構造について説明する。図２は図１のＡＡ´断面であり、本発明の第１実施形態に係るキャパシタ１０の構成例を概略的に示す断面図である。図２に示すように、キャパシタ１０は、基板３０１の表面（上面１１側の方）及び裏面（下面１２側の方）に、下部電極３０２と、誘電膜３０３と、上部電極３０４と、絶縁膜３０５とが積層されている。
　基板３０１は、例えば、厚さ４００μｍ程度のｎ型Ｓｉ（シリコン）半導体又はｐ型Ｓｉ半導体から形成されている。ｎ型ドーパントとしてＰ（リン）やＡｓ（ヒ素）、Ｓｂ（アンチモン）などを含むことができる。ｐ型ドーパントとしては、Ｂ（ボロン）などを含むことができる。
　なお、基板には、ガラスなど、絶縁性の基板を用いてもよい。この場合、上面１１に形成された伝直端子と下面１２に形成された電極端子間の絶縁性が確保できる。
　基板３０１の表面には、１つ以上のトレンチ１００Ａが形成されている。また、基板３０１の裏面には、１つ以上のトレンチ１００Ｂが形成されている。トレンチ１００Ａ、１００Ｂは、基板３０１の厚さ方向に形成された溝である。トレンチ１００Ａ、１００Ｂは、例えば、ドライエッチング等により形成される。トレンチ１００Ａ、１００Ｂの深さは、例えば０．１μｍ以上２００μｍ以下程度であることが好ましい。なお、トレンチ１００Ａ、１００Ｂの深さは、トレンチ１００Ａ、１００Ｂの開口部において基板３０１の表面に沿って広がる平面から、トレンチ１００Ａ，１００Ｂ内部における当該平面から最も離れた点までの距離をいう。
　トレンチ１００Ａ，１００Ｂの内壁を含む基板３０１の表面及び裏面には、厚さ０．２μｍ程度の下部電極３０２が形成される。本実施形態では、下部電極３０２は、例えばＭｏ（モリブデン）やＡｌ（アルミニウム）、Ａu（金）、Ｗ(タングステン)、Ｐｔ（プラチナ）等を用いて形成される金属層である。なお、基板３０１の表面（トレンチ１００Ａ、１００Ｂの表面を含む）を低抵抗化させることで、基板３０１が下部電極３０２を兼ねる構成も可能である。
　基板３０１の表面及び裏面において、トレンチ１００Ａ，１００Ｂの内壁を含む下部電極３０２の表面には、厚さ０．１μｍ以上３μｍ以下程度の誘電膜３０３が形成されている。誘電膜３０３は、窒化シリコン（例えばＳｉ3Ｎ4）等から形成されている。
　さらに、基板３０１の表面及び裏面において、トレンチ１００Ａ，１００Ｂの内壁を含む誘電膜３０３の表面には、厚さ０．１μｍ以上１μｍ以下程度の上部電極３０４が形成されている。本実施形態では、上部電極３０４は、例えばＭｏ（モリブデン）やＡｌ（アルミニウム）、Ａu（金）、Ｗ(タングステン)、Ｐｔ（プラチナ）等を用いて形成される金属層である。また、上部電極３０４は、低抵抗化された多結晶シリコンを用いて形成されてもよい。
　さらに、基板３０１の表面及び裏面において、トレンチ１００Ａ，１００Ｂの内壁を含む上部電極３０４の表面には、絶縁膜３０５が形成されている。絶縁膜３０５は、例えばポリイミド等を用いて形成される。なお、絶縁膜３０５は、トレンチ１００Ａ、１００Ｂの内部に充填される構成に限定されない。例えば、トレンチ１００Ａ、１００Ｂは、下部電極３０２、誘電膜３０３及び上部電極３０４によって充填され、絶縁膜３０５は、トレンチ１００Ａ、１００Ｂの外側において、上部電極３０４の表面を覆うように形成される構成でもよい。
　絶縁膜３０５は、ビアＶ１Ａ，Ｖ１Ｂ，Ｖ２Ａ，Ｖ２Ｂを有している。ビアＶ１Ａは、基板３０１の表面の端子２０１Ａに対応する位置において、下部電極３０２の表面が露出するように形成されている。ビアＶ１Ｂは、基板３０１の裏面の端子２０１Ｂに対応する位置において、下部電極３０２の表面が露出するように形成されている。
　また、ビアＶ２Ａは、基板３０１の表面の端子２０２Ａに対応する位置において、上部電極３０４の表面が露出するように形成されている。ビアＶ２Ｂは、基板３０１の裏面の端子２０２Ｂに対応する位置において、上部電極３０４の表面が露出するように形成されている。
　ビアＶ１Ａ，Ｖ１Ｂ，Ｖ２Ａ，Ｖ２Ｂにはそれぞれ例えばＭｏ（モリブデン）やＡｌ（アルミニウム）、Ａu（金）、Ｗ(タングステン)、Ｐｔ（プラチナ）、Ｃｕ（銅）、Ｎｉ（ニッケル）等の金属が充填されており、端子２０１Ａ、２０１Ｂ、２０２Ａ、２０２Ｂが形成されている。
　このようなビアＶ１Ａ，Ｖ１Ｂに形成された端子２０１Ａ，２０１Ｂは下部電極３０２を外部に電気的に接続させるための端子として機能する。他方でビアＶ２Ａ、Ｖ２Ｂに形成された端子２０２Ａ，２０２Ｂは上部電極３０４を外部に電気的に接続させるための端子として機能する。
　以上のとおり、キャパシタ１０には、基板３０１の表面（上面１１側の方）に、下部電極３０２と、誘電膜３０３と、上部電極３０４と、絶縁膜３０５とが積層されることで、基板３０１の表面側に、第１トレンチキャパシタ３０Ａが形成されている。また、基板３０１の裏面（下面１２側の方）に、下部電極３０２と、誘電膜３０３と、上部電極３０４と、絶縁膜３０５とが積層され、基板３０１の裏面側に、第２トレンチキャパシタ３０Ｂが形成されている。このように本実施形態に係るキャパシタ１０は、上面１１及び下面１２の両方にトレンチキャパシタを備えているため、容量の高密度化を図ることができる。
（３．上面図）
　図３は、本実施形態に係るキャパシタ１０の上面図である。図３に示すように、端子２０１Ａ，２０２Ａは、上面１１において、側面１３側に寄せて形成されている。即ち、端子２０１Ａ，２０２Ａは、上面１１においてＹ軸を通る中心線に対して非対称に形成されている。また、端子２０１Ｂ，２０２Ｂは、下面１２において、端子２０１Ａ、２０２Ａに対向する位置に設けられる。なお、上述のとおり端子２０１Ｂ，２０２Ｂは、下面１２において、側面１３側に寄せて形成されていればよく、端子２０１Ａ、２０２Ａに対向する位置に形成される構成に限定されない。
（４．実装図）
　図４及び図５を用いて、本実施形態に係るキャパシタ１０を実装基板５０上に実装した場合における、電気的な接続態様と、実装形態とについて説明する。
　図４は、キャパシタ１０の電気的な接続態様を模式的に示した図である。図４に示すように、本実施形態においては、端子２０１Ａ及び端子２０１Ｂが互いに接続され同位相の電界が印加される。また端子２０２Ａ及び端子２０２Ｂが互いに接続され、端子２０１Ａ、２０１Ｂとは逆位相の電界が印加される。
　図２に示したように、本実施形態においては端子２０１Ａ，２０１Ｂは下部電極３０２を外部に接続するための端子であり、端子２０２Ａ，２０２Ｂは上部電極３０４を外部に接続するための端子である。従って、本実施形態においては、キャパシタ１０の上面１１側に形成された第１トレンチキャパシタ３０Ａと下面１２側に形成された第２トレンチキャパシタ３０Ｂとは、下部電極３０２同士、及び上部電極３０４同士に同位相の電界が印加されることになる。即ち、本実施形態において、第１トレンチキャパシタ３０Ａと、第２トレンチキャパシタ３０Ｂとは並列接続される。
　図５は、本実施形態に係るキャパシタ１０を実装基板５０上に実装した状態を模式的に示す図である。図５に示すように、本実施形態に係るキャパシタ１０は、側面１３を実装基板５０と対向する面（底面）として、実装基板５０上に実装される。端子２０１Ａ、２０２Ａは、上面１１において、側面１３側に寄せて形成されているため、側面１３を実装基板５０と対向する面（底面）にしてキャパシタ１０を載置した場合に、端子２０１Ａ，２０２Ａは、底面寄りに位置することになる。このため、端子２０１Ａ，２０２Ａをはんだ実装等によって、キャパシタ１０を実装基板５０と電気的に接続させることが容易になる。また、端子２０１Ａ，２０２Ａは、キャパシタ１０を実装基板５０に実装した場合に、底面ではなく側面に位置するため、はんだの接続性を容易に確認することができ、信頼性を向上させることができる。
　なお、図５には示さないが、下面１２側に形成された端子２０１Ｂ、２０２Ｂも側面１３側に寄せて形成されているため、はんだ実装によって実装基板５０に電気的に接続させることが容易になる。
（５．プロセスフロー）
　図６及び図７Ａ～７Ｊを用いて本実施形態に係るキャパシタ１０の製造方法について説明する。
　図６は、ウエハにおいて、本実施形態に係るキャパシタ１０を形成する領域５００を示す図である。図６においてラインＬ（第１ダイシングラインの一例である。）は、複数のキャパシタ１０を形成する領域５００のうち、長手方向において互いに隣接する領域５００間の境界を示している。また、ラインＭ（第２ダイシングラインの一例である。）は、複数のキャパシタ１０を形成する領域５００のうち、短手方向において互いに隣接する領域５００間の境界を示している。後述するダイシング工程によって、ラインＬで切断され、ウエハが複数のキャパシタ１０に分割される。
　図７Ａ～７Ｊは、図６に示したウエハを用いて、本実施形態に係るキャパシタ１０を製造する際のプロセスフローを示す図である。なお、図７Ａ（ａ）～７Ｊ（ａ）は、図６のＢＢ´断面及び図７Ａ（ｂ）～７Ｊ（ｂ）ＢＢ´断面に対応し、図７Ａ（ｂ）～７Ｊ（ｂ）は、図６のＣＣ´断面及び図７Ａ（ａ）～７Ｊ（ａ）のＣＣ´断面に対応する。また図７において上側の辺はウエハの表面の面を表し、下側の辺はウエハの裏面を表している。
　まず、図７Ａに示す工程において、エッチング等によってウエハに１つ以上のトレンチ１００Ａが形成される。トレンチ１００Ａは、それぞれ、ウエハの厚さ方向の深さが略同じ程度になるように形成されることが好ましい。次に、トレンチ１００Ａの内壁を含むウエハの表面に、下部電極３０２が積層され、エッチング等によって所望の領域に形成される。
　次に、図７Ｂ、７Ｃに示す工程において、誘電膜３０３及び上部電極３０４が、この順番で、トレンチ１００Ａの内壁を含むウエハの表面において積層され、エッチング等によって所望の領域に形成される。
　次に、図７Ｄに示す工程において、トレンチ１００Ａの内壁を含むウエハの表面において、絶縁膜３０５が積層され、エッチバッグ等の処理によって、その表面が平坦化される。さらに、積層された絶縁膜３０５にエッチング等によってビアＶ１Ａ、Ｖ２Ａを形成する。図７Ｄ（ａ）（ｂ）に示すように、ビアＶ１Ａ、Ｖ２Ａは、ウエハの表面側において、ラインＬ近傍、かつラインＭ近傍に形成される。
　次に、図７Ｅに示す工程において、ビアＶ１Ａ、Ｖ２Ａにモリブデン等の金属が充填され、端子２０１Ａ、２０２Ａが形成される。図７Ｅ（ｂ）には端子２０２Ａしか示していないが、本実施形態では、端子２０１Ａ、２０２Ａは、ラインＬに接するように形成される。
　図７Ｆ～図７Ｊに示す工程において、ウエハの裏面側に図７Ａ～図７Ｅに示した工程を行うことで、ウエハの裏面側において、第２トレンチキャパシタと端子２０１Ｂ，２０２Ｂとを形成する。なお、図７Ｉ、７Ｊに示す工程において、端子２０１Ｂ，２０２Ｂは、ラインＬ近傍、かつラインＭ近傍（例えば端子２０１Ａ，２０２Ａに対応する位置）に形成される。
　最後に、ラインＬ、ラインＭを含むダイシングラインに沿ってウエハを切断することで、キャパシタ１０を得ることができる。
　図７Ａ～図７Ｊに示した工程において形成されたキャパシタ１０は、側面１３を実装基板に対向する面面（底面）としてチップ上に実装される。なお、ラインＬによって切断された断面が、キャパシタ１０の側面１３に対応する。
　このように、本実施形態に係るキャパシタ１０の製造方法によると、キャパシタ１０を形成するウエハの断面が、キャパシタ１０を実装基板５０に実装する場合の実装基板と対向する面（底面）となり、ウエハの表面及び裏面が実装時におけるキャパシタ１０の側面となる。従って、実装時に側面電極となる端子２０１Ａ、２０２Ａ、２０１Ｂ，２０２Ｂを容易に形成することができ、実装性を確かなものにすることができる。さらに、ウエハ厚さをそれほど薄くする必要がなくなるため、プロセス途中での基板の反りを低減することが可能になる。また、本実施形態に係るキャパシタ１０の実装方法によると、基板３０１の両面にトレンチキャパシタが形成されるため、容量の高密度化が可能になる。
［第２実施形態］
　第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
　図８は、本実施形態に係るキャパシタ１０の構成例を示す断面図である。なお、図２に示したキャパシタ１０と同等の構成には、同等の符号を付して説明を省略する。
　図８に示すように、本実施形態に係るキャパシタ１０においては、基板３０１のうちトレンチ１００Ａ、１００Ｂを含む一部の領域に高濃度の不純物をドーピングして、下部電極３０２が形成される。下部電極３０２は、トレンチ１００Ａ、１００Ｂのそれぞれに対して個別に形成される。また、本実施形態において、ビアＶ１Ｂは上部電極３０４の表面が露出するように形成され、ビアＶ２Ｂは下部電極３０２が露出するように形成されている。
　即ち、本実施形態においては、端子２０１Ａ、２０２Ｂは下部電極３０２を外部に電気的に接続させるための端子であり、他方で端子２０２Ａ、２０１Ｂは上部電極３０４を外部に電気的に接続させるための端子である。
　なお、第２実施形態に係るキャパシタ１０は、図９に断面図を示すように、基板３０１全体を高濃度にドーピングして、第１トレンチキャパシタ３０Ａ、第２トレンチキャパシタ３０Ｂで下部電極３０２を共有する構成でもよい。
　図１０は、本実施形態に係るキャパシタ１０の電気的な接続態様を模式的に示した図である。図１０に示すように、本実施形態においては、端子２０２Ａと端子２０１Ｂとに互いに逆位相の電界が印加される。
　図８に示したように、本実施形態においては端子２０１Ａ、２０２Ｂは下部電極３０２を外部に接続するための端子であり、端子２０１Ａ、２０２Ｂは上部電極３０４を外部に接続するための端子である。従って、本実施形態においては、キャパシタ１０の上面１１側に形成された第１トレンチキャパシタ３０Ａと下面１２側に形成された第２トレンチキャパシタ３０Ｂとは、直列接続される。本実施形態に係るキャパシタ１０は、両面に形成された第１トレンチキャパシタ３０Ａと第２トレンチキャパシタ３０Ｂとを直列接続するため、高耐圧化が可能になる。
　その他のキャパシタ１０の構成・効果は第１実施形態と同様である。
［第３実施形態］
　図１１は、本実施形態に係るキャパシタ１０の構成例を示す斜視図である。なお、図１に示したキャパシタ１０と同等の構成には、同等の符号を付して説明を省略する。
 図１１に示すように、本実施形態に係るキャパシタ１０では、上面１１から側面１３に亘って開口を有するトレンチＶ３Ａ、Ｖ４Ａ（第１端子トレンチの一例である。）に端子２０１Ａ、２０２Ａが形成されている。すなわち、トレンチＶ３Ａ、Ｖ４Ａは、上面１１と側面１３からなる角の一部を切り欠いた構造を有する。また、下面１２から側面１３に亘って開口を有するトレンチＶ３Ｂ、Ｖ４Ｂ（第２端子トレンチの一例である。）に端子２０１Ｂ、２０２Ｂが形成されている。本実施形態では、端子２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂは側面１３においてその表面が露出するように形成されている。これによって、側面１３を実装基板と対向する面としてキャパシタ１０をチップ上に実装した場合、端子２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂの側面１３において露出している部分が、底面電極として機能する。従って、キャパシタ１０を実装基板５０に実装する場合、実装基板５０上に底面電極と側面電極とを介して実装することができ、より信頼性の高い実装性を実現することができる。
　図１２は、本実施形態に係るキャパシタ１０の製造方法を示すプロセスフローである。図１２Ａ～１２Ｅを参照して、本実施形態に係るキャパシタ１０の製造方法のうち、ウエハ表面に行う工程を図示して説明する。なお、ウエハの裏面に対して行う工程については、ウエハ表面に行う工程と同様であるため説明を省略する。本実施形態においても、図６において説明したウエハを用いてキャパシタ１０が製造される例について説明する。また、図１２Ａ（ａ）～１２Ｅ（ａ）は、図６のＢＢ´断面及び図１２Ａ（ｂ）～１２Ｅ（ｂ）のＢＢ´断面に対応し、図１２Ａ（ｂ）～１２Ｅ（ｂ）は、図６のＣＣ´断面及び図１２Ａ（ａ）～１２Ｅ（ａ）のＣＣ´断面に対応する。
　まず、図１２Ａに示す工程おいて、エッチング等によってウエハに１つ以上のトレンチ１００Ａが形成される。このとき、図１２Ａ（ｂ）に示すように、キャパシタ１０に対応する領域それぞれに少なくとも１つ、ラインＬをまたいでトレンチ（第１端子トレンチの一例である。）が形成される。図１２Ａ（ｂ）においては、トレンチＶ４Ａが形成される様子を示しているが、本実施形態では、各領域においてそれぞれ２つのトレンチＶ３Ａ、Ｖ４ＡがラインＬをまたいで形成される。さらに、図１２Ａ（ａ）に示すように、トレンチＶ３Ａ、Ｖ４Ａが形成される位置は、ラインＬをまたぎ、かつラインＭ近傍となる位置である。
　次に、ウエハの表面に下部電極３０２が積層され、エッチング等によって所望の領域に形成される。さらに、ラインＬをまたいで形成されたトレンチＶ３Ａ、Ｖ４Ａの内部に積層された下部電極３０２がウェットエッチング等によって除去される。このとき下部電極３０２を残存させる領域にはマスキング等を行うことで、下部電極３０２をウェットエッチングから保護することができる。
　次に、図１２Ｂ、１２Ｃに示す工程において、誘電膜３０３及び上部電極３０４が、この順番で、トレンチ１００Ａの内壁を含むウエハの表面において積層され、エッチング等によって所望の領域に形成される。本実施形態においては、一例として、上部電極３０４がトレンチ１００Ａ、Ｖ３Ａ、Ｖ４Ａの内部を充填するように形成された構成を例に説明する。トレンチ１００Ａ、Ｖ３Ａ、Ｖ４Ａの内部を充填するまで積層された上部電極３０４は、エッチバッグ等の処理によってその表面が平坦化される。
　次に、図１２Ｄに示す工程において、ウエハの表面において、絶縁膜３０５が積層される。さらに、トレンチＶ３Ａ、Ｖ４Ａ上に積層された絶縁膜３０５が、エッチング等によって除去される。
　次に、図１２Ｅに示す工程において、絶縁膜３０５が除去された部分にモリブデン等の金属が充填され、端子２０１Ａ、２０２Ａが形成される。なお、端子２０１Ａ、２０２Ａは、絶縁膜３０５が除去された部分から露出した上部電極３０４上に、例えば無電界メッキ等によって形成することも可能である。
　この後、図１２Ａ～１２Ｅに示した工程と同様の工程を、ウエハの裏面にも行う。このとき、ウエハの裏面にトレンチを形成する工程では、キャパシタ１０に対応する領域それぞれに少なくとも１つ、ラインＬをまたいでトレンチが形成される。最後に、ラインＬ、ラインＭを含むダイシングラインに沿ってウエハを切断することで、本実施形態に係るキャパシタ１０を得ることができる。
　このように、本実施形態に係るキャパシタ１０の製造方法においては、端子２０１Ａ、２０２Ａのトレンチ（例えば図１２Ａ～１２ＥにおけるトレンチＶ３Ａ、Ｖ４Ａ）を、キャパシタ用のトレンチ１００Ａと同時に形成することができる。また、詳細な説明は省略したが、端子２０１Ｂ、２０２Ｂのトレンチについても、キャパシタ用のトレンチ１００Ｂと同時に形成することができる。すなわち、本実施形態では、工程の追加なくキャパシタ１０の側面１３において露出する端子（底面電極）を形成することができる。
　その他のキャパシタ１０の構成・機能は第１実施形態と同様である。
　以上、本発明の例示的な実施形態について説明した。本発明の一実施形態に係るキャパシタ１０は、互いに対向し、それぞれが長手方向及び短手方向を有する上面１１及び下面１２と、当該上面１１及び下面１２をつなぐ側面１３を備えるキャパシタであって、基板３０１と、基板３０１の面のうち、上面１１の方に設けられる第１トレンチキャパシタ３０Ａと、基板３０１の面のうち、下面１２の方に設けられる第２トレンチキャパシタ３０Ｂと、上面１１において、長手方向の一方の辺近傍に設けられ、第１トレンチキャパシタ３０Ａを外部と電気的に接続させる端子２０１Ａ又は端子２０１Ｂと、下面１２において、長手方向の一方の辺近傍に設けられ、第２トレンチキャパシタ３０Ｂを外部と電気的に接続させる端子２０２Ａ，又は端子２０２Ｂと、備える。本実施形態に係る端子２０１Ａ、２０２Ａは、上面１１において、側面１３側に寄せて形成されているため、側面１３を接触面（底面）にしてキャパシタ１０を載置した場合に、端子２０１Ａ，２０２Ａは、底面に寄りに位置することになる。このため、端子２０１Ａ，２０２Ａをはんだ実装等によって、キャパシタ１０を実装基板５０と電気的に接続させることが容易になる。また、端子２０１Ａ，２０２Ａは、キャパシタ１０を実装基板５０に実装した場合に、底面ではなく側面に位置するため、はんだの接続性を容易に確認することができ、信頼性を向上させることができる。なお、下面１２側に形成された端子２０１Ｂ、２０２Ｂも側面１３側に寄せて形成されているため、はんだ実装によって実装基板５０に電気的に接続させることが容易になる。
　また、キャパシタ１０は、上面１１から側面１３に亘って開口を有するトレンチＶ３Ａ、Ｖ４Ａと、下面１２から側面１３に亘って開口を有するトレンチＶ３Ｂ、Ｖ４Ｂとを備え、端子２０１Ａ、２０２Ａは、トレンチＶ３Ａ、Ｖ４Ａに形成され、端子２０１Ｂ、２０２Ｂは、トレンチＶ３Ｂ、Ｖ４Ｂに形成された、ことも好ましい。これによって、キャパシタ１０を実装基板５０に実装する場合、実装基板５０上に底面電極と側面電極とを介して実装することができ、より信頼性の高い実装性を実現することができる。
　また、本発明に係る電子装置は、上述のキャパシタ１０が実装され、側面１３が実装基板５０に対向するように設けられる。これによって、本発明に係る電子装置は、端子２０１Ａ，２０２Ａ、２０１Ｂ、２０２Ｂをはんだ実装等によって、キャパシタ１０を実装基板５０と電気的に接続させることが容易になる。また、端子２０１Ａ、２０２Ａ、２０１Ｂ、２０２Ｂは、キャパシタ１０を実装基板５０に実装した場合に、底面ではなく側面に位置するため、はんだの接続性を容易に確認することができ、信頼性を向上させることができる。
　また、本発明に係るキャパシタ製造方法は、それぞれが長手方向及び短手方向を有する複数の領域を含むウエハを用意するステップと、ウエハの表面において、複数の領域それぞれに、複数のトレンチ１００Ａを形成するステップと、表面に形成された、複数のトレンチ１００Ａに、第１トレンチキャパシタ３０Ａを形成するステップと、表面における、複数の領域それぞれにおいて、複数の領域のうち長手方向において互いに隣接する領域間の境界であるラインＬの近傍に、第１トレンチキャパシタ３０Ａを外部と電気的に接続させる端子２０１Ａ、２０２Ａを形成するステップと、ウエハの裏面において、複数の領域それぞれに複数のトレンチ１００Ｂを形成するステップと、裏面に形成された、複数のトレンチ１００Ｂに、第２トレンチキャパシタ３０Ｂを形成するステップと、裏面における、複数の領域それぞれにおいて、ラインＬの近傍に、第２トレンチキャパシタ３０Ｂを外部と電気的に接続させる端子２０１Ｂ、２０２Ｂを形成するステップと、ラインＬに沿って、ウエハを切断するステップと、を備える。本実施形態に係るキャパシタ製造方法によって製造されたキャパシタ１０においては、端子２０１Ａ、２０２Ａは、上面１１において、側面１３側に寄せて形成されている。従って、側面１３を接触面（底面）にしてキャパシタ１０を載置した場合に、端子２０１Ａ，２０２Ａは、底面に寄りに位置することになる。このため、端子２０１Ａ，２０２Ａをはんだ実装等によって、キャパシタ１０を実装基板５０と電気的に接続させることが容易になる。また、端子２０１Ａ，２０２Ａは、キャパシタ１０を実装基板５０に実装した場合に、底面ではなく側面に位置するため、はんだの接続性を容易に確認することができ、信頼性を向上させることができる。なお、下面１２側に形成された端子２０１Ｂ、２０２Ｂも側面１３側に寄せて形成されているため、はんだ実装によって実装基板５０に電気的に接続させることが容易になる。
　ウエハの表面において、複数の領域のそれぞれに少なくとも１つ、ラインＬをまたいでトレンチＶ３Ａ、Ｖ４Ａを形成するステップと、ウエハの裏面において、複数の領域のそれぞれに少なくとも１つ、ラインＬをまたいでトレンチＶ３Ｂ、Ｖ４Ｂを形成するステップとをさらに備え、端子２０１Ａ、２０２Ａを形成するステップは、トレンチＶ３Ａ，Ｖ４Ａに端子２０１Ａ、２０２Ａを形成するステップを含み、端子２０１Ｂ、２０２Ｂを形成するステップは、トレンチＶ３Ｂ、Ｖ４Ｂに端子２０１Ｂ、２０２Ｂを形成するステップを含み、ウエハを切断するステップは、端子２０１Ａ、２０２Ａ及び端子２０１Ｂ、２０２ＢをそれぞれラインＬで分割するステップを含む、ことも好ましい。この好ましい態様によると、端子２０１Ａ、２０２ＡのトレンチＶ３Ａ、Ｖ４Ａを、キャパシタ用のトレンチ１００Ａと同時に形成することができる。また、端子２０１Ｂ、２０２Ｂのトレンチについても、キャパシタ用のトレンチ１００Ｂと同時に形成することができる。これにより、工程の追加なくキャパシタ１０の側面１３において露出する端子（底面電極）を形成することができる。
　端子２０１Ａ、２０２Ａを形成するステップは、複数の領域のうち短手方向において互いに隣接する領域間の境界であるラインＭの近傍、かつラインＬの近傍に、端子２０１Ａ、２０２Ａを形成するステップを含み、端子２０１Ｂ、２０２Ｂを形成するステップは、ラインＭの近傍、かつラインＬの近傍に、端子２０１Ｂ、２０２Ｂを形成するステップを含み、ウエハを切断するステップは、ラインＭに沿って、ウエハをさらに切断するステップを含む、ことも好ましい。また、トレンチＶ３Ａ、Ｖ４Ａを形成するステップは、複数の領域のうち短手方向において互いに隣接する領域間の境界であるラインＭの近傍において、ラインＬをまたいでトレンチＶ３Ａ、Ｖ４Ａを形成するステップを含み、トレンチＶ３Ｂ、Ｖ４Ｂを形成するステップは、複数の領域のうち短手方向において互いに隣接する領域間の境界であるラインＭの近傍において、ラインＬをまたいでトレンチＶ３Ｂ、Ｖ４Ｂを形成するステップを含み、ウエハを切断するステップは、ラインＭに沿って、ウエハをさらに切断するステップを含む、ことも好ましい。
　さらに本発明に係る電子装置製造方法は、本発明に係るキャパシタ製造方法によって製造されたキャパシタ１０を、ウエハを切断するステップによって形成された切断面を実装基板に対向させて、実装するステップを、備える。これによって、キャパシタ１０を実装基板５０に実装する場合、実装基板５０上に底面電極と側面電極とを介して実装することができ、より信頼性の高い実装性を実現することができる。
　なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。例えば、既述の実施形態では基板の表面及び裏面の双方にトレンチキャパシタを形成する構成について説明した。しかし、これに限定されず、トレンチキャパシタが形成されるのは、基板の表面及び裏面の何れか一方の面でもよい。なお、トレンチキャパシタが片方の面にしか形成されない場合でも、両方の面（表面及び裏面）に端子が形成されてもよい。
　１０　　　　　　　　キャパシタ
　１１　　　　　　　　上面
　１２　　　　　　　　下面
　１３　　　　　　　　側面
　３０Ａ　　　　　　　第１トレンチキャパシタ
　３０Ｂ　　　　　　　第２トレンチキャパシタ
　３０１　　　　　　　基板
　３０２　　　　　　　下部電極
　３０３　　　　　　　誘電膜
　３０４　　　　　　　上部電極
　３０５　　　　　　　絶縁膜 

Claims (12)

  1. 　それぞれが長手方向及び短手方向を有する複数の領域を含むウエハを用意するステップと、
    　前記ウエハの表面において、前記複数の領域それぞれに、複数のトレンチを形成するステップと、
    　前記表面に形成された、前記複数のトレンチに、第１トレンチキャパシタを形成するステップと、
    　前記表面における、前記複数の領域それぞれにおいて、前記複数の領域のうち前記長手方向において互いに隣接する領域間の境界である第１ダイシングラインの近傍に、前記第１トレンチキャパシタを外部と電気的に接続させる第１端子を形成するステップと、
    　前記第１ダイシングラインに沿って、前記ウエハを切断するステップと、
    を備えるキャパシタ製造方法。
  2. 　前記ウエハの裏面において、前記複数の領域それぞれに複数のトレンチを形成するステップと、
    　前記裏面における、前記複数のトレンチに、第２トレンチキャパシタを形成するステップと、
    をさらに備える請求項１に記載のキャパシタ製造方法。
  3. 　前記ウエハの裏面における、前記複数の領域それぞれにおいて、前記第１ダイシングラインの近傍に、前記第２トレンチキャパシタを外部と電気的に接続させる第２端子を形成するステップ、
    をさらに備える請求項２記載のキャパシタ製造方法。
  4. 　前記ウエハの表面において、前記複数の領域のそれぞれに少なくとも１つ、前記第１ダイシングラインをまたいで第１端子トレンチを形成するステップと、
    　前記ウエハの裏面において、前記複数の領域のそれぞれに少なくとも１つ、前記第１ダイシングラインをまたいで第２端子トレンチを形成するステップと
    をさらに備え、
    　前記第１端子を形成するステップは、
    　前記第１端子トレンチに第１端子を形成するステップを含み、
    　前記第２端子を形成するステップは、
    　前記第２端子トレンチに第２端子を形成するステップを含み、
    　前記ウエハを切断するステップは、
    　前記第１端子及び前記第２端子をそれぞれ前記第１ダイシングラインで分割するステップを含む、
    請求項３に記載のキャパシタ製造方法。
  5. 　前記第１端子を形成するステップは、
    　前記複数の領域のうち前記短手方向において互いに隣接する領域間の境界である第２ダイシングラインの近傍、かつ前記第１ダイシングラインの近傍に、前記第１端子を形成するステップを含み、
    　前記第２端子を形成するステップは、
    　前記第２ダイシングラインの近傍、かつ前記第１ダイシングラインの近傍に、前記第２端子を形成するステップを含み、
    　前記ウエハを切断するステップは、
    　前記第２ダイシングラインに沿って、前記ウエハをさらに切断するステップを含む、
    請求項３に記載のキャパシタ製造方法。
  6. 　前記第１端子トレンチを形成するステップは、
    　前記複数の領域のうち前記短手方向において互いに隣接する領域間の境界である第２ダイシングラインの近傍において、第１ダイシングラインをまたいで第１端子トレンチを形成するステップを含み、
    　前記第２端子トレンチを形成するステップは、
    　前記複数の領域のうち前記短手方向において互いに隣接する領域間の境界である第２ダイシングラインの近傍において、第１ダイシングラインをまたいで第２端子トレンチを形成するステップを含み、
    　前記ウエハを切断するステップは、
    　前記第２ダイシングラインに沿って、前記ウエハをさらに切断するステップを含む、
    請求項４に記載のキャパシタ製造方法。
  7. 　請求項１乃至６のいずれか一項に記載のキャパシタ製造方法によって製造されたキャパシタを、前記ウエハを切断するステップによって形成された切断面を実装基板に対向させて、実装するステップを、
    備える、電子装置製造方法。
  8. 　互いに対向し、それぞれが長手方向及び短手方向を有する第１面及び第２面と、当該第１面及び第２面をつなぐ側面を備えるキャパシタであって、
    　基板と、
    　前記基板の面のうち、前記第１面の方に設けられる第１トレンチキャパシタと、
    　前記第１面において、前記長手方向の一方の辺近傍に設けられ、前記第１トレンチキャパシタを外部と電気的に接続させる第１端子と、
    を備えるキャパシタ。
  9. 　前記基板の面のうち、前記第２面の方に設けられる第２トレンチキャパシタと、
    をさらに備える請求項８に記載のキャパシタ。
  10. 　前記第２面において、前記長手方向の一方の辺近傍に設けられ、前記第２トレンチキャパシタを外部と電気的に接続させる第２端子、
    をさらに備える請求項９に記載のキャパシタ。
  11. 　前記キャパシタは、
    　前記第１面から前記側面に亘って開口を有する第１端子トレンチと、前記第２面から前記側面に亘って開口を有する第２端子トレンチとを備え、
    　前記第１端子は、前記第１端子トレンチに形成され、
    　前記第２端子は、前記第２端子トレンチに形成された、
    請求項１０に記載のキャパシタ。
  12. 　請求項９乃至１１の何れか一項に記載のキャパシタが実装された電子装置であって、前記側面が実装基板に対向するように設けられた電子装置。 
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