JP6528550B2

JP6528550B2 - 半導体装置およびその製造方法

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Publication number: JP6528550B2
Application number: JP2015118619A
Authority: JP
Inventors: 淳士大原; 一志浅海
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2015-06-11
Filing date: 2015-06-11
Publication date: 2019-06-12
Anticipated expiration: 2035-06-11
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Description

本発明は、半導体基板に対してスルーホールビア（以下、ＴＳＶという）と共にキャパシタを形成したインターポーザを有する半導体装置およびその製造方法に関するものである。

従来より、シリコン基板に対してＴＳＶと大容量キャパシタを集積させたシリコンインターポーザを用いた半導体装置がある。シリコンインターポーザは、シリコン基板の表面側と裏面側のそれぞれに別々のチップを接続し、ＴＳＶを通じて電気的に接続することで用いられている。複数のチップを基板厚み方向に積層した構造とされることから、シリコンインターポーザを用いた半導体装置の小型化が可能となる。また、チップを基板平面方向において横置きした構成とする場合のように配線パターンを引き回してチップ間を電気的に接続するのではなく、ＴＳＶを利用した短距離での電気的な接続で済むことから、配線長が大幅に短縮されて半導体装置の高速動作なども可能になる。そして、ＴＳＶの近傍にデカップリング用キャパシタを配置することで、ＴＳＶを介するライン上のノイズ除去も可能となる。

特開２０１２−７９９６１号公報

上記のようにＴＳＶとキャパシタとをシリコンインターポーザに集積する場合、ＴＳＶと凹部を含んだ電極構造を持つキャパシタの貫通孔もしくは凹部の開口サイズが大きく異なることから、適切なプロセス条件が異なる。それぞれに適したプロセス条件によってＴＳＶやキャパシタを形成する場合、キャパシタ形成後にＴＳＶ形成を行うという順番で実施することになる。このため、シリコン基板への穴あけ工程および形成した穴内への絶縁膜や導体層の埋込工程などをそれぞれ２度実施することとなり、製造工程の煩雑化を招き、歩留まりを低下させることとなる。

本発明は上記点に鑑みて、ＴＳＶとキャパシタを備えるインターポーザを有する半導体装置において、製造工程の簡略化を図ることを目的とする。

上記目的を達成するため、請求項１に記載の発明では、表面（１ａ）および裏面（１ｂ）を有する半導体基板（１）と、半導体基板の表面から裏面に貫通する貫通孔（１ｄ）内に導体が埋め込まれることで形成されたＴＳＶ（４）と、半導体基板の表面側に形成された凹部（１ｆ）内に誘電体膜（１ｇ）を介して導体が埋め込まれることで形成された電極層（６ａ）を含み、半導体基板と電極層との間に誘電体膜が配置されることで構成されるキャパシタ（６）と、を含むインターポーザを備えた半導体装置の製造方法であって、半導体基板に対して貫通孔および凹部を形成する工程と、少なくとも凹部の表面に誘電体膜（１ｇ）を形成する工程と、貫通孔および凹部内に導体を埋め込むことで、貫通孔内にＴＳＶを形成すると共に凹部内に電極層を形成する工程と、を含み、貫通孔および凹部を形成する工程では、貫通孔の開口寸法よりも凹部の開口寸法を小さくすることで、異なる開口寸法で構成された貫通孔および凹部について、反応性イオンエッチングにより貫通孔の方を凹部よりも深く形成する工程を行うことを特徴としている。

このような半導体装置の製造方法によれば、ＴＳＶやキャパシタを同じドライエッチング工程によって形成できることから、製造工程の簡略化を図ることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかるインターポーザを用いた半導体装置の断面図であり、図２（ｂ）のI−I断面に相当する図である。図１に示すインターポーザに形成されるＴＳＶおよびキャパシタの上面レイアウトを示した図である。図２（ａ）に対して配線パターンのレイアウトを加えた図である。図１に示す半導体装置の製造工程を示した断面図である。図３に続く半導体装置の製造工程を示した断面図である。ＴＳＶ内にボイドが形成された場合の断面図である。本発明の第２実施形態にかかるインターポーザを用いた半導体装置の製造工程を示した断面図である。図６に続く半導体装置の製造工程を示した断面図である。本発明の第３実施形態にかかるインターポーザを用いた半導体装置の製造工程を示した断面図である。図８に続く半導体装置の製造工程を示した断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかるインターポーザを用いた半導体装置について説明する。

図１に示すように、半導体装置には、表面１ａおよび裏面１ｂを有する半導体基板１ｃにて構成されたインターポーザ１が備えられている。半導体基板１ｃの表面１ａ側および裏面１ｂ側それぞれにチップ２、３が備えられ、インターポーザ１に形成されたＴＳＶ４、５を介して各チップ２、３が電気的に接続されている。そして、インターポーザ１におけるＴＳＶ４の近傍には、キャパシタ６が形成されている。

インターポーザ１を構成する半導体基板１ｃは、例えばシリコンなどの半導体材料によって構成されている。半導体基板１ｃには、表面１ａと裏面１ｂとを貫通するように貫通孔１ｄ、１ｅが形成されていると共に、複数の凹部１ｆが形成されている。貫通孔１ｄ、１ｅ内および複数の凹部１ｆ内を含め、半導体基板１ｃの表面１ａおよび裏面１ｂには誘電体膜１ｇが形成されている。

貫通孔１ｄ、１ｅは、複数の凹部１ｆよりも開口寸法（開口径もしくは開口幅）が大きくされており、一方の貫通孔１ｄは複数の凹部１ｆのうちの少なくとも一部と繋がっている。例えば、貫通孔１ｄ、１ｅは、１０〜１００μｍの開口寸法とされている。また、複数の凹部１ｆは、例えば１〜５μｍの開口寸法とされ、深さが１０〜２００μｍとされていて、半導体基板１ｃの厚みよりも小さくされている。本実施形態の場合、図２（ａ）、（ｂ）に示すように、貫通孔１ｄ、１ｅは上面形状が円形状とされている。また、複数の凹部１ｆの１つ１つは上面形状が短冊状とされ、複数の凹部１ｆが等間隔に平行に並べられることでストライプ状とされている。そして、貫通孔１ｄ、１ｅの開口寸法、つまり開口径が複数の凹部１ｆそれぞれの開口幅（短手方向の寸法）よりも大きくされている。

また、半導体基板１ｃのうち複数の凹部１ｆの間や凹部１ｆのうち最も貫通孔１ｄ側のものと貫通孔１ｄの間に残された部分が表面１ａ側に突き出すことで仕切壁１ｈ、１ｉを構成しており、この仕切壁１ｈ、１ｉの先端位置が表面１ａよりも低い位置とされている。このため、表面１ａよりも半導体基板１ｃの厚み方向内側において、貫通孔１ｄが複数の凹部１ｆのうち最も貫通孔１ｄ側のものと繋がっている。これら仕切壁１ｈ、１ｉの厚みは、例えば１〜５μｍとされている。また、複数の凹部１ｆと貫通孔１ｅとの間の最短距離は複数の凹部１ｆと貫通孔１ｄとの間の最短距離よりも長くされている。具体的には、複数の凹部１ｆと貫通孔１ｅとの間の最短距離は５μｍよりも大きくされており、これらの間では半導体基板１ｃの表面１ａが残った状態となっている。

チップ２は、半導体基板１ｃの裏面１ｂ側に配置されており、半導体基板１ｃの裏面１ｂに対して貼り合せられている。チップ２には、図示しないが、例えば物理量センサなどが形成されており、チップ２の一面側に形成された電極２ａ、２ｂを介して、物理量センサもしくは物理量センサに接続された配線部がＴＳＶ４、５に電気的に接続されている。

チップ３は、半導体基板１ｃの表面１ａ側に配置されており、表面１ａ側において後述するＴＳＶ４やキャパシタ６の電極層６ａに対して電気的に接続されている。チップ３には、図示しないが、例えばチップ２に形成された物理量センサの制御回路などが形成されており、チップ３の一面側に配置されたはんだバンプ３ａなどを介して、後述するＴＳＶ４やキャパシタ６の電極層６ａに電気的に接続されている。

ＴＳＶ４は、インターポーザ１に形成された貫通孔１ｄ内に導体が埋め込まれることで形成され、半導体基板１ｃの表面１ａ側と裏面１ｂ側とを電気的に接続する。上記したように、貫通孔１ｄと複数の凹部１ｆのうちの少なくとも一部、具体的には複数の凹部１ｆのうち最もＴＳＶ４側のものと繋がっていることから、ＴＳＶ４は、インターポーザ１内においてキャパシタ６の電極層６ａと電気的に接続されている。なお、後述するように半導体基板１ｃがＧＮＤ電位に固定されることから、ＴＳＶ４と半導体基板１ｃとの間にもトレンチキャパシタが構成されるようにできる。

ＴＳＶ５も、インターポーザ１に形成された貫通孔１ｄ内に形成され、半導体基板１ｃの表面１ａ側と裏面１ｂ側とを電気的に接続する。ＴＳＶ５については、キャパシタ６から電気的に分離されており、表面１ａ側において図示しない電子部品に接続されたり、表面側の配線パターンに接続されたりしている。なお、後述するように半導体基板１ｃがＧＮＤ電位に固定されることから、ＴＳＶ５と半導体基板１ｃとの間にもトレンチキャパシタが構成されるようにできる。

キャパシタ６は、ＴＳＶ４を介するライン上のノイズ除去を行うデカップリング用キャパシタとして用いられ、ＴＳＶ４に対して並列接続されている。複数の凹部１ｆ内に誘電体膜１ｇを介して電極層６ａが備えられ、後述するようにＧＮＤ電位に固定される半導体基板１ｃと電極層６ａとの間に誘電体膜１ｇが挟まれて構成される容量により、キャパシタ６が構成されている。そして、キャパシタ６は、複数の凹部１ｆによって誘電体膜１ｇの形成面積を増加させることで、容量を構成する面積を稼ぎ、所望の容量値が得られるようにしてある。すなわち、キャパシタ６は、複数の凹部１ｆによって構成される複数のキャパシタが並列接続されたものとして構成される。

また、半導体基板１ｃの表面１ａ上には、ソルダーレジストなどの絶縁層７が形成されている。ＴＳＶ４またはキャパシタ６の電極層６ａの上、本実施形態の場合は電極層６ａの上やＴＳＶ５の上において、絶縁層７には開口部７ａ、７ｂが形成されている。そして、開口部７ａを通じて配線層８ａがＴＳＶ４およびキャパシタ６の電極層６ａと電気的に接続され、開口部７ｂを通じて配線層８ｂがＴＳＶ５と電気的に接続されている。

なお、図１では図示していないが、配線層８ｂの上に他の電子部品に接続されたり、ボンディングワイヤに接続されるなど、配線層８ｂを通じてチップ３とは異なる電子部品や外部との電気的な接続が可能となっている。また、配線層８ｂをチップ３のうち配線層８ａと接続される部位と異なる部位に接続する形態としても良い。また、図１とは別断面において、絶縁層７には開口部７ｃが形成されている。そして、開口部７ｃを通じて配線層８ｃが半導体基板１ｃに対して電気的に接続されている。配線層８ｃは、ＧＮＤ電位とされる配線もしくは部材に接続される。これにより、半導体基板１ｃがＧＮＤ電位に固定されている。

このような構造によって、本実施形態にかかるインターポーザ１を用いた半導体装置が構成されている。この半導体装置では、凹部１ｆと貫通孔１ｄとの間において、半導体基板１ｃの突き出し部分の先端位置が半導体基板１ｃの表面よりも低い位置とされ、ＴＳＶ４と電極層６ａとが直接接続された構造とされている。したがって、ＴＳＶ４とキャパシタ６の電極層６ａとが直接繋がる構造、つまり両者が直近に配置された構造となる。このため、半導体装置の更なる小型化が図れると共に、ＴＳＶ４とキャパシタ６間の距離を最短にすることが可能となり、寄生インダクタンスの低減を図ることが可能となる。

続いて、本実施形態にかかる半導体装置の製造方法について、図３および図４を参照して説明する。

〔図３（ａ）に示す工程〕
まず、シリコンなどで構成される半導体基板１ｃを用意する。そして、半導体基板１ｃの少なくとも表面１ａ側に図示しないレジストマスクを配置し、レジストマスクのうちのＴＳＶ４、５が配置される貫通孔１ｄ、１ｅおよび複数の凹部１ｆの形成予定領域を開口させる。例えば、貫通孔１ｄ、１ｅの形成予定領域については１０〜１００μｍの開口寸法（開口径もしくは開口幅）とし、複数の凹部１ｆの形成予定領域については、１つ１つの凹部１ｆと対応して１〜５μｍの開口寸法（開口径もしくは開口幅）としてある。

そして、半導体基板１ｃの表面１ａをレジストマスクで覆った状態で反応性イオンエッチング（以下、ＲＩＥ（Reactive Ion Etching）という）などのドライエッチングを行うことで、貫通孔１ｄ、１ｅを形成するための凹部１ｄａ、１ｅａを形成すると共に、複数の凹部１ｆを形成する。

このとき、凹部１ｄａ、１ｅａの開口寸法と複数の凹部１ｆの開口寸法が異なっていることから、開口寸法の大きさに応じて深さに差がでるというＲＩＥ−Ｌａｇ現象が発生する。このため、複数の凹部１ｆよりも凹部１ｄａ、１ｅａの方が深くまで形成される。例えば、複数の凹部１ｆについては深さ１０〜２００μｍ、凹部１ｄａ、１ｅａについては深さ１００〜５００μｍとなる。したがって、後工程において、凹部１ｄａ、１ｅａを貫通させて貫通孔１ｄ、１ｅとしたときに、凹部１ｄａ、１ｅａのみ貫通して、複数の凹部１ｆについては貫通しないようにできる。

〔図３（ｂ）に示す工程〕
凹部１ｄａ、１ｅａや複数の凹部１ｆの形成の際に用いたレジストマスクを除去したのち、ドライエッチング条件を変更して、半導体基板１ｃの露出面全面に対して等方的なエッチングを行う。ここで等方的なエッチングとは、エッチング種のラジカル（中性粒子）主体のエッチングのことで、どの方向にも同じようにエッチングが進むため、凹部１ｄａ、１ｅａや複数の凹部１ｆの肩口（開口入口）が斜め方向にエッチングされる。したがって、間隔が狭くされた複数の凹部１ｆの間や凹部１ｄａと複数の凹部１ｆとの間において半導体基板１ｃの表面１ａが他の部分よりも多く除去され、残されている半導体基板１ｃの先端位置が表面１ａの他の部分よりも低い位置となる。例えば、複数の凹部１ｆの間や凹部１ｄａと複数の凹部１ｆとの間の間隔が１〜５μｍ程度であると、等方性エッチングにより、表面１ａ側において複数の凹部１ｆの間や凹部１ｄａと複数の凹部１ｆとの間が繋がり易くなる。このときの等方性エッチングの時間やエッチング条件を調整することにより、半導体基板１ｃの露出面のエッチング量や表面１ａから仕切壁１ｈ、１ｉの先端位置の後退量を適宜調整できる。

〔図３（ｃ）に示す工程〕
半導体基板１ｃの裏面１ｂ側を凹部１ｄａ、１ｅａの底部に達するまで研削することでＴＳＶ４、５を構成するための貫通孔１ｄ、１ｅを形成する。

〔図３（ｄ）に示す工程〕
半導体基板１ｃの露出面の全面に誘電体膜１ｇを形成する。例えば、誘電体膜１ｇをシリコン酸化膜（ＳｉＯ₂）で構成する場合には、熱酸化やＣＶＤ（chemical vapor deposition）を行うことで、誘電体膜１ｇを形成することができる。また、誘電体膜１ｇをシリコン酸化膜以外で構成する場合、例えば高誘電体膜（High-K）で構成する場合でも、ＣＶＤやＡＬＤ（atomic layer deposition）を行うことで、誘電体膜１ｇを形成することができる。

〔図３（ｅ）に示す工程〕
例えば物理量センサなどが形成されたチップ２を用意する。そして、半導体基板１ｃの裏面１ｂ側において、誘電体膜１ｇを介してチップ２を貼り合せる。チップ２については、既にチップ化したものを半導体基板１ｃに貼り合せても良いし、ウェハ状態での貼り合わせであっても良い。貼り合わせる際の状態については、他の工程などの事情などによって決めている。

〔図４（ａ）に示す工程〕
半導体基板１ｃの表面１ａ側より貫通孔１ｄ、１ｅおよび複数の凹部１ｆ内が埋め込まれるように導体層１０を成膜する。例えば、Ｃｕメッキなどの金属メッキを行うことで、導体層１０を成膜している。なお、金属メッキを行う場合、メッキ用のシード層を予め形成しておくことが必要であるため、金属メッキの前もしくは誘電体膜１ｇの形成後に、シード層を蒸着、スパッタ、ＣＶＤ、ＡＬＤなどの手法によって形成している。

〔図４（ｂ）に示す工程〕
ＣＭＰ（Chemical Mechanical Polishing）などによって半導体基板１ｃの表面１ａ側の導体層１０を除去する。具体的には、誘電体膜１ｇが露出するまで導体層１０を除去する。これにより、導体層１０のうち貫通孔１ｄ、１ｅ内に残された部分によってＴＳＶ４、５が構成され、複数の凹部１ｆ内に残された部分によってキャパシタ６の電極層６ａが構成される。また、このようにして、ＴＳＶ４、５およびキャパシタ６が備えられたインターポーザ１が構成される。

そして、上記したように、複数の凹部１ｆの間や貫通孔１ｄと複数の凹部１ｆとの間において、半導体基板１ｃの先端位置が表面１ａの他の部分よりも低い位置となっている。このため、複数の凹部１ｆの間において電極層６ａが繋がり、かつ、電極層６ａとＴＳＶ４とが繋がった状態となる。したがって、キャパシタ６は、複数の凹部１ｆによって構成される複数のキャパシタが並列接続されたものとして構成される共に、キャパシタ６とＴＳＶ４とが並列接続された構造となる。

〔図４（ｃ）に示す工程〕
半導体基板１ｃの表面１ａ側に絶縁層７を成膜したのち、図示しないマスクを用いてパターニングし、開口部７ａ〜７ｃなどを形成する。そして、配線材料８を成膜したのち、これをパターニングして配線層８ａ〜８ｃなどを形成する。これにより、開口部７ａを通じて配線層８ａがＴＳＶ４およびキャパシタ６の電極層６ａと電気的に接続され、開口部７ｂを通じて配線層８ｂがＴＳＶ５と電気的に接続される。また、開口部７ｃを通じて配線層８ｃが半導体基板１ｃに対して電気的に接続される。

このようにして、図１に示したインターポーザ１を用いた半導体装置を製造することができる。

このような半導体装置の製造方法によれば、ＴＳＶ４、５やキャパシタ６を同じドライエッチング工程によって形成できることから、製造工程の簡略化を図ることが可能となる。そして、ＴＳＶ４とキャパシタ６の電極層６ａとが直接繋がる構造、つまり両者が直近に配置された構造となる。このため、半導体装置の更なる小型化が図れると共に、ＴＳＶ４とキャパシタ６間の距離を最短にすることが可能となり、寄生インダクタンスの低減を図ることが可能となる。

なお、本実施形態では、キャパシタ６に接続されるＴＳＶ４と単独のＴＳＶ５とを共に形成する場合について説明した。これについては回路側の構成に基づいて両方ともが必要であることから、これらを同時に形成する場合について説明したが、ＴＳＶ４のみが備えられる構造であっても良い。

また、導体層１０を金属メッキによって形成する場合、貫通孔１ｄ、１ｆ内を完全に導体層１０によって埋め尽くすことは難しい。すなわち、金属メッキを行う場合、貫通孔１ｄ、１ｅの内部よりも開口部周辺の方が成膜レートが高くなるのが一般的である。このため、図５（ａ）に示すように、上記した図４（ａ）の工程を行った際に貫通孔１ｄ、１ｅの開口部付近が先に閉塞して導体層１０の内部にボイド（空隙）が残ることがある。この場合でも、図５（ｂ）に示すように、上記した図４（ｂ）に示す工程において、導体層１０を平坦化してＴＳＶ４、５を形成する際に、ＴＳＶ４、５の表面にボイドが現れなければ良い。平坦化後にボイドが現れなければ、後工程（絶縁層７や配線材料８の形成工程）で膜材料などがボイド内に落ち込むなどの問題を引き起こすことはない。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の製造方法について、図６および図７を参照して説明する。

まず、図６（ａ）〜（ｄ）に示す工程として、上記した図３（ａ）〜（ｄ）と同様の工程を行う。これにより、半導体基板１ｃに対して貫通孔１ｄ、１ｅおよび複数の凹部１ｆが形成され、さらに半導体基板１ｃの露出面の全面に誘電体膜１ｇが形成されたものができる。続いて、図６（ｅ）に示す工程として、チップ２を貼り合せることなく、誘電体膜１ｇで覆った半導体基板１ｃの上に、貫通孔１ｄ、１ｅおよび複数の凹部１ｆ内を埋め込むように導体層１０を成膜する。例えば、上記した図４（ａ）と同様に、金属メッキなどによって導体層１０を形成している。

そして、図７（ａ）に示す工程として、ＣＭＰなどによって半導体基板１ｃの表面１ａおよび裏面１ｂ側の導体層１０を除去する。具体的には、誘電体膜１ｇが露出するまで導体層１０を除去する。これにより、導体層１０のうち貫通孔１ｄ、１ｅ内に残された部分によってＴＳＶ４、５が構成され、複数の凹部１ｆ内に残された部分によってキャパシタ６の電極層６ａが構成される。また、このようにして、ＴＳＶ４、５およびキャパシタ６が備えられたインターポーザ１が構成される。

その後、図７（ｂ）に示す工程として、上記した図４（ｃ）と同様の工程を行って絶縁層７および配線層８ａ〜８ｃを形成したのち、図７（ｃ）に示す工程として、裏面１ｂ側にチップ２を貼り合せる。これにより、第１実施形態と同様の構造の半導体装置が完成する。

以上説明したように、チップ２の貼り合わせを行うことなくＴＳＶ４、５や電極層６ａの形成工程などを行うことでインターポーザ１を先に形成し、その後に、チップ２の貼り合わせ工程を行うようにしても良い。このような製造方法とする場合、インターポーザ１を先に単独で形成することになり、裏面１ｂ側の研磨工程などの処理が増えることになるが、チップ２を接続しない状態でインターポーザ１の形成工程が行えることから、チップ２による工程上の制約を受けないで済む。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の製造方法について、図８および図９を参照して説明する。

まず、図８（ａ）に示す工程として、半導体基板１ｃの裏面１ｂにチップ２を貼り合わせる。そして、図８（ｂ）に示す工程として、半導体基板１ｃの厚みを薄くするために表面１ａ側を削る研削工程を行う。さらに、図８（ｃ）に示す工程として、図３（ａ）と同様の工程を行った後、図８（ｄ）に示す工程として、図３（ｂ）、（ｄ）に示す工程と同様の工程を行う。

このとき、図３（ｂ）と同様の工程を行うと、既に裏面１ｂに貼り合わせてあるチップ２をエッチングストッパーとして利用できることから、貫通孔１ｄ、１ｅをそのまま形成でき、図３（ｃ）に示す工程については行う必要がない。また、図３（ｄ）と同様の工程を行って誘電体膜１ｇを成膜すると、貫通孔１ｄ、１ｅによって露出させられた電極２ａ、２ｂの表面にも誘電体膜１ｇが形成される。このため、電極２ａ、２ｂを露出させるために、フォトエッチングによって電極２ａ、２ｂの上に形成された誘電体膜１ｇを少なくとも一部除去する。

その後は、図９（ａ）〜（ｃ）に示す工程として、図４（ａ）〜（ｃ）と同様の工程を行うことで、第１実施形態と同様の構造の半導体装置が完成する。

以上説明したように、チップ２の貼り合わせを行うことなくＴＳＶ４、５や電極層６ａの形成工程などを行い、その後に、チップ２の貼り合わせ工程を行うようにしても良い。

なお、本実施形態の製造方法の場合、電極２ａ、２ｂの上の誘電体膜１ｇを除去する工程が必要になるが、貫通孔１ｄ、１ｅなどを何も形成していない状態の半導体基板１ｃをウェハ状態でチップ２と貼り合わせれば良いため、接合のための位置合わせを１回で済ませることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

上記各実施形態では、ＴＳＶ４とキャパシタ６の電極層６ａとが配線層を介することなく直接接続されるようにした。これにより、ＴＳＶ４とキャパシタ６との間の距離を最短にすることが可能となる。しかしながら、ＲＩＥ−Ｌａｇ現象を用いてＴＳＶ４、５とキャパシタ６とを同時に形成するだけであれば、必ずしもＴＳＶ４とキャパシタ６の電極層６ａとが直接接続されている必要はない。

また、キャパシタ６の上面レイアウトをストライプ状としたり、ＴＳＶ４、５の上面レイアウトを円形としているが、これらの形状に限るものではない。同様に、ＴＳＶ４、５の各部寸法やキャパシタ６の各部寸法についても、上記実施形態で示したものに限らない。また、凹部１ｆを複数で構成したが、複数とせずに、単数で所望の容量が得られるようにしても良い。

１インターポーザ
１ｃ半導体基板
１ｄ、１ｅ貫通孔
１ｆ凹部
１ｇ誘電体膜
２、３チップ
４、５ＴＳＶ
６キャパシタ
６ａ電極層
１０導体層

Claims

表面（１ａ）および裏面（１ｂ）を有する半導体基板（１）と、
前記半導体基板の前記表面から前記裏面に貫通する貫通孔（１ｄ）内に導体が埋め込まれることで形成されたスルーホールビア（４）と、
前記半導体基板の前記表面側に形成された凹部（１ｆ）内に誘電体膜（１ｇ）を介して導体が埋め込まれることで形成された電極層（６ａ）を含み、前記半導体基板と前記電極層との間に前記誘電体膜が配置されることで構成されるキャパシタ（６）と、を含むインターポーザを備えた半導体装置の製造方法であって、
前記半導体基板に対して前記貫通孔および前記凹部を形成する工程と、
少なくとも前記凹部の表面に誘電体膜（１ｇ）を形成する工程と、
前記貫通孔および前記凹部内に導体を埋め込むことで、前記貫通孔内に前記スルーホールビアを形成すると共に前記凹部内に前記電極層を形成する工程と、を含み、
前記貫通孔および前記凹部を形成する工程では、前記貫通孔の開口寸法よりも前記凹部の開口寸法を小さくすることで、異なる開口寸法で構成された前記貫通孔および前記凹部について、反応性イオンエッチングにより前記貫通孔の方を前記凹部よりも深く形成する工程を行い、
さらに、前記貫通孔および前記凹部を形成する工程では、前記反応性イオンエッチングの後に、等方性エッチングを行うことで、前記半導体基板のうち前記貫通孔と前記凹部との間に残される部分によって構成される仕切壁（１ｉ）の先端位置を前記表面よりも低くする工程を行い、
前記スルーホールビアおよび前記電極層を形成する工程では、前記スルーホールビアと前記電極層とを直接接続することを特徴とする半導体装置の製造方法。
前記貫通孔および前記凹部を形成する工程では、前記凹部と前記貫通孔の間の最短距離を１〜５μｍとすることを特徴とする請求項１に記載の半導体装置の製造方法。
表面（１ａ）および裏面（１ｂ）を有する半導体基板（１ｃ）と、
前記半導体基板の前記表面から前記裏面に貫通する貫通孔（１ｄ）内に導体が埋め込まれることで形成されたスルーホールビア（４）と、
前記半導体基板の前記表面側に形成された凹部（１ｆ）内に誘電体膜（１ｇ）を介して導体が埋め込まれることで形成された電極層（６ａ）を含み、前記半導体基板と前記電極層との間に前記誘電体膜が配置されることで構成されるキャパシタ（６）と、を含むインターポーザを備えた半導体装置であって、
前記凹部と前記貫通孔との間において、前記半導体基板の突き出し部分の先端位置が前記表面よりも低い位置とされ、前記スルーホールビアと前記電極層とが直接接続されていることを特徴とする半導体装置。
前記半導体基板のうち前記凹部と前記貫通孔の間に残された部分によって構成される仕切壁（１ｉ）の厚みは１〜５μｍとされていることを特徴とする請求項３に記載の半導体装置。
前記貫通孔は複数あり、該複数の前記貫通孔内に前記導体が埋め込まれることで前記スルーホールビアが複数形成されており、該複数の前記スルーホールビアのうちの一部が前記電極層に直接接続されていると共に、該複数の前記スルーホールビアのうち前記電極層に接続されていないものと前記凹部との間の最短距離が前記電極層に接続されているものと前記凹部との間の最短距離よりも長くされていることを特徴とする請求項３または４に記載の半導体装置。