TWI832264B - 具有多層溝渠電容器結構的積體晶片及其形成方法 - Google Patents

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Abstract

本發明是有關於一種具有多層溝渠電容器結構的積體晶 片及其形成方法。積體晶片包括位在基底上方的介電結構。第一電容器設置在介電結構的側壁之間。第一電容器包括位在介電結構的側壁之間的第一電極與位在側壁之間且位在第一電極上方的第二電極。第二電容器設置在側壁之間。第二電容器包括第二電極與位在側壁之間且位在第二電極上方的第三電極。第三電容器設置在側壁之間。第三電容器包括第三電極與位在側壁之間且位在第三電極上方的第四電極。第一電容器、第二電容器以及第三電容器通過位在第一電容器的第一側上的第一接觸與位在第一電容器的第二側上的第二接觸並聯耦合。

Description

具有多層溝渠電容器結構的積體晶片及其形成方法
本發明的實施例是有關於一種積體晶片及其形成方法，特別是有關於一種具有多層溝渠電容器結構的積體晶片及其形成方法。
許多現行的積體晶片(integrated chip)包括晶體管(transistor)與被動元件(passive device)。被動元件的一些示例包括電容器(capacitor)、電阻器(resistor)、電感器(inductor)、變容二極管(varactor)等。被動元件廣泛用於控制積體晶片特性，例如增益(gain)、時間常數(time constant)等。一些被動元件包括集成被動元件(integrated passive devices，IPDs)。IPD是一個或多個被動元件的集合，為一個或多個被動元件嵌入單個單體元件(monolithic device)中並封裝為積體電路(integrated circuit，IC)。
本發明的實施例提供一種積體晶片，包括：介電結構，位在基底上方；第一電容器，設置在所述介電結構的側壁之間，其中所述第一電容器包括在所述介電結構的所述側壁之間的第一電極、在所述介電結構的所述側壁之間且在所述第一電極上方的第二電極，以及在所述第一電極與所述第二電極之間的第一絕緣層；第二電容器，設置在所述介電結構與所述側壁之間，其中所述第二電容器包括所述第二電極、在所述介電結構的所述側壁之間且在所述第二電極上方的第三電極，以及在所述第二電極與所述第三電極之間的第二絕緣層；以及第三電容器，設置在所述介電結構的所述側壁之間，其中所述第三電容器包括所述第三電極、在所述介電結構的所述側壁之間且在所述第三電極上方的第四電極，以及在所述第三電極與所述第四電極之間的第三絕緣層，其中所述第一電容器、所述第二電容器以及所述第三電容器通過佈置在所述第一電容器的第一側上的第一接觸與佈置在所述第一電容器的第二側上的第二接觸並聯耦合，所述第二側相對於所述第一側。
本發明的實施例提供一種積體晶片，包括：基底；介電結構，位在所述基底上方；下導電線，位在所述介電結構中，其中所述下導電線的上表面和所述介電結構的側壁界定出位在所述介電結構中的溝渠；第一電極，位在所述溝渠中，其中所述第一 電極襯於所述介電結構的所述側壁與所述下導電線的所述上表面，且其中所述第一電極包括第一導電材料；第一絕緣層，位在所述溝渠中，其中所述第一絕緣層襯於所述第一電極的側壁和上表面；第二電極，位在所述溝渠中，其中所述第二電極襯於所述第一絕緣層的側壁和上表面，且其中所述第二電極包括不同於所述第一導電材料的第二導電材料；第二絕緣層，位在所述溝渠中，其中所述第二絕緣層襯於所述第二電極的側壁和上表面；第三電極，位所述溝渠中，其中所述第三電極襯於所述第二絕緣層的側壁和上表面，且其中所述第三電極包括所述第一導電材料；第三絕緣層，位在所述溝渠中，其中所述第三絕緣層襯於所述第三電極的側壁和上表面；第四電極，位在所述溝渠中，其中所述第四電極襯於所述第三絕緣層的側壁和上表面，且其中所述第四電極包括所述第二導電材料；第一接觸，佈置在所述第一電極、所述第二電極、所述第三電極和所述第四電極的第一側上，其中所述第一接觸將所述第一電極耦合至所述第三電極；以及第二接觸，佈置在所述第一電極、所述第二電極、所述第三電極和所述第四電極的第二側上，所述第二側相對於所述第一側，其中所述第二接觸將所述第二電極耦合至所述第四電極。
本發明的實施例提供一種形成積體晶片的方法，所述方法包括：形成介電結構在基底上方；圖案化所述介電結構以形成溝渠在所述介電結構中，所述溝渠具有第一側與相對於所述第一側的第二側；沉積第一電極在所述溝渠中且在所述介電結構上 方，所述第一電極包括第一導電材料；沉積第一絕緣層在所述溝渠中且在所述第一電極上方；沉積第二電極在所述溝渠中且在所述第一絕緣層上方，所述第二電極包括不同於所述第一導電材料的第二導電材料；沉積第二絕緣層在所述溝渠中且在所述第二電極上方；沉積第三電極在所述溝渠中且在所述第二絕緣層上方，所述第三電極包括所述第一導電材料；沉積第三絕緣層在所述溝渠中且在所述第三電極上方；沉積第四電極在所述溝渠中且在所述第三絕緣層上方，所述第二電極包括所述第二導電材料；採用第一蝕刻製程，以在所述溝渠的所述第二側上的所述第一電極與所述第三電極的側壁處側向凹陷所述第一電極與所述第三電極；採用不同於所述第一蝕刻製程的第二蝕刻製程，以在所述溝渠的所述第一側上的所述第二電極與所述第四電極的側壁處側向凹陷所述第二電極與所述第四電極；形成第一接觸在所述溝渠的所述第一側上，所述第一接觸耦合至所述第一電極與所述第三電極；以及形成第二接觸在所述溝渠的所述第二側上，所述第二接觸耦合至所述第二電極與所述第四電極。
100、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000:剖視圖
102:基底
104:溝渠電容器
106:溝渠
106a:第一側
106b:第二側
108:介電結構
108u、114b:上表面
110:下導電線
112:第一電極
112a、116a、120a、124a:第一側壁
112b、116b、120b、124b:第二側壁
112c、114a、118a:下表面
114:第一絕緣層
116:第二電極
118:第二絕緣層
120:第三電極
122:第三絕緣層
124:第四電極
126:第一接觸
128:第二接觸
126s、128s:側壁
126b、128b:底面
130:第一介電間隙壁
132:第二介電間隙壁
134:第三介電間隙壁
136:第四介電間隙壁
138、608:蝕刻停止層
140:上導電線
200:電路圖
202:第一電容器
204:第二電容器
206:第三電容器
300a、300b:頂視圖
402:第一空腔
404、406、408:空腔
502、504:範圍
602:電晶體元件
604:導電線
606:介電層
702:光偵測器
704:彩色濾光片
706:微透鏡
708:光子
802:電容器側
804:邏輯側
902、1102、1402、1702:掩模層
1302:第一上介電層
1602:第二上介電層
1704:第一接觸開口
1706:第二接觸開口
1802:接觸層
2002:第三上介電層
2100:方法
2102、2104、2106、2108、2110、2112、2114:方塊
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出了積體晶片的一些實施例的剖視圖，積體晶片包括在基底上方的溝渠中的溝渠電容器，溝渠電容器包括在溝渠中的多個電極。
圖2示出了對應於圖1的積體晶片的電路的一些實施例的示意圖。
圖3A和3B示出了圖1的積體晶片的一些實施例的頂視圖。
圖4示出了圖1的積體晶片的一些實施例的剖視圖，其中沿著多個電極的側壁存在空腔。
圖5示出了圖1的積體晶片的一些實施例的剖視圖，其中多個電極具有傾斜側壁。
圖6示出了包括圖1的溝渠電容器的積體晶片的一些實施例的剖視圖，溝渠電容器在沿著基底佈置的多個電晶體元件上方。
圖7示出了包括圖1的溝渠電容器的積體晶片的一些實施例的剖視圖，溝渠電容器位在基底內的光偵測器上方。
圖8至圖20示出了用於形成包括溝渠電容器的積體晶片方法的一些實施例的剖視圖，溝渠電容器包括在溝渠中的多個電極。
圖21示出了用於形成包括溝渠電容器的積體晶片的方法的一些實施例的流程圖，溝渠電容器包括在溝渠中的多個電極。
本發明提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然， 該些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除了圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
一些積體晶片在積體晶片的互連結構(interconnect structure)中包括一個溝渠電容器(trench capacitor)。例如，溝渠電容器是設置在溝渠中的金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器。溝渠(trench)可以在介電結構(dielectric structure)中並且在一個或多個沿基底(substrate)佈置的電晶體元件(transistor devices)上方。溝渠可以由介電結構的側壁(sidewall)與位在介電結構內的第一金屬 線(first metal wire)的上表面(upper surface)形成。溝渠電容器包括位在溝渠中的第一金屬電極、位在溝渠中與在第一金屬電極上方的第二金屬電極，以及位在第一金屬電極與第二金屬電極之間的絕緣層。第一金屬線可以耦合至第一金屬電極且第二金屬線可以耦合至第二金屬電極。
在一些情況下，為了增加積體晶片的電容(capacitance)，可以對積體晶片加入額外的溝渠與相應的溝渠電容器。然而，隨著積體晶片技術的進步，積體晶片的間距(pitch)可能會減小。隨著積體晶片的間距減小，可用於溝渠和/或溝渠電容器的面積可能減少，因此可能包括在積體晶片中的可能溝渠數量也可能減少。結果，積體晶片的電容可以減小。因此，這些積體晶片的挑戰在於，通過在積體晶片中增加溝渠的數量來增加電容會導致積體晶片中的間距增加。換言之，設計這些積體晶片的挑戰是確定如何在不增加積體晶片的間距的情況下增加積體晶片的電容。
本發明的各種實施例是有關於包括溝渠電容器(trench capacitor)的積體晶片，溝渠電容器包括多個並聯耦合的電容器，它們設置在單個溝渠中，用於在不增加積體晶片間距的情況下增加積體晶片的電容(capacitance)。舉例來說，積體晶片包括位於基底上方的介電結構(dielectric structure)。溝渠(trench)位於介電結構中。第一電容器設置在溝渠中。第一電容器包括在溝渠中的第一電極、在溝渠中並且在第一電極上方的第二電極，以及在第一電極與第二電極之間的第一絕緣層。第二電容器設置在溝 渠中。第二電容器包括第二電極、在溝渠中並且在第二電極上方的第三電極，以及在第二電極與第三電極之間的第二絕緣層。第三電容器設置在溝渠中。第三電容器包括第三電極、在溝渠中並且在第三電極上方的第四電極，以及在第三電極與第四電極之間的第三絕緣層。第一電容器、第二電容器以及第三電容器通過佈置在溝渠的第一側(first side)上的第一接觸(first contact)與佈置在溝渠的第二側(second side)上的第二接觸(second contact)並聯耦合，溝渠的第二側相對於溝渠的第一側。
通過在溝渠中包括多個並聯耦合的電容器(例如，第一電容器、第二電容器以及第三電容器)，可以增加積體晶片的電容(capacitance)而不增加積體晶片的間距(pitch)。舉例來說，藉由將多個電容器通過第一與第二接觸並聯耦合的方式，溝渠電容器的電容可以等於或近似等於每個電容器的電容之和，且因此相對於在溝渠中包括單個電容器的溝渠電容器，可以增加溝渠電容器的整體電容(例如，在具有三個電容器的實施例中增加三倍)。此外，通過在單個溝渠中包括並聯耦合的電容器，可以增加溝渠電容器的整體電容而無需增加額外的溝渠，因此無需增加積體晶片的間距。這可能有利於在具有較小間距要求的高階積體晶片技術(advanced integrated chip technologies)中，增加積體晶片的電容能力(capacitance capabilities)。
圖1示出了積體晶片的一些實施例的剖視圖100，積體晶片包括在基底102上方的溝渠106中的溝渠電容器104，溝渠電容 器104包括在溝渠106中的多個電極112、116、120、124。在一些實施例中，圖1的剖視圖100顯示在X-Z平面中。
介電結構108位在基底102上方。下導電線(lower conductive wire)110位在介電結構108之中。溝渠106位在介電結構108中。在一些實施例中，溝渠106由介電結構108的側壁(sidewalls)與下導電線110中的上表面(upper surface)構成或界定。在一些實施例中，溝渠106具有溝渠側壁(trench sidewalls)對應介電結構108的側壁，且溝渠106具有溝渠下表面(trench lower surface)對應下導電線110的上表面。
第一電極112位在溝渠106中。第一電極112襯於(line)介電結構108的側壁與下導電線110的上表面。第二電極116位在溝渠106中且在第一電極112上方。第一絕緣層114位在溝渠106中且在第一電極112與第二電極116之間。第一絕緣層114襯於第一電極112的側壁和上表面，並且第二電極116襯於第一絕緣層114的側壁和上表面。第三電極120位在溝渠106中且在第二電極116上方。第二絕緣層118位在溝渠106中且在第二電極116與第三電極120之間。第二絕緣層118襯於第二電極116的側壁和上表面，並且第三電極120襯於第二絕緣層118的側壁和上表面。第四電極124位在溝渠106中且在第三電極120上方。第三絕緣層122位在溝渠106中且在第三電極120與第四電極124之間。第三絕緣層122襯於第三電極120的側壁和上表面，並且第四電極124襯於第三絕緣層122的側壁和上表面。
第一接觸(first contact)126佈置在溝渠106的第一側(first side)106a上，第二接觸(second contact)128佈置在溝渠106的第二側106b上，且第二側106b相對於第一側106a。在第一電極112和第三電極120的側壁處，第一接觸126耦合至第一電極112與第三電極120。在第二電極116和第四電極124的側壁處，第二接觸128耦合至第二電極116與第四電極124。
第二接觸128通過第一介電間隙壁(first dielectric spacer)130與第一電極112隔開並電性隔離。第一接觸126通過第二介電間隙壁(second dielectric spacer)132與第二電極116隔開並電性隔離。第二接觸128通過第三介電間隙壁(third dielectric spacer)134與第三電極120隔開並電性隔離。第一接觸126通過第四介電間隙壁(fourth dielectric spacer)136與第四電極124隔開並電性隔離。
如圖2的電路圖200所示，第一電極112、第二電極116以及位在其間的第一絕緣層114形成第一電容器(first capacitor)202；第二電極116、第三電極120以及位在其間的第二絕緣層118形成第二電容器(second capacitor)204；第三電極120、第四電極124以及位在其間的第三絕緣層122形成第三電容器(third capacitor)206。第一電容器202、第二電容器204以及第三電容器206通過第一接觸126與第二接觸128並聯耦合。
通過在溝渠106中包括多個(例如，三個或更多)電容器202、204、206，且通過第一接觸126和第二接觸128將電容器 202、204、206並聯耦合，可以增加溝渠電容器104的電容而不會增加積體晶片的間距。舉例來說，由於電容器202、204、206通過接觸126、128並聯耦合，所以溝渠電容器104的電容可以等於或大約等於電容器202、204、206中的每一個的電容之和，因此可以增加溝渠電容器104的電容(例如，相對於在溝槽中包括單個電容器的溝槽電容器，在三個電容器的情況下，電容增加了三倍)。此外，通過在單個溝渠106中(非在多個溝渠中)包括並聯耦合的電容器202、204、206，可以減小積體晶片的間距(例如，相對於具有多個溝渠的積體晶片)。例如，這可能有利於在需要減少間距的高階積體晶片技術(advanced integrated chip technologies)中，增加電容能力。
儘管圖1和圖2的實施例中所示的溝渠電容器104包括在溝渠106中形成三個電容器的四個電極，但是應當理解，在一些其他實施例中，溝渠電容器104可以包括不同數量的電極(例如，六個電極、八個電極等)，即在溝渠106中形成不同數量的並聯耦合電容器(例如，5個電容器、7個電容器等)。
在一些實施例中，蝕刻停止層(etch stop layer，ESL)138位在第四電極124上。在一些實施例中，蝕刻停止層138也位在第四介電間隙壁136上。上導電線(upper conductive wire)140位在第四電極124上方。上導電線140設置在介電結構108內並延伸穿過蝕刻停止層138到達第四電極124的頂面(top surface)。在一些實施例中，第一電極112與第三電極120耦合至下導電線 110且與上導電線140隔離，而第二電極116與第四電極124耦合至上導電線140且與下導電線110隔離。
在一些實施例中，第一接觸126的側壁126s沿著第一電極112的第一側壁112a和第三電極120的第一側壁120a延伸。在一些實施例中，第二接觸128的側壁128s沿第二電極116的第一側壁116a和第四電極124的第一側壁124a延伸。
在一些實施例中，第一電極112的第二側壁112b相對於第一電極112的第一側壁112a，且通過第一介電間隙壁130隔開並電性隔離於第二接觸128。在一些實施例中，第二電極116的第二側壁116b相對於第二電極116的第一側壁116a，且通過第二介電間隙壁132隔開並電性隔離於第一接觸126。
在一些實施例中，第一介電間隙壁130從第一電極112的第二側壁112b延伸至第二接觸128的側壁128s，且從介電結構108的上表面108u延伸至第一絕緣層114的下表面114a。在一些實施例中，第二介電間隙壁132從第二電極116的第二側壁116b延伸至第一接觸126的側壁126s，且從第一絕緣層114的上表面114b延伸到第二絕緣層118的下表面118a。
在一些實施例中，第一接觸126沿著第一電極112的第一側壁112a、沿著第一絕緣層114的側壁(未標示)、沿著第二介電間隙壁132的側壁(未標示)、沿著第二絕緣層118的側壁(未標示)、沿著第三電極120的第一側壁120a、沿著第三絕緣層122的側壁(未標示)、沿著第四介電間隙壁136的側壁(未標示)以 及沿著蝕刻停止層138的側壁(未標示)延伸。在一些實施例中，第一接觸126更沿著蝕刻停止層138的頂表面以直接在第一電極112、第一絕緣層114、第二介電間隙壁132、第二絕緣層118、第三電極120、第三絕緣層122以及第四介電間隙壁136的上方延伸。
在一些實施例中，第一電極112與第三電極120包括第一導電材料，而第二電極116與第四電極124包括第二導電材料，第二導電材料不同於第一導電材料。在一些實施例中，第一導電材料可以是或包括氮化鈦(titanium nitride)或一些其他合適的材料，且第二導電材料可以是或包括氮化鉭(tantalum nitride)或一些其他合適的材料，反之亦然。
在一些實施例中，絕緣層114、118、122包括一種或多種高k介電(high-k dielectrics)(例如，氧化鋯、氧化鋁等)或一些其他合適的材料。在一些實施例中，介電結構108可以包括多個介電層，可以例如包括二氧化矽、未摻雜的矽玻璃(undoped silicon glass、USG)或一些其他合適的材料。在一些實施例中，介電結構108更可以包括多個蝕刻停止層，多個蝕刻停止層例如可以包括碳化矽、氮化矽或一些其他合適的材料。在一些實施例中，介電間隙壁130、132、134、136可以例如包括二氧化矽或一些其他合適的材料。在一些實施例中，蝕刻停止層138可以例如包括氮化矽或一些其他合適的材料。
在一些實施例中，下導電線110和上導電線140可以例如包括銅或一些其他合適的材料。在一些實施例中，第一接觸126 和第二接觸128可以例如包括鎢或一些其他合適的材料。
在一些實施例中，電極112、116、120、124中的每一個可以具有大約150至250埃(angstrom)的厚度、大約200埃的厚度或一些其他合適的厚度。在一些實施例中，每個絕緣層中可以具有厚度大約40到80埃、大約60埃或一些其他合適的厚度。
在一些實施例中，介電間隙壁130、132、134、136中的每一個可以具有大約150至250埃的厚度、大約200埃的厚度或一些其他合適的厚度。在一些實施例中，介電間隙壁130、132、134、136中的每一個可以具有大約50到120埃的寬度或一些其他合適的寬度。因此，電極(例如，第一電極112)可以與相鄰的接觸(例如，第二接觸128)分開大約50到120埃的距離或一些其他合適的距離。
在一些實施例中，溝渠106的深度(例如，沿著Z軸)可以例如是溝渠106的寬度(例如，沿著X軸)的大約10倍。在一些實施例中，溝渠106的深度可以是大約1.6微米、大約1.3到1.9微米或一些其他合適的值。在一些實施例中，溝渠106的寬度可以是大約0.16微米、大約0.13到0.19微米或一些其他合適的值。在一些實施例中，上導電線140的寬度大於溝渠106的寬度。在一些實施例中，下導電線110的寬度大於溝渠106的寬度。
圖3A和3B分別示出了圖1的積體晶片的一些實施例的頂視圖300a與頂視圖300b。在一些實施例中，圖3A中的頂視圖300a截取自圖1中的線A-A'。在一些實施例中，圖3B的頂視圖 300b截取自圖1中的線B-B'。在一些實施例中，圖3A和3B的頂視圖300a和300b在X-Y平面中示出。
在一些實施例中，沿X軸測量的溝渠106的寬度小於沿Y軸測量的溝渠106的長度。在一些實施例中，沿Y軸測量的電極112、116、120、124、絕緣層114、118、122、介電間隙壁130、132、134、136以及接觸126、128的長度可以近似相等。
在一些實施例中，介電結構108圍繞著溝渠106。舉例來說，介電結構108側向圍繞溝渠106、電極112、116、120、124以及接觸126、128，並將它們與相鄰的元件(未示出)分開。
圖4示出了圖1的積體晶片中的一些實施例中的剖視圖400，其中沿著多個電極的側壁存在空腔(cavity)。
在一些實施例中，空腔402、404、406、408取代了圖1所示的積體晶片的介電間隙壁130、132、134、136。空腔402、404、406、408在電極112、116、120、124的側壁與接觸126、128的側壁之間延伸。空腔可以例如是包括空氣等。
在一些示例中，第一空腔402將第一電極112和第二接觸128分開。第一電極112的第二側壁112b通過第一空腔402與第二接觸128隔開並電性隔離。第一空腔402由第一電極112的第二側壁112b、第二接觸128的側壁128s、介電結構108的上表面108u以及第一絕緣層114的下表面114a構成或界定。
此外，在一些示例中，第二空腔404將第二電極116和第一接觸126分開。第二電極116的第二側壁116b通過第二空腔 404與第一接觸126隔開並電性隔離。第二空腔404由第二電極116的第二側壁116b、第一接觸126的側壁126s、第一絕緣層114的上表面114b以及第二絕緣層118的下表面118a構成或界定。
通過在電極和相鄰接觸之間的積體晶片中包括空腔402、404、406、408，可以改進電極和它們的相鄰接觸之間的電性隔離。舉例來說，可以提高第一電極112和第二接觸128之間的電性隔離。結果，可以進一步提高積體晶片的性能。
圖5示出了圖1的積體晶片的一些實施例中的剖視圖500，其中多個電極具有傾斜側壁(sloped sidewalls)。
舉例來說，在一些實施例中，第一電極112的第二側壁112b、第二電極116的第二側壁116b、第三電極120的第二側壁120b、第四電極124的第二側壁124b是傾斜的。在一些示例中，介電間隙壁130、132、134、136中的側壁是類似地傾斜。
在一些情況下，由於在積體晶片的製造期間(舉例來說，參見圖12和15)，用於使電極凹陷的一個或多個濕式蝕刻製程，可能沿著電極的側壁底部來蝕刻電極側壁的速度，快於沿著電極的側壁頂部來蝕刻電極側壁的速度，因此電極112、116、120、124具有傾斜側壁。結果，側壁從側壁的頂部到側壁的底部向溝渠106的中心傾斜，如圖5所示。
在一些其他情況下(未示出)，用於使電極凹陷的一個或多個濕蝕刻製程可以沿著側壁的頂部以比沿著側壁的底部更快的速率蝕刻電極的側壁。結果，側壁可以從側壁的底部到側壁的頂 部向溝渠106的中心傾斜(未示出)。此外，傾斜的側壁可以如圖所示以線性方式逐漸變細，但是在其他實施例中，傾斜的側壁可以是圓形的、彎曲的或不規則形狀的。
在一些實施例中，在第一接觸126和第二接觸128的底面(bottom surfaces)126b、128b處所設置的深度可能不同。舉例來說，第一接觸126的底面126b可以設置在圖5所示的範圍502內的任何位置，第二接觸128的底面128b可以設置在圖5所示的範圍504內的任何位置。因此，第一接觸126和/或第二接觸128的底面126b和/或128b可以設置在第一電極112的下表面112c之上或第一電極112的下表面112c之下。
圖6示出了包括圖1的溝渠電容器104的積體晶片的一些實施例的剖視圖600，溝渠電容器104在沿著基底102佈置的多個電晶體元件602上方。
在一些實施例中，一個或多個電晶體元件602通過下導電線110與位在溝渠電容器104和晶體管元件602之間的介電結構108中的多個其他導電線604以耦合至溝渠電容器104。
在一些實施例中，介電結構108包括多個介電層606與多個蝕刻停止層(etch stop layer，ESL)608。多個其他導電線604位在介電層606和蝕刻停止層608內，且可以延伸以穿過一些介電層606和蝕刻停止層608。
在一些實施例中，電晶體元件602例如可以是或包括金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)元件、結場效電晶體(junction field-effect transistor，JFET)元件、鰭場效電晶體(fin field-effect transistor，Fin FET)元件、環柵場效電晶體(gate-all-around field-effect transistor，GAA FET)元件，或一些其他合適的晶體管元件。
圖7示出了包括圖1的溝渠電容器104的積體晶片的一些實施例的剖視圖700，溝渠電容器104位在基底102內的光偵測器702上方。
舉例來說，光偵測器702可以包括光電二極管(photodiode)、傳輸閘(transfer gate)和浮置擴散區(floating diffusion region)(未標記)。積體晶片更可以包括沿著基底102背側(backside)的彩色濾光片(color filter)704和微透鏡(micro lens)706。光子(photon)708可以撞擊基底102的背側，使得積體晶片為背照式(backside illumination，BSI)。溝渠電容器104可以通過下導電線110與多個其他導電線604以耦合至光偵測器702。
圖8至圖20示出了用於形成包括溝渠電容器104的積體晶片的方法的一些實施例的剖視圖800-2000，溝渠電容器104包括位在溝渠106中的多個電極。儘管圖8至圖20描述了一種方法，但是應當理解，在圖8至圖20中所揭露的結構不限於這樣的方法，而是可以作為獨立於方法的結構而獨立存在。
如圖8的剖視圖800所示，介電結構108形成在基底102上方，介電結構108包括多個介電層606和多個蝕刻停止層608。 此外，下導電線110與多個其他導電線604形成在介電結構108內。在一些實施例中，下導電線110佈置在介電結構108的電容器側(capacitor side)802上，且其他多個導電線604佈置在介電結構108的邏輯側(logic side)804上。
在一些實施例中，通過化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程或一些其他合適的製程，在基底102上沉積二氧化矽、未摻雜矽玻璃(USG)或一些其他合適的材料以形成多個介電層606。在一些實施例中，通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或一些其他合適的製程，在基底102上方沉積碳化矽、氮化矽或一些其他合適的材料以形成多個蝕刻停止層608。在一些實施例中，通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、濺射(sputtering)製程、電化學沉積(electrochemical deposition，ECD)製程、化學鍍沉積(electroless deposition，ELD)製程或一些其他合適的製程，圖案化(patterning)介電結構108且沉積銅或其他合適的材料在圖案化介電結構108上方，以在介電結構108內形成下導電線110和其他導電線604。
如圖9的剖視圖900所示，(masking layer)902形成在介電結構108上方。根據掩模層902對介電結構108進行圖案化，以在介電結構108中形成溝渠106。圖案化暴露了下導電線110的上表面。在一些實施例中，溝渠106由介電結構108的側壁與下 導電線110的上表面所界定。
在一些實施例中，圖案化包括乾式蝕刻(dry etching)製程，例如等離子體蝕刻(plasma etching)製程、反應離子蝕刻(reactive ion etching，RIE)製程、離子束蝕刻(ion beam etching，IBE)製程或一些其他合適的製程。在一些實施例中，掩模層902包括光阻掩模(photoresist mask)、硬掩模(hard mask)、一些其他合適的掩模或前述的任何組合。在一些實施例中，掩模層902在圖案化之後被去除。
如圖10的剖視圖1000所示，多個電極和多個絕緣層以交替方式沉積在基底102和溝渠106上方。舉例來說，第一電極112共形地(conformally)沉積在溝渠106中且在介電結構108上方。第一絕緣層114共形地沉積在第一電極112上方的溝渠106中。第二電極116共形地沉積在第一絕緣層114上方的溝渠106中。第二絕緣層118共形地沉積在第二電極116上方的溝渠106中。第三電極120共形地沉積在第二絕緣層118上方的溝渠106中。第三絕緣層122共形地沉積在第三電極120上方的溝渠106中。第四電極124共形地沉積在第三絕緣層122上方的溝渠106中。第四電極124填充了溝渠106的剩餘部分。在一些實施例中，蝕刻停止層138形成在第四電極124上方。
在一些實施例中，奇數電極(例如，第一電極112和第三電極120)包括氮化鈦或一些其他合適的材料，並且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、濺射製程、 電化學沉積製程、化學鍍沉積製程或一些其他合適的製程來沉積。在一些實施例中，偶數電極(例如，第二電極116和第四電極124)包括氮化鉭或一些其他合適的材料，並且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、濺射製程、電化學沉積製程、化學鍍沉積製程或一些其他合適的製程來沉積。
在一些替代的實施例中，奇數電極112、120包括氮化鉭或一些其他合適的材料，而偶數電極116、124包括氮化鈦或一些其他合適的材料。
在一些實施例中，絕緣層114、118、122包括高k介電(例如，氧化鋯、氧化鋁等)或一些其他合適的材料，並且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或其他一些合適的製程來沉積。在一些實施例中，蝕刻停止層138包括氮化矽或一些其他合適的材料，並且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或一些其他合適的製程來沉積。
如圖11的剖視圖1100所示，掩模層(masking layer)1102形成在蝕刻停止層138上方。蝕刻停止層138、電極112、116、120、124以及絕緣層114、118、122根據掩模層1102被圖案化。圖案化(patterning)從介電結構108的上表面的一部分去除上述層。舉例來說，圖案化去除上述層從位在積體晶片的電容器側(capacitor side)802上且位在溝渠106的第一側106a上的介電結構108的上表面的一部分、從位在積體晶片的電容器側802上且位在溝槽106的第二側106b(相對於第一側106a)上的介電結 構108的上表面的一部分，以及從位於介電結構108的邏輯側(logic side)804上的介電結構108的上表面的一部分。結果，介電結構108的上表面的部分在圖案化之後被暴露。在一些實施例中，圖案化決定了溝渠電容器的寬度。
在一些實施例中，圖案化包括乾式蝕刻製程或一些其他合適的製程。在一些實施例中，掩模層1102包括光阻掩模、硬掩模、一些其他合適的掩模或前述的任何組合。在一些實施例中，掩模層1102在圖案化之後被去除。
如圖12的剖視圖1200所示，進行第一濕式蝕刻(wet etching)製程。第一濕式蝕刻製程選擇性地使奇數電極(例如，第一電極112和第三電極120)凹陷(recess)，基本上不蝕刻絕緣層114、118、122、偶數電極(例如，第二電極116和第四電極124)、蝕刻停止層138以及介電結構108。舉例來說，第一濕式蝕刻製程對奇數電極112、120的材料(例如，氮化鈦等)具有選擇性。第一濕式蝕刻製程使奇數電極112、120在奇數電極112、120的側壁處側向凹陷。結果，奇數電極112、120的側壁從偶數電極116、124的側壁、絕緣層114、118、122的側壁以及蝕刻停止層138的側壁偏移(例如，縮回)。在一些實施例中，第一濕式蝕刻製程可以使奇數電極112、120側向凹陷大約50至120埃或一些其他合適的距離。
在一些實施例中(例如，奇數電極112、120包括氮化鈦等的實施例)，第一濕式蝕刻製程使用鹽酸、過氧化氫、一些其他 合適的濕式蝕刻液(etchant)或前述的任何組合。在一些實施例中，第一濕式蝕刻製程基本上對奇數電極112、120的材料具有選擇性。舉例來說，第一濕式蝕刻製程去除奇數電極112、120的速率大約為去除偶數電極116、124的速率的10倍。在一些實施例中，奇數編號的電極112、120可能具有傾斜側壁(例如參見圖5)，這是由於第一濕式蝕刻製程沿著側壁頂部來蝕刻側壁的速率與沿著側壁底部來蝕刻側壁的速率略有不同。
如圖13的剖視圖1300所示，第一上介電層1302共形地沉積在介電結構108上方、蝕刻停止層138上方以及沿蝕刻停止層138、電極112、116、120、124和絕緣層114、118、122的側壁。第一上介電層1302填充沿著奇數電極112、120的側壁的區域，其中奇數電極112、120在第一濕式蝕刻製程期間被凹陷。在一些實施例中，第一上介電層1302被認為是介電結構108的一部分。
在一些實施例中，第一上介電層1302包括二氧化矽或一些其他合適的材料，且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或一些其他合適的製程來沉積。
如圖14的剖視圖1400所示，掩模層1402形成在第一上介電層1302上方。根據掩模層1402，將第一上介電層1302、蝕刻停止層138、電極112、116、120、124以及絕緣層114、118、122圖案化。圖案化去除了位在溝渠106第一側上的第一上介電層1302、蝕刻停止層138、電極112、116、120、124以及絕緣層114、 118、122的部分。在一些實施例中，由於圖案化，位在溝渠106第一側上的第一上介電層1302、蝕刻停止層138、電極112、116、120、124以及絕緣層114、118、122的側壁大致共面(coplanar)。
在一些實施例中，圖案化包括乾式蝕刻製程或一些其他合適的製程。在一些實施例中，掩模層1402包括光阻掩模、硬掩模、一些其他合適的掩模或前述的任何組合。在一些實施例中，掩模層1402在圖案化之後被去除。
如圖15的剖視圖1500所示，進行第二濕式蝕刻製程。第二濕式蝕刻製程選擇性地使偶數電極116、124凹陷，基本上不蝕刻絕緣層114、118、122、奇數電極112、120、蝕刻停止層138以及介電結構108(包括第一上介電層1302)。舉例來說，第二濕式蝕刻製程對偶數電極116、124的材料(例如，氮化鉭等)具有選擇性。第二濕式蝕刻製程使偶數電極116、124在第一上介電層1302未覆蓋的偶數電極116、124的側壁處(即，在溝渠106的第一側上的側壁處)側向凹陷。結果，偶數電極116、124的側壁從位在溝渠106的第一側上的奇數電極112、120的側壁、絕緣層114、118、122的側壁以及蝕刻停止層的側壁偏移(例如，縮回)。在一些實施例中，第二濕式蝕刻製程可以使偶數電極116、124側向凹陷大約50至120埃或一些其他合適的距離。
在一些實施例中(例如，其中偶數電極116、124包括氮化鉭等的實施例)，第二濕式蝕刻製程使用氫氧化銨、過氧化氫、水、一些其他合適的濕法蝕刻液或前述的任何組合。在一些實施 例中，第二濕式蝕刻製程對偶數電極116、124的材料基本上具有選擇性。舉例來說，第二濕式蝕刻製程去除偶數電極116、124的速率大約為去除奇數電極112、120的速率的6倍。
在一些實施例中，偶數電極116、124可能具有傾斜側壁(例如參見圖5)，這是由於第二濕式蝕刻製程沿著側壁頂部來蝕刻側壁的速率與沿著側壁底部來蝕刻側壁的速率略有不同。
如圖16的剖視圖1600所示，第二上介電層(second upper dielectric layer)1602沉積在介電結構108上方，並且沿著位在溝渠106的第一側上的第一上介電層1302、蝕刻停止層138、電極112、116、120、124以及絕緣層114、118、122的側壁。第二上介電層1602填充沿偶數電極116、124的側壁的區域，其中偶數電極116、124在第二濕式蝕刻製程期間被凹陷。在一些實施例中，第二上介電層1602被認為是介電結構108的一部分。
在一些實施例中，第二上介電層1602包括二氧化矽或一些其他合適的材料，且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或一些其他合適的製程來沉積。
如圖17的剖視圖1700所示，掩模層1702形成在第二上介電層1602上方。根據掩模層1402，將第二上介電層1602與第一上介電層1302圖案化。圖案化去除了位在溝渠106的第一側上的第二上介電層1602的一部分、位在溝渠106的第二側上的第二上介電層1602的一部分、位在溝渠106的第一側上的第一上介電層1302的一部分，以及位在溝渠106的第二側上的第一上介電層 1302的一部分。結果，圖案化在溝渠106的第一側上形成第一接觸開口(first contact opening)1704，且在溝渠106的第二側上形成第二接觸開口(second contact opening)1706。
圖案化暴露了位在溝渠106的第一側上的奇數電極112、120的側壁以及位在溝渠106的第二側上的偶數電極116、124的側壁。換言之，第一接觸開口1704與奇數電極112、120的側壁連通，第二接觸開口1706與偶數電極116、124的側壁連通。在一些實施例中，第一接觸開口1704與第二接觸開口1706延伸至介電結構108的上表面。
在一些實施例中，圖案化包括乾式蝕刻製程或一些其他合適的製程。在一些實施例中，掩模層1702包括光阻掩模、硬掩模、一些其他合適的掩模或前述的任何組合。在一些實施例中，掩模層1702在圖案化之後被去除。
在一些實施例中，蝕刻為自對準(self-aligned)電極112、116、120、124的側壁。舉例來說，相對於蝕刻停止層138，蝕刻對第二上介電層1602和第一上介電層1302可能具有高選擇性，使得蝕刻從沿著電極112、116、120、124的側壁且從電極112、116、120、124的部分上方來去除第二上介電層1602與第一上介電層1302，而無須從電極112、116、120、124上方移除蝕刻停止層138。因此，通過在第二上介電層1602上方形成掩模層1702，使得在掩模層1702中的間隙(gap)從蝕刻停止層138上方延伸至電極112、116、120、124的側壁之外，由蝕刻形成的開口1704、 1706可以與電極112、116、120、124的側壁自對準。因此，即使掩模層1702的定位有一些變化，蝕刻也可能會暴露出電極112、116、120、124的側壁。
在一些實施例中，可以通過控制蝕刻的持續時間來控制蝕刻的深度。舉例來說，蝕刻可被施加對應於期望蝕刻深度的設定時間量。
如圖18的剖視圖1800所示，接觸層(contact layer)1802沉積在介電結構108上方、在第一接觸開口(圖17的1704)中以及在第二接觸開口(圖17的1706)中。接觸層1802填充第一和第二接觸開口。在一些實施例中，接觸層1802包括鎢或一些其他合適的材料，並且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、濺射製程、電化學沉積製程或一些其他合適的製程來沉積。
如圖19的剖視圖1900所示，進行平坦化製程(planarization process)在接觸層(圖18的1802)的上表面上。平坦化製程從第二上介電層1602的上表面去除接觸層，並從接觸層中形成第一接觸126與分離的第二接觸128。在一些實施例中，平坦化製程也在第二上介電層1602上進行。舉例來說，平坦化製程可以使第二上介電層1602變薄。在一些實施例中，平坦化製程包括化學機械平坦化(chemical mechanical planarization，CMP)或一些其他合適的平坦化製程。
如圖20的剖視圖2000所示，第三上介電層(third upper dielectric layer)2002沉積在第二上介電層1602、第一接觸126以及第二接觸128上方。在一些實施例中，第三上介電層2002被認為是介電結構108的一部分。在一些實施例中，第三上介電層2002包括二氧化矽或一些其他合適的材料，並且通過化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或一些其他合適的製程來沉積。
此外，上導電線140形成在第四電極124上方。舉例來說，第三上介電層2002被圖案化(未示出)以形成上導電線開口(upper conductive wire opening)(未示出)，其暴露出第四電極124的上表面。然後將導電材料沉積在上導電線開口中以在第四電極124上方形成上導電線140。
此外，在一些實施例中，一個或多個導電線604可以沉積在上導電線140上方。此外，可以通過一種或多種圖案化和沈積製程在介電結構108的邏輯側804上的介電結構108中形成一個或多個導電線604。
儘管形成圖8-20中所示的溝渠電容器的方法包括形成四個電極，但應了解，在一些其他實施例中，方法可替代地包括形成具有不同數量的電極(例如，六個電極、八個電極等)，無需額外的掩模層或額外的溝渠。因此，可以進一步增加溝渠電容器中的電容，而不增加可能與使用額外掩模層或形成額外溝渠相關的費用或處理時間。
圖21示出了用於形成包括溝渠電容器的積體晶片的方法 2100的一些實施例的流程圖，溝渠電容器包括溝渠中的多個電極。雖然方法2100在下文中被圖示和描述為一系列動作或事件，但應理解，這些動作或事件的圖示順序不應被解釋為限制性的。例如，一些動作可能以不同的順序發生和/或與除了本文所示和/或描述的那些之外的其他動作或事件同時發生。此外，實現本文描述的一個或多個方面或實施例並非所有圖示的動作都可能需要。此外，這裡描述的一個或多個動作可以在一個或多個單獨的動作和/或階段中執行。
在2102，形成介電結構在基底上方。圖8示出了對應於方塊2102的一些實施例中的剖視圖800。
在2104，圖案化所述介電結構以形成溝渠在所述介電結構中，所述溝渠具有第一側與相對於所述第一側的第二側。圖9示出了對應於方塊2104的一些實施例中的剖視圖900。
在2106，沉積包含第一導電材料的多個第一電極、包含第二導電材料的多個第二電極以及多個絕緣層在所述溝渠中且在所述介電結構上方。電極與絕緣層以交替方式的電極-絕緣體-電極-絕緣體類型沉積。舉例來說，多個第一電極中的第一電極沉積在溝渠中，第一絕緣層沉積在溝渠中且在多個第一電極中的第一電極上方，多個第二電極中的第一電極沉積在溝渠中且在第一絕緣層上方，第二絕緣層沉積在溝渠中且在多個第二電極中的第一電極上方，多個第一電極中的第二電極沉積在溝渠中且在第二絕緣層上方，依此類推。電極在溝渠中形成多個(例如，三個或更多) 電容器。圖10示出了對應於方塊2106的一些實施例中的剖視圖1000。
在2108，在所述溝渠的所述第二側上的所述多個第一電極的側壁處，側向凹陷所述多個第一電極。舉例來說，通過對多個第一電極的第一導電材料具有選擇性的第一濕式蝕刻製程來側向凹陷多個第一電極。圖12示出了對應於方塊2108的一些實施例中的剖視圖1200。
在2110，在所述溝渠的所述第一側上的所述多個第二電極的側壁處，側向凹陷所述多個第二電極。舉例來說，通過對多個第二電極的第二導電材料具有選擇性的第二濕式蝕刻製程來側向凹陷多個第二電極。圖15示出了對應於方塊2110的一些實施例中的剖視圖1500。
在2112，形成第一接觸在所述溝渠的所述第一側上，以與在所述溝渠的所述第一側上的所述多個第一電極耦合。第一接觸與多個第二電極分離。圖17至圖19示出了對應於方塊2112的一些實施例中的剖視圖1700-1900。
在2114，形成第二接觸在所述溝渠的所述第二側上，以與在所述溝渠的所述第二側上的所述多個第二電極耦合。第二接觸與多個第一電極分離。第一接觸與第二接觸並聯耦合電容器。圖17至圖19示出了對應於方塊2114的一些實施例中的剖視圖1700-1900。
因此，本發明是有關於一種積體晶片及用於形成積體晶 片的方法，積體晶片包括設置在單個溝渠中的多個並聯耦合的電容器，用於增加積體晶片的電容而不增加積體晶片的間距。
因此，在一些實施例中，本發明是有關於積體晶片，積體晶片包括位在基底上方的介電結構。第一電容器設置在介電結構的側壁之間。第一電容器包括位在介電結構的側壁之間的第一電極、位在介電結構側壁之間且位在第一電極上方的第二電極、以及位在第一電極與第二電極之間的第一絕緣層。第二電容器設置在介電結構的側壁之間。第二電容包括第二電極、位在介電結構的側壁之間且在第二電極上方的第三電極、以及位在第二電極與第三電極之間的第二絕緣層。第三電容器設置在介電結構的側壁之間。第三電容器包括第三電極、位在介電結構的側壁之間且位在第三電極上方的第四電極，以及位在第三電極與第四電極之間的第三絕緣層。第一電容器、第二電容器以及第三電容器通過佈置在第一電容的第一側上的第一接觸與佈置在第一電容的第二側(相對於第一側)上的第二接觸並聯耦合。
在一些實施例中，所述第一接觸耦合至所述第一電極與所述第三電極，且其中所述第二接觸耦合至所述第二電極與所述第四電極。在一些實施例中，所述第一接觸的側壁沿著所述第一電極的第一側壁與所述第三電極的第一側壁延伸，且其中所述第二接觸的側壁沿著所述第二電極的第一側壁與所述第四電極的第一側壁延伸。在一些實施例中，所述第一電極的第二側壁相對於所述第一電極的所述第一側壁，且所述第一電極的所述第二側壁 通過第一介電間隙壁以與所述第二接觸隔開並電性隔離，以及其中所述第二電極的第二側壁相對於所述第二電極的所述第一側壁，且所述第二電極的所述第二側壁通過第二介電間隙壁以與所述第一接觸隔開並電性隔離。在一些實施例中，所述第一介電間隙壁從所述第一電極的所述第二側壁延伸至所述第二接觸的所述側壁，且從所述介電結構的上表面延伸至所述第一絕緣層的下表面。在一些實施例中，所述第二介電間隙壁從所述第二電極的所述第二側壁延伸至所述第一接觸的所述側壁，且從所述第一絕緣層的上表面延伸至所述第二絕緣層的下表面。在一些實施例中，所述第一電極的第二側壁相對於所述第一電極的所述第一側壁，且所述第一電極的所述第二側壁通過第一空腔以與所述第二接觸隔開並電性隔離，其中所述第二電極的第二側壁相對於所述第二電極的所述第一側壁，且所述第二電極的所述第二側壁通過第二空腔以與所述第一接觸隔開並電性隔離。在一些實施例中，所述第一空腔由所述第一電極的所述第二側壁、所述第二接觸的所述側壁、所述介電結構的上表面以及所述第一絕緣層的下表面所界定，且其中所述第二空腔由所述第二電極的所述第二側壁、所述第一接觸的所述側壁、所述第一絕緣層的上表面以及所述第二絕緣層的下表面所界定。在一些實施例中，所述第一接觸沿著所述第一電極的側壁、沿著所述第一絕緣層的側壁、沿著所述第二絕緣層的側壁、沿著所述第三電極的側壁和沿著所述第三絕緣層的側壁延伸。在一些實施例中，所述第一接觸更直接延伸至所述第 一電極、所述第一絕緣層、所述第二絕緣層、所述第三電極以及所述第三絕緣層上方。在一些實施例中，所述第一電極和所述第三電極包括第一導電材料，且其中所述第二電極和所述第三電極包括不同於所述第一導電材料的第二導電材料。
在其他實施例中，本發明是有關於積體晶片，積體晶片包括位基底與位在基底上方的介電結構。下導電線位在介電結構中。下導電線的上表面與介電結構中的側壁界定了位在介電結構中的溝渠。第一電極位在溝渠中。第一電極襯於(line)介電結構的側壁與下導電線的上表面。第一電極包括第一導電材料。第一絕緣層位在溝渠中。第一絕緣層襯於第一電極的側壁和上表面。第二電極位在溝渠中。第二電極襯於第一絕緣層的側壁和上表面。第二電極包括不同於第一導電材料的第二導電材料。第二絕緣層位在溝渠中。第二絕緣層襯於第二電極的側壁和上表面。第三電極位在溝渠中。第三電極排列第二絕緣層的側壁和上表面。第三電極包括第一導電材料。第三絕緣層位在溝渠中。第三絕緣層襯於第三電極的側壁和上表面。第四電極位在溝渠中。第四電極襯於第三絕緣層的側壁和上表面。第四電極包括第二導電材料。第一接觸佈置在第一電極、第二電極、第三電極以及第四電極的第一側上。第一接觸將第一電極耦合至第三電極。第二接觸佈置在第一電極、第二電極、第三電極以及第四電極的第二側(相對於第一側)上。第二接觸將第二電極耦合至第四電極。
在一些實施例中，所述積體晶片更包括：上導電線，位 在所述第四電極的頂面上，其中所述第一電極與所述第三電極耦合至所述下導電線且與所述上導電線電性隔離，以及其中所述第二電極與所述第四電極耦合至所述上導電線且與所述下導電線電性隔離。在一些實施例中，所述第一電極具有耦合至所述第一接觸的第一側壁以及通過第一介電間隙壁以與所述第二接觸分開的第二側壁，且其中所述第二電極具有耦合至所述第二接觸的第一側壁以及通過第二介電間隙壁以與所述第一接觸分開的第二側壁。在一些實施例中，所述積體晶片更包括：蝕刻停止層，在所述第四電極的上表面上，其中所述蝕刻停止層是在所述第四電極的第一側壁與所述第四電極的第二側壁上方。在一些實施例中，所述下導電線的寬度大於在所述介電結構的所述側壁之間的距離。
在又一個實施例中，本發明是有關於用於形成積體晶片的方法。方法包括形成介電結構在基底上。圖案化介電結構以形成位在介電結構中的溝渠。溝渠具有第一側與相對於第一側的第二側。沉積第一電極在溝渠中且在介電結構上方，第一電極包括第一導電材料。沉積第一絕緣層在溝渠中且在第一電極上方。沉積第二電極在溝渠中且在第一絕緣層上方，第二電極包括不同於第一導電材料的第二導電材料。沉積第二絕緣層在溝渠中且在第二電極上方。沉積第三電極在溝渠中且在第二絕緣層上方，第三電極包括第一導電材料。沉積第三絕緣層在溝渠中且在第三電極上方。沉積第四電極在溝渠中且在第三絕緣層上方，第四電極包 括第二導電材料。通過第一蝕刻製程，使第一電極與第三電極在溝渠的第二側上的第一電極與第三電極的側壁處側向凹陷。通過不同於第一蝕刻製程的第二蝕刻製程，第二電極與第四電極在溝渠的第一側上的第二電極與第四電極的側壁處側向凹陷。形成第一接觸在溝渠的第一側上。第一接觸耦合至第一電極與第三電極。形成第二接觸在溝渠的第二側上。第二接觸耦合至第二電極與第四電極。
在一些實施例中，所述第一蝕刻製程對所述第一導電材料相對於所述第二導電材料具有基本選擇性，且其中所述第二蝕刻製程對所述第二導電材料相對於所述第一導電材料具有基本選擇性。在一些實施例中，所述方法更包括：在側向凹陷所述第一電極與所述第三電極之後且在側向凹陷所述第二電極與所述第四電極之前，圖案化所述第一電極、所述第二電極、所述第三電極和所述第四電極在所述溝渠的所述第一側上。在一些實施例中，所述方法更包括：在側向凹陷所述第一電極與所述第三電極之後，沿著位在所述溝渠的所述第二側上的所述第一電極和所述第三電極的所述側壁沉積第一上介電層；以及在側向凹陷所述第二電極與所述第四電極之後，沿著位在所述溝渠的所述第一側上的所述第二電極和所述第四電極的所述側壁沉積第二上介電層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應理解，他們可容易地使用本發明作為設計或潤飾其他製程及結構的基礎來施行 與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識至，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100:剖視圖
102:基底
104:溝渠電容器
106:溝渠
106a:第一側
106b:第二側
108:介電結構
108u、114b:上表面
110:下導電線
112:第一電極
112a、116a、120a、124a:第一側壁
112b、116b、120b、124b:第二側壁
112c、114a、118a:下表面
114:第一絕緣層
116:第二電極
118:第二絕緣層
120:第三電極
122:第三絕緣層
124:第四電極
126:第一接觸
126s、128s:側壁
126b、128b:底面
128:第二接觸
130:第一介電間隙壁
132:第二介電間隙壁
134:第三介電間隙壁
136:第四介電間隙壁
138:蝕刻停止層
140:上導電線

Claims (10)

  1. 一種積體晶片，包括：介電結構，位在基底上方；第一電容器，設置在所述介電結構的側壁之間，其中所述第一電容器包括在所述介電結構的所述側壁之間的第一電極、在所述介電結構的所述側壁之間且在所述第一電極上方的第二電極，以及在所述第一電極與所述第二電極之間的第一絕緣層；第二電容器，設置在所述介電結構與所述側壁之間，其中所述第二電容器包括所述第二電極、在所述介電結構的所述側壁之間且在所述第二電極上方的第三電極，以及在所述第二電極與所述第三電極之間的第二絕緣層；以及第三電容器，設置在所述介電結構的所述側壁之間，其中所述第三電容器包括所述第三電極、在所述介電結構的所述側壁之間且在所述第三電極上方的第四電極，以及在所述第三電極與所述第四電極之間的第三絕緣層，其中所述第一電容器、所述第二電容器以及所述第三電容器通過佈置在所述第一電容器的第一側上的第一接觸與佈置在所述第一電容器的第二側上的第二接觸並聯耦合，所述第二側相對於所述第一側。
  2. 如請求項1所述的積體晶片，其中所述第一接觸耦合至所述第一電極與所述第三電極，且其中所述第二接觸耦合至所述第二電極與所述第四電極。
  3. 如請求項1所述的積體晶片，其中所述第一接觸的側壁沿著所述第一電極的第一側壁與所述第三電極的第一側壁延伸，且其中所述第二接觸的側壁沿著所述第二電極的第一側壁與所述第四電極的第一側壁延伸。
  4. 如請求項3所述的積體晶片，其中所述第一電極的第二側壁相對於所述第一電極的所述第一側壁，且所述第一電極的所述第二側壁通過第一介電間隙壁以與所述第二接觸隔開並電性隔離，以及其中所述第二電極的第二側壁相對於所述第二電極的所述第一側壁，且所述第二電極的所述第二側壁通過第二介電間隙壁以與所述第一接觸隔開並電性隔離。
  5. 如請求項3所述的積體晶片，其中所述第一電極的第二側壁相對於所述第一電極的所述第一側壁，且所述第一電極的所述第二側壁通過第一空腔以與所述第二接觸隔開並電性隔離，其中所述第二電極的第二側壁相對於所述第二電極的所述第一側壁，且所述第二電極的所述第二側壁通過第二空腔以與所述第一接觸隔開並電性隔離。
  6. 如請求項5所述的積體晶片，其中所述第一空腔由所述第一電極的所述第二側壁、所述第二接觸的所述側壁、所述介電結構的上表面以及所述第一絕緣層的下表面所界定，且其中所述第二空腔由所述第二電極的所述第二側壁、所述第一接觸的所述側壁、所述第一絕緣層的上表面以及所述第二絕緣層的下表面所界定。
  7. 一種積體晶片，包括：基底；介電結構，位在所述基底上方；下導電線，位在所述介電結構中，其中所述下導電線的上表面和所述介電結構的側壁界定出位在所述介電結構中的溝渠；第一電極，位在所述溝渠中，其中所述第一電極襯於所述介電結構的所述側壁與所述下導電線的所述上表面，且其中所述第一電極包括第一導電材料；第一絕緣層，位在所述溝渠中，其中所述第一絕緣層襯於所述第一電極的側壁和上表面；第二電極，位在所述溝渠中，其中所述第二電極襯於所述第一絕緣層的側壁和上表面，且其中所述第二電極包括不同於所述第一導電材料的第二導電材料；第二絕緣層，位在所述溝渠中，其中所述第二絕緣層襯於所述第二電極的側壁和上表面；第三電極，位所述溝渠中，其中所述第三電極襯於所述第二絕緣層的側壁和上表面，且其中所述第三電極包括所述第一導電材料；第三絕緣層，位在所述溝渠中，其中所述第三絕緣層襯於所述第三電極的側壁和上表面； 第四電極，位在所述溝渠中，其中所述第四電極襯於所述第三絕緣層的側壁和上表面，且其中所述第四電極包括所述第二導電材料；第一接觸，佈置在所述第一電極、所述第二電極、所述第三電極和所述第四電極的第一側上，其中所述第一接觸將所述第一電極耦合至所述第三電極；以及第二接觸，佈置在所述第一電極、所述第二電極、所述第三電極和所述第四電極的第二側上，所述第二側相對於所述第一側，其中所述第二接觸將所述第二電極耦合至所述第四電極。
  8. 如請求項7所述的積體晶片，更包括：上導電線，位在所述第四電極的頂面上，其中所述第一電極與所述第三電極耦合至所述下導電線且與所述上導電線電性隔離，以及其中所述第二電極與所述第四電極耦合至所述上導電線且與所述下導電線電性隔離。
  9. 一種形成積體晶片的方法，所述方法包括：形成介電結構在基底上方；圖案化所述介電結構以形成溝渠在所述介電結構中，所述溝渠具有第一側與相對於所述第一側的第二側；沉積第一電極在所述溝渠中且在所述介電結構上方，所述第一電極包括第一導電材料；沉積第一絕緣層在所述溝渠中且在所述第一電極上方； 沉積第二電極在所述溝渠中且在所述第一絕緣層上方，所述第二電極包括不同於所述第一導電材料的第二導電材料；沉積第二絕緣層在所述溝渠中且在所述第二電極上方；沉積第三電極在所述溝渠中且在所述第二絕緣層上方，所述第三電極包括所述第一導電材料；沉積第三絕緣層在所述溝渠中且在所述第三電極上方；沉積第四電極在所述溝渠中且在所述第三絕緣層上方，所述第二電極包括所述第二導電材料；採用第一蝕刻製程，以在所述溝渠的所述第二側上的所述第一電極與所述第三電極的側壁處側向凹陷所述第一電極與所述第三電極；採用不同於所述第一蝕刻製程的第二蝕刻製程，以在所述溝渠的所述第一側上的所述第二電極與所述第四電極的側壁處側向凹陷所述第二電極與所述第四電極；形成第一接觸在所述溝渠的所述第一側上，所述第一接觸耦合至所述第一電極與所述第三電極；以及形成第二接觸在所述溝渠的所述第二側上，所述第二接觸耦合至所述第二電極與所述第四電極。
  10. 如請求項9所述的方法，更包括：在側向凹陷所述第一電極與所述第三電極之後且在側向凹陷所述第二電極與所述第四電極之前，圖案化所述第一電極、所述 第二電極、所述第三電極和所述第四電極在所述溝渠的所述第一側上。
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