TW202125701A - 積體電路、半導體結構及形成溝槽電容器的方法 - Google Patents

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Abstract

本揭露的各種實施例涉及一種包含鄰接溝槽電容器的柱結構的積體電路（IC）。基底具有定義溝槽的多個側壁。溝槽延伸到基底的前側表面中。溝槽電容器包含多個電容器電極層和多個電容器介電層，多個電容器電極層和多個電容器介電層分別襯於溝槽且定義基底內的空腔。柱結構設置於基底內。柱結構具有第一寬度和小於第一寬度的第二寬度。第一寬度與基底的前側表面對準，且第二寬度與設置在前側表面之下的第一點對準。

Description

用以減少基底翹曲的溝槽電容器輪廓
溝槽電容器相對於半導體積體電路（integrated circuit，IC）內的一些其它電容器類型呈現高功率密度。因此，溝槽電容器被用於例如動態隨機存取存儲器（dynamic random-access memory，DRAM）存儲單元的應用以及其它應用。溝槽電容器的一些實例包含用於先進技術節點製程的高密度深溝槽電容器（deep trench capacitor，DTC）。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件和佈置的特定實例以簡化本揭露。當然，這些組件和佈置只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號和/或字母。這種重複是出於簡化和清楚的目的並且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，本文中為易於描述，可使用例如“在…之下”、“下方”、“下部”、“在…上方”、“上部”等空間相對術語來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞因此可同樣地進行解釋。
積體電路可包含多個半導體元件，例如設置於半導體基底內和/或半導體基底上方的溝槽電容器。舉例來說，基底可包含定義多個溝槽的多個側壁。半導體基底進一步包括多個基底柱，使得多個基底柱橫向地將相鄰溝槽彼此分隔開。溝槽電容器包含多個電極和一或多個介電層，其中多個電極和介電層交替地堆疊於多個溝槽中。每一電極跨多個溝槽中的每一溝槽連續地延伸且沿著基底柱的多個側壁連續地延伸。可通過增加設置於基底內的溝槽的數目來增大溝槽電容器的電容密度。這是因為相鄰電極之間的表面面積隨著溝槽的數目增加而增大。
溝槽電容器的一個難題是隨著溝槽的數目增加的半導體基底中的物理應力。舉例來說，在溝槽電容器的製造期間，對半導體基底執行蝕刻製程以定義多個基底柱和多個溝槽。蝕刻製程配置成使得多個基底柱分別包括實質上垂直的相對側壁。執行沉積製程以定義溝槽內的多個電極和介電層，使得電極和介電層完全填充每一溝槽。這部分地是由於電極和介電層與基底柱的實質上垂直的相對側壁共形（conform）。然而，在溝槽電容器的製造過程期間和/或操作期間，電極和介電層暴露於熱量（例如由於烘烤製程和/或由高電壓和/或電流產生的熱量）。熱量使得介電層和/或電極經歷熱膨脹。由於溝槽經完全填充，因此上述層的膨脹對定義溝槽的基底的表面施加力。這可能導致半導體基底翹曲、破裂和/或開裂，由此產生元件故障。隨著溝槽密度增大（例如由於較小製程節點），預期前述問題將變得更加突出。
相應地，本揭露的各種實施例涉及一種具有高電容密度和低基底翹曲的溝槽電容器以及用於形成所述溝槽電容器的相關聯方法。舉例來說，用於形成溝槽電容器的方法包含對半導體基底的前側表面執行蝕刻製程以定義多個基底柱和多個溝槽。蝕刻製程配置成使得每一基底柱的寬度從半導體基底的前側表面到所述前側表面下方的第一點持續地減小。此外，每一基底柱的寬度可從第一點到第二點持續地增大，所述第二點垂直地位於第一點下方。隨後，執行多個沉積製程（例如原子層沉積（atomic layer deposition，ALD）製程）以定義沿著基底柱結構的多個側壁且在多個溝槽內的多個電極和介電層。借助於基底柱的輪廓，在執行多個沉積製程之後，空腔可存在於每一溝槽內。這是因為電極和介電層與基底柱的側壁共形。每一溝槽內的空隙的存在為電極和介電層提供空間以在暴露於熱量時膨脹。這減輕由於上述層經歷熱膨脹而施加於半導體基底的力，由此減少半導體基底的翹曲、破裂和/或開裂。
圖1示出具有設置於半導體基底102內的溝槽電容器106的積體電路（IC）100的一些實施例的橫截面圖。
在一些實施例中，IC 100具有上覆於半導體基底102的內連線結構117。半導體基底102包括摻雜區104。在一些實施例中，摻雜區104可例如為第一摻雜類型（例如p型）或包括所述第一摻雜類型。溝槽電容器106上覆於半導體基底102，且具有多個溝槽區段106ts，多個溝槽區段106ts填充由半導體基底102的多個側壁定義的多個溝槽102t。溝槽區段106ts可沉積在摻雜區104內，使得摻雜區104配置成使溝槽電容器106與設置於半導體基底102內和/或半導體基底102上的其它元件電隔離。半導體基底102包括柱結構101，其橫向地定義在溝槽電容器106的多個溝槽區段106ts之間。絕緣體層108沿著半導體基底102的前側表面102f且沿著半導體基底102的多個側壁延伸，所述多個側壁定義多個溝槽102t和柱結構101。
在一些實施例中，內連線結構117包含設置於內連線介電結構122內的多個導通孔118和多個導電線120。導通孔118和導電線120配置成使設置於IC 100內的多個半導體元件電耦合在一起。此外，蝕刻終止層116沿著溝槽電容器106的上表面設置。頂蓋介電層114設置於溝槽電容器106與蝕刻終止層116之間。
在一些實施例中，溝槽電容器106包括多個電容器電極層（電容器電極層110a到電容器電極層110d）和交替地設置於電容器電極層110a到電容器電極層110d之間的多個電容器介電層（電容器介電層112a到電容器介電層112d）。在一些實施例中，電容器電極層110a和電容器電極層110c通過上覆導電線120和導通孔118直接電耦合在一起，由此定義第一電容器電極。在另外的實施例中，電容器電極層110b和電容器電極層110d通過上覆導電線120和導通孔118直接電耦合在一起，由此定義第二電容器電極。借助於分別具有大於一個電容器電極層的第一電極和第二電極，溝槽電容器106的電容密度可增大。舉例來說，溝槽電容器106的電容（C）（單位為法拉）定義為：
Figure 02_image001
，其中A為第一電極與第二電極之間交疊的面積；εi 為第一電極與第二電極之間的電容器介電層112a到電容器介電層112d的相對靜介電常數（relative static permittivity）；ε0 為電常數（electric constant）（ε0 ≈ 8.854×10-12 F m-1 ）；且d為使第一電極和第二電極分隔開的距離。因此，在一些實施例中，通過增大第一電極與第二電極之間的交疊面積（A），溝槽電容器106的電容（C）可增大。在另外的實施例中，為了增大第一電極與第二電極之間的交疊面積（A），可增加溝槽區段106ts的數目。
在一些實施例中，柱結構101具有與半導體基底102的前側表面102f對準的第一寬度w1，且進一步具有垂直地設置在第一點（位置）處的第二寬度w2，所述第一點在前側表面102f之下。第一寬度w1大於第二寬度w2。在另外的實施例中，柱結構101的寬度從半導體基底102的前側表面102f到第一點持續地減小。這部分地確保空腔103將存在於多個溝槽102t中的每一個中。舉例來說，在溝槽電容器106的製造期間，電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d（例如通過一或多個ALD製程）沉積以使得其將與柱結構101的形狀共形。由於柱結構101的第一寬度w1大於柱結構101的第二寬度w2，因此空腔103將在沉積電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d之後存在於每一溝槽102t中。
在一些實施例中，在IC 100的操作和/或製造期間，溝槽電容器106的多個層暴露於高熱量。高熱量引起電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d熱膨脹，使得上述層可膨脹到空腔103中。這部分地減輕由於電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d膨脹而施加於半導體基底102的力。舉例來說，在各種實施例中，電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d完全填充每一溝槽102t，使得省略空腔103（未示出）。在這類實施例中，溝槽電容器106的層的膨脹對半導體基底102的表面施加力，所述力可引起半導體基底102翹曲和/或開裂。因此，在根據本揭露的一些實施例中，借助於柱結構101的輪廓，電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d可以使得空腔103存在於每一溝槽102t中的方式形成。電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d可在經歷熱膨脹時膨脹到空腔103中，由此減輕半導體基底102的翹曲、開裂和/或破裂。這部分地增加可形成於半導體基底102內的溝槽102t的數目，由此增大溝槽電容器106的電容器密度同時減少基底翹曲。
在一些實施例中，柱結構101的第一寬度w1處於約0.1微米到0.2微米範圍內。在另外的實施例中，如果第一寬度w1小於約0.1微米，那麼柱結構101過於薄而使得其可能因由溝槽電容器106的多個層施加的力而毀壞。在又其它實施例中，如果第一寬度w1大於約0.2微米，那麼可形成於半導體基底102內的溝槽102t的數目減小和/或每一溝槽102t的開口過於小而無法促進溝槽電容器106的多個層在溝槽102t內的適當沉積。在各種實施例中，柱結構101的第二寬度w2處於約0.07微米到0.17微米範圍內。在另外的實施例中，如果第二寬度w2小於約0.07，那麼柱結構101過於薄而使得其可能因由溝槽電容器106的多個層施加的力而毀壞。在又其它實施例中，如果第二寬度w2大於約0.17，那麼空腔103的尺寸可能減小。在這類實施例中，空腔103的尺寸的減少將增大由於電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d膨脹而施加於半導體基底102的應力，由此引起半導體基底102的翹曲和/或開裂。在各種實施例中，第一寬度w1大於第二寬度w2。在另外的實施例中，第一寬度w1與第二寬度w2之間的差（例如w1-w2）大於約30奈米。在一些實施例中，如果第一寬度w1與第二寬度w2之間的差小於約30奈米，那麼空腔103的尺寸可能減小，由此引起半導體基底102的翹曲和/或開裂。
圖2示出根據圖1的IC 100的一些替代性實施例的積體電路（IC）200的橫截面圖的一些實施例。
IC 100包含上覆於半導體基底102的前側表面102f的內連線結構117。在一些實施例中，半導體基底102可例如為或包括塊狀基底（例如塊狀矽）、絕緣體上矽（silicon-on-insulator，SOI）基底或其它合適的基底，且/或可包括第一摻雜類型（例如p型）。摻雜區104設置於半導體基底102內，且可包括具有比半導體基底102更高的摻雜濃度的第一摻雜類型。內連線結構117包含內連線介電結構122、多個導通孔118以及多個導電線120。內連線介電結構122可例如包含一或多個層間介電（inter-level dielectric，ILD）層。一或多個ILD層可例如分別為或包括例如二氧化矽的氧化物、低介電常數（k）介電材料、極低k介電材料、前述內容的任何組合或其它合適的介電材料。多個導通孔118和多個導線120配置成使設置在半導體基底102上方和/或半導體基底102內的多個半導體元件彼此電耦合。在另外的實施例中，導通孔118和導線120可例如分別為或包括鎢、銅、鋁、氮化鈦、氮化鉭、前述內容的任何組合或類似物。
半導體基底102包括定義一或多個溝槽102t的多個側壁。溝槽102t從半導體基底102的前側表面102f連續地延伸到前側表面102f下方的點。在另外的實施例中，溝槽電容器106設置在前側表面102f上方且至少部分地填充溝槽102t。在一些實施例中，溝槽電容器106包括多個電容器電極層（電容器電極層110a到電容器電極層110d）和多個電容器介電層（電容器介電層112a到電容器介電層112d）。絕緣體層108設置於半導體基底102與第一電容器電極層110a之間，使得絕緣體層108可使溝槽電容器與半導體基底102和/或設置於半導體基底102內/上方的元件電隔離。在一些實施例中，絕緣體層108可例如為或包括例如二氧化矽的氧化物或其它合適的介電材料。在一些實施例中，電容器介電層112a到電容器介電層112d交替地堆疊在電容器電極層110a到電容器電極層110d之間，使得相鄰電容器電極層110a到電容器電極層110d由電容器介電層112a到電容器介電層112d中的一個彼此分隔開。在另外的實施例中，電容器介電層112a到電容器介電層112d中的每一個的厚度大於電容器電極層110a到電容器電極層110d中的每一個的厚度。在一些實施例中，電容器電極層110a到電容器電極層110d可例如分別為或包括氮化鈦、氮化鉭或類似物。在另外的實施例中，電容器介電層112a到電容器介電層112d可例如分別為或包括高k介電材料或一些其它合適的介電材料。高k介電材料可例如為或包括氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鈦或一些其它合適的高k介電材料，或前述內容的任何組合。在又其它實施例中，電容器電極層110a到電容器電極層110d和/或電容器介電層112a到電容器介電層112d可分別沿著前側表面102f延伸到溝槽102t中，使得上述層襯於（line）每一溝槽102t。
溝槽電容器106具有填充對應溝槽102t的多個溝槽區段106ts。溝槽電容器106的溝槽區段106ts與定義柱結構101的半導體基底102的多個側壁共形。在另外的實施例中，頂蓋介電層114沿著最上電容器介電層112d的上表面連續地延伸。頂蓋介電層114可例如配置成將對應溝槽102t內的每一空腔103密封到第一氣體壓力，使得空腔103被定義在頂蓋介電層114的多個內側壁之間。在一些實施例中，頂蓋介電層114可例如為或包括例如二氧化矽的氧化物、氮氧化矽、碳氧化矽或其它合適的介電材料。在另外的實施例中，蝕刻終止層116沿著溝槽電容器106的上表面設置。在一些實施例中，蝕刻終止層116可例如為或包括氮化矽、碳化矽、氮氧化矽、碳氧化矽、前述內容的任何組合或其它合適的介電材料。
柱結構101具有與半導體基底102的前側表面102f垂直對準的第一寬度w1，且進一步具有第二寬度w2，所述第二寬度w2設置於與前側表面102f垂直地偏移的第一點202處。在一些實施例中，第一寬度w1大於第二寬度w2。此外，柱結構101的寬度可從半導體基底102的前側表面102f到第一點202持續地減小。在另外的實施例中，柱結構101的第一高度h1定義為從半導體基底102的前側表面102f到第一點202。在又其它實施例中，第一高度h1是例如大於0.05微米或處於約0.05微米到4微米範圍內。在另外的實施例中，如果例如第一高度h1小於0.05微米，那麼空腔103的尺寸可減小，這可能增大半導體基底102上誘發的應力的量。在又其它實施例中，柱結構101的寬度在遠離半導體基底102的前側表面102f的方向上跨第一高度h1持續地減小。在一些實施例中，柱結構101的第一寬度w1處於約0.1微米到0.2微米範圍內。在各種實施例中，柱結構101的第二寬度w2處於約0.07微米到0.17微米範圍內。在一些實施例中，溝槽102t的第一長度L1處於約0.3微米到0.4微米範圍內。第一長度L1與半導體基底102的前側表面102f對準且可定義溝槽102t的開口。在一些實施例中，如果第一長度L1小於約0.3微米，那麼溝槽102t的開口過於小而使得溝槽電容器106的多個層可能在溝槽102t內不恰當地沉積。在另外的實施例中，如果第一長度L1大於約0.4微米，那麼可形成於半導體基底102內的溝槽102t的數目減小和/或第一寬度w1減小，使得柱結構101過於薄且可因由溝槽電容器106的多個層施加的力而毀壞。在一些實施例中，多個溝槽102t的溝槽節距（pitch）與柱結構101的第一寬度w1和溝槽102t的第一長度L1的總和（例如w1+L1）相等。在一些實施例中，溝槽節距處於約0.4微米到0.6微米範圍內。在另外的實施例中，如果溝槽節距小於約0.4微米，那麼溝槽102t的開口可能過於小而使得溝槽電容器的多個層可能不恰當地填充溝槽102t。在又其它實施例中，如果溝槽節距大於約0.6微米，那麼溝槽電容器106的電容密度可能減小。
柱結構101的第二高度h2定義為從半導體基底102的前側表面102f到第二點204。第二點204在遠離前側表面102f的方向上垂直地設置在第一點202之下。在一些實施例中，第二高度h2是例如約6微米，或處於約0.595微米到7.65微米範圍內。在一些實施例中，柱結構101的寬度從第一點202到第二點204持續地增大。柱結構101的第三高度h3定義為從半導體基底102的前側表面102f到第三點206。第三點206可與半導體基底102的下表面102ls對準。在一些實施例中，半導體基底102的下表面102ls定義溝槽102t的底表面和/或與溝槽區段106ts的底表面對準。在一些實施例中，第三高度h3可為約7微米、約8.5微米或處於約6.5微米到8.5微米範圍內。溝槽102t的第二長度L2與第二點204對準。在一些實施例中，第二長度L2處於約0.21微米到0.36微米範圍內。在另外的實施例中，第二長度L2處於第一長度L1的約70%到90%範圍內（例如處於約0.7×L1到0.9×L1範圍內）。溝槽102t的第三長度L3與第三點206對準和/或與半導體基底102的下表面102ls對準。在一些實施例中，第三長度L3處於約0.3微米到0.4微米範圍內或處於約0.24微米到0.4微米範圍內。在另外的實施例中，第三長度L3處於第一長度L1的約80%到100%範圍內（例如處於約0.8×L1到L1範圍內）。因此，在一些實施例中，第三長度L3實質上等於第一長度L1。在一些實施例中，如果第三長度L3小於約0.8×L1，那麼空腔103的尺寸減小，這可能增大半導體基底102上誘發的應力的量。在另外的實施例中，如果第三長度L3大於長度L1，那麼溝槽電容器106的多個層可能並不沿著溝槽102t的邊角恰當地設置。這部分地可能引起電容器介電層112a到電容器介電層112d和/或電容器電極層110a到電容器電極層110d之間的分層。
圖3示出包含設置於半導體基底102內的溝槽電容器106的IC 300的一些實施例的橫截面圖。
IC 300包含上覆於半導體基底102的前側表面102f的內連線結構117。半導體基底102包括定義溝槽102t的多個側壁。此外，半導體基底102包括設置於溝槽102t之間的多個柱結構101。柱結構101具有與半導體基底102的前側表面102f對準的第一寬度w1和設置於第一點202處的第二寬度w2。第一點202在遠離前側表面102f的方向上與前側表面102f垂直地偏移非零距離。在一些實施例中，柱結構101具有從前側表面102f連續地延伸到第一點202的彎曲側壁區段。在另外的實施例中，柱結構101的寬度從前側表面102f到第一點202持續地減小。在一些實施例中，電容器介電層112a到電容器介電層112b和電容器電極層110a到電容器電極層110b與柱結構101的彎曲側壁區段共形。在又其它實施例中，定義溝槽102t的底表面的半導體基底102的下表面102ls為彎曲的。
圖4示出根據圖2的IC 200的一些替代性實施例的IC 400的一些實施例的橫截面圖。
第一介電層402在溝槽電容器106的上表面和蝕刻終止層116上方延伸。第二介電層404上覆於第一介電層402。在一些實施例中，第一介電層402和/或第二介電層404可例如分別為或包括例如二氧化矽的氧化物、未經摻雜的矽玻璃、前述內容的任何組合或其它合適的介電材料。在一些實施例中，內連線介電結構122包含多個層間介電（ILD）層406和多個介電保護層408。多個介電保護層408交替地堆疊在多個ILD層406的相鄰層之間。在另外的實施例中，ILD層406可例如各自為或包括二氧化矽、低k介電材料、極低k介電材料、前述內容的任何組合或其它合適的介電材料。在又其它實施例中，介電保護層408可例如各自為或包括氮化矽、碳化矽、氮氧化矽或其它合適的介電材料，且/或可在形成內連線結構117時配置為蝕刻終止層。
圖5示出對應於圖2的IC 200的一些替代性實施例的IC 500的一些實施例的橫截面圖。
如圖5中所示出，半導體基底102包括多個五個溝槽102t，其中溝槽電容器106包括填充對應溝槽102t的多個五個溝槽區段106ts。應瞭解，圖5僅為半導體基底102可包括任何數目的溝槽102t的實例。通過增大設置於半導體基底102內的溝槽102t的數目，溝槽電容器106的電容器密度增大。
圖6A示出對應於圖2的IC 200的一些替代性實施例的IC 600a的一些實施例的橫截面圖。
如圖6A中所示出，絕緣體層108沿著半導體基底102的前側表面102f且沿著定義溝槽102t的半導體基底102的多個側壁連續地延伸。因此，絕緣體層108設置於溝槽電容器106與半導體基底102之間，且可配置成使溝槽電容器106與設置於半導體基底102內和/或其上方的其它元件電隔離。此外，絕緣體層108沿著每一柱結構101的多個側壁和上表面連續地延伸。柱結構101的第一寬度w1與半導體基底102的前側表面102f對準且大於柱結構101的第二寬度w2。第二寬度w2與第一點202對準，所述第一點202垂直地設置在前側表面102f之下。在一些實施例中，柱結構101的寬度從前側表面102f到第一點202持續地減小。此外，借助於柱結構101的輪廓，絕緣體層108的第一厚度t1小於絕緣體層108的第二厚度t2。在另外的實施例中，第一厚度t1可例如為約250埃，或處於約250埃到500埃範圍內。在一些實施例中，第二厚度t2設置在第一點202之下，且可例如為約450埃，或處於約450埃到900埃範圍內。在另外的實施例中，絕緣體層108的厚度可從半導體基底102的前側表面102f到第一點202持續地增大。這部分地便於形成每一溝槽102t內的空腔103，使得空腔103鄰接溝槽電容器106的多個層。在一些實施例中，柱結構101的上表面101us為彎曲的。在另外的實施例中，絕緣體層108的第三厚度t3沿著柱結構101的上表面101us設置。在一些實施例中，第三厚度t3小於第二厚度t2。
圖6B示出對應於圖6A的IC 600a的一些替代性實施例的IC 600b的一些實施例的橫截面圖。
如圖6B中所示出，頂蓋介電層114沿著最上電容器介電層112d的上表面連續地延伸。因此，在一些實施例中，頂蓋介電層114可將對應溝槽102t內的每一空腔103密封到第一氣體壓力，使得空腔103被定義在頂蓋介電層114的多個內側壁之間。
圖7到圖14示出根據本揭露的形成積體電路（IC）的方法的一些實施例的橫截面圖700到橫截面圖1400，所述積體電路具有設置於溝槽中的溝槽電容器且具有定義空腔的多個側壁。雖然參考方法描述圖7到圖14中所示的橫截面圖700到橫截面圖1400，但應瞭解，圖7到圖14中所示的結構不限制於所述方法而實際上可獨立於所述方法。此外，雖然圖7到圖14被描述為一系列動作，但應瞭解，這些動作不限於所述動作次序，可在其它實施例中更改，且所揭露的方法還適用於其它結構。在其它實施例中，一些示出和/或描述的動作可完全或部分地省略。
如圖7的橫截面圖700中所示出，提供半導體基底102且隨後圖案化半導體基底102以定義半導體基底102內的溝槽102t的至少一部分和柱結構101。在一些實施例中，半導體基底102可例如為或包括塊狀基底（例如塊狀矽基底）、絕緣體上矽（SOI）基底或其它合適的基底材料。在執行圖案化製程之前，罩幕層堆疊702形成在半導體基底102的前側表面102f上方。在一些實施例中，罩幕層堆疊702包含第一硬罩幕層704、第二硬罩幕層706、上部介電層708、抗反射塗（anti-reflection coating，ARC）層710以及光阻712。在一些實施例中，第一硬罩幕層704可（例如通過化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（ALD）等）沿著半導體基底102的前側表面102f沉積。隨後，在沉積第一硬罩幕層704之後，可穿過第一硬罩幕層704對半導體基底102執行離子植入製程，使得半導體基底102包括第一摻雜類型（例如p型）。在又其它實施例中，可執行其它離子植入製程以定義半導體基底102內的其它摻雜區（未示出）（例如圖1的摻雜區104）。在執行離子植入製程之後，第二硬罩幕層706、上部介電層708、ARC層710以及光阻712（例如分別通過CVD、PVD、ALD等）沉積在第一硬罩幕層704上方。在一些實施例中，柱結構101可例如為或包括矽、本征矽（intrinsic silicon）、經摻雜矽或其它合適的材料。
此外，如圖7中所示出，罩幕層堆疊702經圖案化以定義罩幕層堆疊702內的開口且暴露半導體基底102的前側表面102f。隨後，半導體基底102根據罩幕層堆疊702而經圖案化以定義半導體基底102內的溝槽102t的至少一部分。在一些實施例中，圖案化製程包含執行一或多個幹式蝕刻製程。此外，一或多個幹式蝕刻製程的功率、時間、壓力以及角度被配置成定義柱結構101的第一寬度w1、第二寬度w2、第一高度h1以及第二高度h2。在一些實施例中，柱結構101的第一寬度w1處於約0.1微米到0.2微米範圍內。在各種實施例中，柱結構101的第二寬度w2處於約0.07微米到0.17微米範圍內。在又其它實施例中，第一高度h1是例如大於0.05微米或處於約0.05微米到4微米範圍內。在一些實施例中，第二高度h2是例如約6微米，或處於約0.595微米到7.65微米範圍內。在又其它實施例中，執行一或多個幹式蝕刻製程，由此定義每一溝槽102t的第一長度L1的第二長度L2。在一些實施例中，溝槽102t的第一長度L1處於約0.3微米到0.4微米範圍內。在一些實施例中，第二長度L2處於約0.21微米到0.36微米範圍內。在另外的實施例中，第二長度L2處於第一長度L1的約70%到90%範圍內（例如處於約0.7×L1到0.9×L1範圍內）。
由與半導體基底102的前側表面102f對準的水平線和柱結構101的第一側壁定義第一角度716。在各種實施例中，第一角度716處於約92°到95°範圍內或為其它合適的值。由與第一點202對準的水平線715和柱結構101的第二側壁定義第二角度718。在一些實施例中，第二角度718處於約88°到90°範圍內或為其它合適的值。第一點202設置在半導體基底102的前側表面102f之下。在一些實施例中，第一高度h1和第二高度h2對應於溝槽102t的高度。
在一些實施例中，第一硬罩幕層704可例如為或包括例如二氧化矽的氧化物或其它合適的介電材料。第二硬罩幕層706可例如為或包括非晶碳其它合適的介電材料。上部介電層708可例如為或包括氮氧化矽、碳氧化矽或類似物。
如圖8的橫截面圖800中所示出，側壁保護層802沿著定義溝槽102t的半導體基底102的多個側壁形成。在一些實施例中，側壁保護層802可例如通過熱氧化、CVD、PVD或其它合適的沉積或生長製程來沉積或生長。在另外的實施例中，側壁保護層802可例如為或包括例如二氧化矽的氧化物或其它合適的介電材料。
如圖9的橫截面圖900中所示出，半導體基底102經圖案化以使溝槽102t擴大且進一步定義柱結構101。在一些實施例中，圖案化製程可包含根據罩幕層堆疊（圖8的罩幕層堆疊702）使半導體基底102暴露於一或多種蝕刻劑。在另外的實施例中，圖9的圖案化製程可包含在比圖7的一或多個幹式蝕刻更低的壓力下執行一或多個幹式蝕刻。此外，在執行圖9的圖案化製程之後，執行移除製程以移除罩幕層堆疊（圖8的罩幕層堆疊702）。此外，圖9的一或多個幹式蝕刻製程的功率、時間、壓力以及角度被配置成定義溝槽102t的第三長度L3和柱結構101和/或溝槽102t的第三高度h3。在一些實施例中，第三長度L3處於約0.3微米到0.4微米範圍內或處於約0.24微米到0.4微米範圍內。在另外的實施例中，第三長度L3處於第一長度L1的約80%到100%範圍內（例如處於約0.8×L1到L1範圍內）。因此，在一些實施例中，第三長度L3實質上等於第一長度L1。在另外的實施例中，第三長度L3與半導體基底102的下表面102ls對準。在一些實施例中，柱結構101的寬度從第二點204到第三點206持續地減小。
第三角度902定義在柱結構101的側壁與實質上水平線904之間。在一些實施例中，實質上水平線904與第二點204垂直對準且與半導體基底102的前側表面102f平行。在一些實施例中，第三角度902處於約90°到93°範圍內。柱結構101的第三高度h3定義為從半導體基底102的前側表面102f到第三點206。第三點206可與半導體基底102的下表面102ls對準。在一些實施例中，第三高度h3可為約7微米、約8.5微米，或處於約6.5微米到8.5微米範圍內。在又其它實施例中，在執行圖9的一或多個幹式蝕刻之後，可執行移除製程（例如濕式蝕刻）以移除側壁保護層802。在另外的實施例中，側壁保護層802可在圖9的圖案化製程期間保留在適當位置，因此側壁保護層802可防止損害半導體基底102的定義溝槽102t和/或柱結構101的上部分（例如在前側表面102f與第二點204之間的區）的側壁。這繼而可確保由圖7的圖案化製程定義的尺寸（例如第一寬度w1、第二寬度w2、第一長度L1、第一高度h1、第二高度h2和/或第二長度L2）在圖9的圖案化製程期間實質上並不發生變化。在另外的實施例中，執行圖7和圖9的圖案化製程以使得溝槽102t分別具有高縱橫比（例如大於約20:1的縱橫比）。
如圖10的橫截面圖1000中所示出，絕緣體層108沿著半導體基底102的前側表面102f和定義溝槽102t的半導體基底102的側壁形成。在一些實施例中，絕緣體層108可例如為或包括例如二氧化矽的氧化物或其它合適的介電材料，且/或可形成為厚度大於250埃或處於約250埃到900埃範圍內或為其它合適的值。在另外的實施例中，絕緣體層108可例如通過例如濺鍍、CVD、PVD、熱氧化或其它合適的生長或沉積製程沉積。在一些實施例中，絕緣體層108可僅通過熱氧化形成。隨後，多個電容器電極層110a到電容器電極層110d和多個電容器介電層112a到電容器介電層112d形成於半導體基底102的溝槽102t內。上述層經形成以使得其與定義溝槽102t的柱結構101的側壁和半導體基底102的側壁共形，由此定義每一溝槽102t內的空腔103。空腔103定義在最上電容器介電層112d的側壁之間。此外，頂蓋介電層114形成在最上電容器介電層112d上方。在一些實施例中，電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d可例如分別通過ALD、CVD、PVD或其它合適的沉積或生長製程形成。在另外的實施例中，上述層可僅通過ALD沉積，因此可執行ALD製程來沉積每一層。在另外的實施例中，頂蓋介電層114可例如通過ALD、CVD或其它合適的沉積或生長製程形成。
在後續處理步驟期間，電容器電極層110a到電容器電極層110d和/或電容器介電層112a到電容器介電層112d可（例如通過熱退火製程）暴露於高熱量。高熱量可引起電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d熱膨脹，使得上述層可膨脹到空腔103中。這在電容器電極層110a到電容器電極層110d和電容器介電層112a到電容器介電層112d膨脹時部分地減輕施加於半導體基底102和/或柱結構101的力。因此，可減少半導體基底102和/或柱結構101的開裂、變形和/或破裂。
在另外的實施例中，頂蓋介電層114經形成以使得其在每一溝槽102t內延伸，由此利用第一氣體壓力密封空腔103，分別例如參看圖2和圖6B。因此，頂蓋介電層104可沿著最上電容器介電層112d的上表面連續地延伸。在這類實施例中，每一空腔103定義在頂蓋介電層114的多個內側壁之間。
如圖11的橫截面圖1100中所示出，電容器電極層110a到電容器電極層110d和/或電容器介電層112a到電容器介電層112d經圖案化，由此定義溝槽電容器106。在一些實施例中，用於圖案化每一電容器電極層110a到電容器電極層110d和/或電容器介電層112a到電容器介電層112d的製程包含：在目標電容器介電層和/或電容器介電層上方形成罩幕層（未示出）；使目標電容器介電層和/或電容器介電層的未遮蔽區暴露於一或多種蝕刻劑，由此減小目標層的寬度；以及執行移除製程（例如濕式蝕刻製程）以移除罩幕層。舉例來說，可對第一電容器電極層110a執行根據第一罩幕層（未示出）的第一圖案化製程，可對第二電容器電極層110b和第一電容器介電層112a執行根據第二罩幕層（未示出）的第二圖案化製程，且可為其餘電容器層執行額外圖案化製程。此外，蝕刻終止層116形成在溝槽電容器106的上表面上方。在一些實施例中，蝕刻終止層116可通過CVD、PVD、ALD或其它合適的生長或沉積製程來沉積。在一些實施例中，蝕刻終止層116可例如為或包括氮化矽、碳化矽或其它合適的介電材料。
如圖12的橫截面圖1200中所示出，第一介電層402形成在半導體基底102上方且第二介電層404形成在第一介電層402上方。在一些實施例中，第一介電層402和/或第二介電層404可例如分別為或包括例如二氧化矽的氧化物、未經摻雜的矽玻璃、前述內容的任何組合或其它合適的介電材料。此外，層間介電（ILD）層406形成在第二介電層404上方。在一些實施例中，ILD層406、第一介電層402以及第二介電層404可例如分別通過CVD、PVD、熱氧化或其它合適的沉積或生長製程形成。在一些實施例中，ILD層406可例如為或包括二氧化矽、低k介電材料、極低k介電材料其它合適的介電材料。另外，ILD層406、第一介電層402以及第二介電層404經圖案化以定義溝槽電容器106上方的多個接觸開口1202並暴露電容器電極層110a到電容器電極層110d中的每一個的上表面。
如圖13的橫截面圖1300中所示出，導通孔118形成在電容器電極層110a到電容器電極層110d上方。在一些實施例中，用於形成導通孔118的製程可包含：在半導體基底102上方（例如通過CVD、PVD、濺鍍、電鍍、無電電鍍等）沉積導電材料（例如銅、鋁、鎢、氮化鈦、氮化鉭等），由此填充接觸開口（圖12的接觸開口1202）；以及對導電材料執行平坦化製程（例如化學機械平坦化（chemical mechanical planarization，CMP）製程）直到達到ILD層406的上表面為止，由此定義導通孔118。
如由圖14的橫截面圖1400示出，內連線結構117的其餘層形成在溝槽電容器106上方。內連線結構117包含內連線介電結構122、多個導電線120和多個導通孔118。在一些實施例中，內連線結構117包含ILD層406和多個介電保護層408。在一些實施例中，ILD層406和/或介電保護層408可例如分別通過CVD、PVD、熱氧化或其它合適的沉積或生長製程來沉積。此外，導電線120和/或導通孔118可通過單一鑲嵌製程或雙重鑲嵌製程形成。在又其它實施例中，導電線120可例如為或包括鎢、銅、鋁、氮化鈦、氮化鉭或其它合適的導電材料。
圖15示出根據本揭露的形成包含設置於溝槽內並橫向相鄰於溝槽內的空腔的溝槽電容器的積體電路（IC）的方法1500。雖然將方法1500示出和/或描述為一系列動作或事件，但應瞭解，所述方法不限於所示出的次序或動作。因此，在一些實施例中，動作可以與所示出的不同次序進行，且/或可同時進行。此外，在一些實施例中，所示出的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，可省略一些所示出的動作或事件，且可包含其它未示出的動作或事件。
在動作1502處，罩幕層堆疊形成在半導體基底的前側表面上方。圖7示出對應於動作1502的一些實施例的橫截面圖700。
在動作1504處，根據罩幕層堆疊對半導體基底執行第一圖案化製程，由此定義柱結構的上部分和相鄰溝槽的上部分。柱結構橫向設置在多個溝槽之間。此外，柱結構的寬度從半導體基底的前側表面到第一點持續地減小，所述第一點設置在前側表面下方。圖7示出對應於動作1504的一些實施例的橫截面圖700。
在動作1506處，側壁保護層沿著定義柱結構和溝槽的半導體基底的側壁形成。圖8示出對應於動作1506的一些實施例的橫截面圖800。
在動作1508處，根據罩幕層堆疊對半導體基底執行第二圖案化製程，由此擴大溝槽且增大柱結構的高度。圖9示出對應於動作1508的一些實施例的橫截面圖900。
在動作1510處，絕緣體層、多個電容器電極層以及多個電容器介電層形成在半導體基底的前側表面上方和溝槽內。因此，上述層與柱結構的側壁共形，由此定義每一溝槽中的空腔。圖10示出對應於動作1510的一些實施例的橫截面圖1000。
在動作1512處，對電容器電極層和電容器介電層執行圖案化製程，由此定義溝槽電容器。圖11示出對應於動作1512的一些實施例的橫截面圖1100。
在動作1514處，內連線結構形成在溝槽電容器和半導體基底的前側表面上方。圖12到圖14示出對應於動作1514的一些實施例的橫截面圖1200到橫截面圖1400。
相應地，在一些實施例中，本揭露涉及一種積體電路（IC），其包括柱結構，所述柱結構設置於基底內且具有從基底的前側表面到位於前側表面下方的點持續地減小的寬度。溝槽電容器包含第一溝槽區段和第二溝槽區段，所述第一溝槽區段和所述第二溝槽區段凹入到基底中且定義設置於柱結構的相對側上的第一空腔和第二空腔。
在一些實施例中，本申請案提供一種積體電路（IC），其包含：基底，具有定義溝槽的多個側壁，其中所述溝槽延伸到基底的前側表面中；溝槽電容器，包含多個電容器電極層和多個電容器介電層，所述多個電容器電極層和所述多個電容器介電層分別襯於溝槽且定義基底內的空腔；以及柱結構，設置於基底內且鄰接溝槽，其中柱結構具有第一寬度和小於第一寬度的第二寬度，其中第一寬度與基底的前側表面對準且第二寬度與設置在前側表面之下的第一點對準。
在一些實施例中，本申請案提供一種半導體結構，其包含：基底；溝槽電容器，包含上覆於基底的前側表面的多個電容器電極層和多個電容器介電層，其中多個電容器電極層和多個電容器介電層定義突起到基底中的第一溝槽區段和第二溝槽區段，且進一步定義第一空腔和第二空腔，第一空腔和第二空腔分別凹入到第一溝槽區段和第二溝槽區段處的基底中；以及柱結構，橫向設置於第一溝槽區段與第二溝槽區段之間，其中柱結構的寬度在第一方向上持續地減小，第一方向從前側表面朝向第一溝槽區段和第二溝槽區段的底表面。
在一些實施例中，本申請案提供一種用於形成溝槽電容器的方法，所述方法包含：對基底的前側表面執行第一圖案化製程以定義溝槽的上部分和柱結構的上部分，其中執行第一圖案化製程以使得從前側表面到前側表面下方的第一點減小柱結構的寬度；對基底執行第二圖案化製程以擴大溝槽並增加柱結構的高度；以及在溝槽內形成多個電容器介電層和多個電容器電極層，使得在最上電容器介電層的多個側壁之間定義空腔，其中所述空腔設置於溝槽內，且其中最上電容器介電層密封所述空腔。
前述內容概述若干實施例的特徵以使本領域的技術人員可更好地理解本揭露內容的各個方面。本領域的技術人員應瞭解，其可很容易地將本揭露用作設計或修改用於實現本文引入的實施例的相同目的和/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本揭露的精神和範圍，且其可在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100、200、300、400、500、600a、600b:積體電路 101:柱結構 101us:上表面 102:半導體基底 102f:前側表面 102ls:下表面 102t:溝槽 103:空腔 104:摻雜區 106:溝槽電容器 106ts:溝槽區段 108:絕緣體層 110a、110b、110c、110d:電容器電極層 112a、112b、112c、112d:電容器介電層 114:頂蓋介電層 116:蝕刻終止層 117:內連線結構 118:導通孔 120:導電線 122:內連線介電結構 202:第一點 204:第二點 206:第三點 402、404:介電層 406:層間介電層 408:介電保護層 700、800、900、1000、1100、1200、1300、1400:橫截面圖 702:罩幕層堆疊 704、706:硬罩幕層 708:上部介電層 710:抗反射塗層 712:光阻 715、904:水平線 716、718、902:角度 802:側壁保護層 1202:接觸開口 1500:方法 1502、1504、1506、1508、1510、1512、1514:動作 h1、h2、h3:高度 L1、L2、L3:長度 t1、t2、t3:厚度 w1、w2:寬度
當結合附圖閱讀時，從以下詳細描述中最好地理解本揭露的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可以任意增大或減小各種特徵的尺寸。 圖1示出包含設置於溝槽內並橫向相鄰於溝槽內的空腔的溝槽電容器的積體電路（IC）的一些實施例的橫截面圖。 圖2到圖4示出圖1的IC的一些替代性實施例的橫截面圖。 圖5、圖6A以及圖6B示出包含設置於基底內的多個柱結構和鄰接每一柱結構的溝槽電容器的IC的一些實施例的橫截面圖。 圖7到圖14示出形成具有設置於溝槽內並橫向相鄰於溝槽內的空腔的溝槽電容器的積體晶片（integrated chip，IC）的方法的一些實施例的橫截面圖。 圖15示出用於形成具有設置於溝槽內並橫向相鄰於溝槽內的空腔的溝槽電容器的IC的方法的一些實施例的流程圖。
100:積體電路
101:柱結構
102:半導體基底
102f:前側表面
102t:溝槽
103:空腔
104:摻雜區
106:溝槽電容器
106ts:溝槽區段
108:絕緣體層
110a、110b、110c、110d:電容器電極層
112a、112b、112c、112d:電容器介電層
114:頂蓋介電層
116:蝕刻終止層
117:內連線結構
118:導通孔
120:導電線
122:內連線介電結構
w1、w2:寬度

Claims (20)

  1. 一種積體電路，包括： 基底，包括定義溝槽的多個側壁，其中所述溝槽延伸到所述基底的前側表面中； 溝槽電容器，包括多個電容器電極層和多個電容器介電層，所述多個電容器電極層和所述多個電容器介電層分別襯於所述溝槽且定義所述基底內的空腔；以及 柱結構，設置於所述基底內且鄰接所述溝槽，其中所述柱結構具有第一寬度和小於所述第一寬度的第二寬度，其中所述第一寬度與所述基底的所述前側表面對準且所述第二寬度與設置在所述前側表面之下的第一點對準。
  2. 如請求項1所述的積體電路，其中所述柱結構的寬度從所述第一點到第二點持續地增大，其中所述第二點設置在所述第一點之下。
  3. 如請求項2所述的積體電路，其中所述柱結構的寬度從所述第二點到第三點持續地減小，其中所述第三點設置在所述第二點之下，且其中所述第三點與所述基底的下表面對準，所述下表面定義所述溝槽的底部。
  4. 如請求項1所述的積體電路，其中所述柱結構包括設置於所述基底的所述前側表面與所述第一點之間的第一彎曲側壁區段，其中所述柱結構包括設置在所述第一彎曲側壁區段之下的垂直側壁區段。
  5. 如請求項4所述的積體電路，其中所述柱結構包括設置在所述垂直側壁區段之下的第二彎曲側壁區段。
  6. 如請求項1所述的積體電路，其中所述多個電容器介電層包括最上電容器介電層，所述最上電容器介電層連續地襯於所述溝槽且密封所述溝槽內的所述空腔。
  7. 如請求項1所述的積體電路，進一步包括： 絕緣體層，所述絕緣體層從所述基底的所述前側表面連續地延伸到定義所述溝槽的所述基底的所述多個側壁，其中所述絕緣體層設置於所述溝槽電容器與所述基底之間，其中所述絕緣體層的厚度分別大於所述多個電容器電極層和所述多個電容器介電層的厚度。
  8. 如請求項7所述的積體電路，其中所述絕緣體層沿著所述柱結構的多個側壁和上表面連續地延伸。
  9. 如請求項7所述的積體電路，其中所述絕緣體層包括第一介電材料，且所述電容器介電層包括不同於所述第一介電材料的第二介電材料。
  10. 一種半導體結構，包括： 基底； 溝槽電容器，包括上覆於所述基底的前側表面的多個電容器電極層和多個電容器介電層，其中所述多個電容器電極層和所述多個電容器介電層定義突起到所述基底中的第一溝槽區段和第二溝槽區段，且進一步定義第一空腔和第二空腔，所述第一空腔和所述第二空腔分別凹入到所述第一溝槽區段和所述第二溝槽區段處的所述基底中；以及 柱結構，橫向設置於所述第一溝槽區段與所述第二溝槽區段之間，其中所述柱結構的寬度在第一方向上持續地減小，所述第一方向從所述前側表面朝向所述第一溝槽區段和所述第二溝槽區段的底表面。
  11. 如請求項10所述的半導體結構，其中所述柱結構包括第一傾斜側壁區段、第二傾斜側壁區段以及第三傾斜側壁區段，其中所述第二傾斜側壁區段垂直地設置於所述第一傾斜側壁區段與所述第三傾斜側壁區段之間，其中所述第一傾斜側壁區段和所述第三傾斜側壁區段在相同方向上傾斜，所述相同方向與所述第二傾斜側壁區段的角度的方向相對。
  12. 如請求項10所述的半導體結構，其中所述第一空腔和所述第二空腔的寬度在所述第一方向上持續地增大。
  13. 如請求項10所述的半導體結構，其中所述柱結構在所述第一方向上沿著第一垂直距離持續地減小，其中所述柱結構的第一寬度大於所述第一垂直距離，且其中所述第一寬度與所述基底的所述前側表面對準。
  14. 如請求項10所述的半導體結構，進一步包括： 絕緣體層，設置於所述基底與所述第一溝槽區段和所述第二溝槽區段之間，其中所述絕緣體層沿著所述柱結構的多個側壁和上表面連續地延伸，其中所述絕緣體層的厚度在所述第一方向上持續地增大。
  15. 如請求項14所述的半導體結構，其中所述絕緣體層包括二氧化矽，且所述多個電容器介電層分別包括高介電常數介電材料。
  16. 如請求項14所述的半導體結構，其中沿著所述柱結構的所述上表面設置的所述絕緣體層的第一厚度小於沿著所述柱結構的所述多個側壁設置的所述絕緣體層的第二厚度。
  17. 如請求項10所述的半導體結構，其中所述柱結構具有彎曲上表面。
  18. 一種用於形成溝槽電容器的方法，所述方法包括： 對基底的前側表面執行第一圖案化製程以定義溝槽的上部分和柱結構的上部分，其中執行所述第一圖案化製程以使得從所述前側表面到所述前側表面下方的第一點減小所述柱結構的寬度； 對所述基底執行第二圖案化製程以擴大所述溝槽並增加所述柱結構的高度；以及 在所述溝槽內形成多個電容器介電層和多個電容器電極層，使得在最上電容器介電層的多個側壁之間定義空腔，其中所述空腔設置於所述溝槽內，且其中所述最上電容器介電層密封所述空腔。
  19. 如請求項18所述的用於形成溝槽電容器的方法，進一步包括： 沿著定義所述溝槽的所述基底的多個側壁形成側壁保護層，其中所述側壁保護層在所述第一圖案化製程之後且在所述第二圖案化製程之前形成。
  20. 如請求項18所述的用於形成溝槽電容器的方法，其中執行所述第二圖案化製程以使得所述柱結構的寬度從第二點到所述基底的下表面持續地減小，其中所述第二點垂直地設置在所述第一點之下，且所述基底的所述下表面定義所述溝槽的底表面。
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