TW202010045A - 用於高密度溝槽電容器的薄膜方案 - Google Patents

用於高密度溝槽電容器的薄膜方案 Download PDF

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林均穎
楊錦煌
許庭禎
英傑 徐
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Abstract

本申請案之各種實施例係關於一種具有一高電容密度之溝槽電容器。在一些實施例中，該溝槽電容器上覆於基板且填充藉由該基板界定之一溝槽。該溝槽電容器包括一下電容器電極、一電容器介電質層及一上電容器電極。該電容器介電質層上覆於該下電容器電極且加襯裡於該溝槽。該上電容器電極上覆於該電容器介電質層且在該電容器介電質層上方加襯裡於該溝槽。該電容器介電質層包括一高介電係數材料(high κ dielectric material)。藉由針對該介電質層使用一高介電係數材料，該溝槽電容器可具有適用於配合高效能行動裝置使用之一高電容密度。

Description

用於高密度溝槽電容器的薄膜方案
本發明實施例係有關用於高密度溝槽電容器的薄膜方案。
行動電話及其他行動裝置通常依賴於離散安裝至行動裝置之印刷電路板(PCB)且藉由PCB電耦合至行動裝置之積體電路(IC)之陶瓷電容器及其他被動裝置。然而，此使用PCB上之大量表面積且因此限制行動裝置大小及/或行動裝置功能性。此外，離散安裝且電耦合被動裝置增加製造成本。因此，行動裝置愈加轉向整合式被動裝置(IPD)以降低大小、降低成本且增加功能性。一IPD係嵌入一單個單片裝置中且封裝為一積體電路(IC)之一或多個被動裝置之一集合。
本發明的一實施例係關於一種半導體結構，其包括：一基板，其界定一溝槽；及一溝槽電容器，其上覆於該基板且填充該溝槽，其中該溝槽電容器包括：一下電容器電極；一基底電容器介電質層，其上覆於該下電容器電極且加襯裡於該溝槽；一高κ電容器介電質層，其上覆於該基底電容器介電質層且在該基底電容器介電質層上方加襯裡於該溝槽，其中該高κ電容器介電質層具有大於該基底電容器介電質層之介電常數之一介電常數κ；及一上電容器電極，其上覆於該高κ電容器介電質層且在該高κ電容器介電質層上方加襯裡於該溝槽。
本發明的一實施例係關於一種形成一溝槽電容器之方法，該方法包括：對一基板執行一蝕刻以形成一溝槽；沿著該溝槽之側壁形成一下電容器電極；形成上覆於該基板及該下電容器電極且進一步在該下電容器電極上方加襯裡於該溝槽之一介電質層，其中該介電質層包含一高介電係數材料；形成上覆於該介電質層且在該介電質層上方加襯裡於該溝槽之一電極層；及圖案化該電極層及該介電質層以分別形成堆疊於該下電容器電極上之一上電容器電極及一電容器介電質層。
本發明的一實施例係關於一種半導體結構，其包括：一基板；及一溝槽電容器，其上覆於該基板，其中該溝槽電容器包括一基板電極、複數個溝槽電極及複數個電容器介電質層，其中該基板電極藉由該基板之一摻雜區界定，其中該等溝槽電極及該等電容器介電質層交替堆疊於該基板電極上方且界定突出至該基板中之複數個溝槽區段，其中該等溝槽電極及該等電容器介電質層在該等溝槽區段處凹入該基板中，且其中該等電容器介電質層包括一高介電係數材料。
本發明實施例提供許多不同實施例或實例以實施本發明實施例之不同構件。在下文描述組件及配置之特定實例以簡化本發明實施例。當然，此等僅為實例且並不意欲為限制性的。例如，在下列描述中之將一第一構件形成在一第二構件上方或上可包含其中將第一構件及第二構件形成為直接接觸之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸之實施例。另外，本發明實施例可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指示各種實施例及/或所論述組態之間的一關係。
此外，為便於描述，可在本文中使用諸如「在…下方」、「在…下」、「下」、「在…上方」、「上」、「在…上」及類似物之空間相對術語以描述一個元件或構件與另一(若干)元件或構件之關係(如在圖中繪示)。除圖中描繪之定向外，空間相對術語亦意欲涵蓋在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此同樣可解釋本文中使用之空間相對描述符。
溝槽電容器通常嵌入整合式被動裝置(IPD)中且用於代替陶瓷電容器以降低行動裝置之大小，降低行動裝置之成本，增加行動裝置之功能性或以上之任何組合。在一些例項中，一溝槽電容器上覆於一半導體基板且填充藉由半導體基板界定之一溝槽。此外，溝槽電容器包括多個電極及一或多個介電質層，其中多個電極及(若干)介電質層交替堆疊在溝槽中。多個電極包括一基板電極及一或多個多晶矽電極。基板電極藉由加襯裡於溝槽之側壁之半導體基板之一摻雜區界定，且(若干)多晶矽電極經堆疊於基板電極上方。
溝槽電容器之一挑戰在於(若干)介電質層係氧化矽及/或氮化矽，其將溝槽電容器之一電容密度限制於不超過約每平方毫米800奈法拉(nF/mm2 )。此外，有限電容密度限制行動裝置之計算效能。
本申請案之各種實施例係關於一種具有一高電容密度之溝槽電容器。高電容密度可(例如)為大於約800、900或1000nF/mm2 之一電容密度。在一些實施例中，溝槽電容器上覆於基板且填充藉由該基板界定之一溝槽。溝槽電容器包括一下電容器電極、一電容器介電質層及一上電容器電極。下電容器電極藉由基板之一摻雜區界定，該溝槽延伸至該摻雜區中。電容器介電質層上覆於下電容器電極且加襯裡於溝槽。上電容器電極上覆於電容器介電質層且在電容器介電質層上方加襯裡於溝槽。電容器介電質層包括一高介電係數材料，諸如氧化鉿、氧化鋯或氧化鋁。藉由針對介電質層使用一高介電係數材料，溝槽電容器可具有適用於配合高效能行動裝置使用之一高電容密度。
參考圖1，提供包括一溝槽電容器102之一半導體結構之一些實施例之一剖面圖100。半導體結構可為一積體電路(IC)、一IPD或某一其他半導體結構或可為其等之部分。溝槽電容器102上覆於一半導體基板104且填充藉由半導體基板104界定之複數個溝槽104t。半導體基板104可為或包括(例如)一塊體半導體基板、一絕緣體上覆矽(SOI)基板或某一其他半導體基板。此外，半導體基板104可為或包括(例如)單晶矽、某一其他矽或某一其他半導體材料。溝槽電容器102包括複數個電容器電極106及複數個電容器介電質層108。
電容器電極106及電容器介電質層108經交替堆疊，使得電容器電極106之各者藉由電容器介電質層108之一對應者與電容器電極106之各相鄰者間隔。此外，電容器電極106及電容器介電質層108之寬度W自溝槽電容器102之一底部至溝槽電容器102之一頂部減小。在一些實施例中，電容器電極106之各者具有與電容器介電質層108之一緊鄰下層者相同之寬度，及/或電容器電極106之各者完全上覆於電容器電極106之一緊鄰下層者。在一些實施例中，溝槽電容器102在溝槽電容器102之相對側上具有一階梯形輪廓。電容器電極106及電容器介電質層108界定多個溝槽區段110，其等各填充溝槽104t之各自者。
電容器電極106包括一基板電極106s及複數個溝槽電極106t。基板電極106s係經摻雜之半導體基板104之一半導體區，故其係導電的。此外，基板電極106s具有不同於半導體基板104之一周圍半導體區104s之一摻雜輪廓。例如，基板電極106s可具有與周圍半導體區104s相同之摻雜類型，但具有高於周圍半導體區104s之一摻雜濃度。溝槽電極106t經堆疊於基板電極106s上方，且可為或包括(例如)摻雜多晶矽、金屬、某一其他導電材料或上述之任何組合。此外，溝槽電極106t之各者具有一厚度Te 。為便於繪示，厚度Te 僅針對溝槽電極106t之一者標記。在一些實施例中，厚度Te 係均勻的或實質上均勻的，及/或在約1500至4000埃、約1500至3250埃或約3250至4000埃之間。在一些實施例中，溝槽電極106t之各者係保形的。在一些實施例中，溝槽電極106t之一最頂部電極比溝槽電極106t之剩餘者厚。在一些實施例中，溝槽電極106t之最頂部電極在溝槽區段110之各者處界定一閉合間隙112。閉合間隙112可(例如)經氣密密封及/或可(例如)容納空氣及/或某一其他氣體。閉合間隙可(例如)歸因於溝槽104t在溝槽電容器102之形成期間具有一高高寬比(即，一高高度與寬度比)而形成。
電容器介電質層108將電容器電極106彼此分離且電絕緣。此外，電容器介電質層108係或包括一高介電係數材料。高介電係數材料具有大於氮化矽之介電常數及/或大於約10、20或50之一介電常數κ。高介電係數材料可為或包括(例如)氧化鉿、氧化鋯、氧化鋁、某一其他高κ介電質或上述之任何組合。因為電容器介電質層108係或包括高介電係數材料，故溝槽電容器102可具有適用於配合高效能行動裝置使用之一高電容密度。高電容密度可(例如)為大於約800、900或1000nF/mm2 之一電容密度。
在一些實施例中，電容器介電質層108各包括一高κ電容器介電質層108hk及一基底電容器介電質層108b。為便於繪示，僅針對電容器介電質層108之一者標記高κ電容器介電質層108hk，且僅針對一些電容器介電質層108標記基底電容器介電質層108b。高κ電容器介電質層108hk上覆於基底電容器介電質層108b且係或包括高介電係數材料(例如，具有大於約10之一介電常數κ之一材料)。此外，高κ電容器介電質層108hk具有一厚度Thk 。為便於繪示，僅針對電容器介電質層108之一者之高κ電容器介電質層108hk標記厚度Thk 。在一些實施例中，厚度Thk 係均勻的或實質上均勻的，及/或在約25至50埃、約25至35埃或約35至50埃之間。此外，在一些實施例中，高κ電容器介電質層108hk係保形的。
基底電容器介電質層108b下伏於高κ電容器介電質層108hk且係或包括具有小於或約10、6或3.9之一介電常數κ之一材料。例如，基底電容器介電質層108b可為或包括氧化矽、氮化矽、某一其他介電質或上述之任何組合。此外，基底電容器介電質層108b具有小於高κ電容器介電質層108hk之介電常數之一介電常數κ且具有一厚度Tb 。為便於繪示，僅針對電容器介電質層108之一者之基底電容器介電質層108b標記厚度Tb 。在一些實施例中，厚度Tb 係均勻的或實質上均勻的，及/或在約20至40埃、約20至30埃或約30至40埃之間。此外，在一些實施例中，基底電容器介電質層108b係保形的。基底電容器介電質層108b在對應電極之間提供增強電絕緣以降低洩漏電流，藉此增強溝槽電容器102之效能及功率效率。
在一些實施例中，複數個導線114及複數個通路116上覆於溝槽電容器102。為便於繪示，僅將一些通路116標記為116。導線114包括一第一電容器導線114f及一第二電容器導線114s。第一電容器導線114f自溝槽電容器102之一底部至電容器之一頂部藉由通路116電耦合至電容器電極106之每隔一個電極。第二電容器導線114s藉由通路116電耦合至電容器電極106之剩餘者。第一電容器導線114f可(例如)界定溝槽電容器102之一陰極，而第二電容器導線114s可(例如)界定溝槽電容器102之一陽極，或反之亦然。導線114及通路116可為或包括(例如)銅、鋁銅、鋁、鎢、某一其他金屬、某一其他導電材料或上述之任何組合。
雖然溝槽電容器102經繪示為具有兩個溝槽區段110，但在其他實施例中可採用更多或更少溝槽區段110。雖然溝槽電容器102經繪示為具有三個溝槽電極106t，但在其他實施例中可採用更多或更少溝槽電極106t。在此等實施例中，電容器介電質層108之數目隨著溝槽電極106t之數目增大或減少。雖然溝槽電容器102經繪示為具有基板電極106s，但可在其他實施例中省略基板電極106s。雖然電容器介電質層108之各者經繪示為具有基底電容器介電質層108b及高κ電容器介電質層108hk，但在其他實施例中可省略一個、一些或所有電容器介電質層108中之基底電容器介電質層108b。在一些此等其他實施例中，不具有基底電容器介電質層108b之一或多個電容器介電質層108各完全或實質上藉由高κ電容器介電質層108hk界定。
參考圖2A，提供其中省略在溝槽區段110處之閉合間隙112之圖1之半導體結構之一些替代性實施例之一剖面圖200A。此外，在一些實施例中，溝槽電極106t之一最頂部電極具有與溝槽電極106t之剩餘者相同或實質上相同之厚度Te 。
參考圖2B，提供其中使用敞開間隙202替換在溝槽區段110處之閉合間隙112之圖1之半導體結構之一些替代性實施例之一剖面圖200B。敞開間隙202吸收藉由溝槽區段110在半導體基板104上誘發之應力，此可降低半導體基板104翹曲、斷裂或破裂之可能性。在一些實施例中，溝槽電極106t之一最頂部電極亦具有與溝槽電極106t之剩餘者相同或實質上相同之厚度Te 。
參考圖3，提供其中溝槽電容器102具有三個或三個以上溝槽區段110之圖1之半導體結構之一些替代性實施例之一剖面圖300。繪示溝槽電容器102之三個溝槽區段110，且溝槽電容器102之零個或更多個額外溝槽區段可處於各省略號處。零個或更多個額外溝槽區段可(例如)各為所繪示之溝槽電容器102之一中間溝槽區段110i。
參考圖4，提供其中溝槽電容器102具有三個溝槽區段110且藉由一後段製程(BEOL)互連結構402覆蓋之圖3之半導體結構之一些更詳細實施例之一剖面圖400。BEOL互連結構402包括一層間介電質(ILD)層404及上覆於ILD層404之一金屬間介電質(IMD)層406，且進一步包括複數個導線114及複數個通路116。為便於繪示，僅將一些導線114標記為114，且僅將一些通路116標記為116。
ILD層404及IMD層406可為或包括(例如)二氧化矽、一低κ介電質、氮化矽、某一(些)其他適當介電質或上述之任何組合。如本文使用，一低κ介電質可為例如具有低於約3.9、3、2或1之一介電常數κ之一介電質。導線114及通路116交替堆疊於ILD層404及IMD層406中，且可為或包括(例如)銅、鋁銅、鋁、鎢、某一其他金屬或導電材料或上述之任何組合。
在一些實施例中，一蝕刻停止層408上覆且保形於溝槽電容器102。蝕刻停止層408可(例如)在通路116之一最底部層之形成期間充當一蝕刻停止。此外，蝕刻停止層408可(例如)係或包括氮化矽、氮氧化矽、氧化矽、某一其他介電質材料或上述之任何組合。
在一些實施例中，間隔件410加襯裡於溝槽電極106t之側壁。此外，在一些實施例中，間隔件410藉由間隔件襯層412與溝槽電極106t之側壁分離。為便於繪示，僅將一些間隔件410標記為410，且僅將一些間隔件襯層412標記為412。間隔件410可係或包括(例如)氮化矽、氮氧化矽、氧化矽、某一其他介電質材料或上述之任何組合。間隔件襯層412係不同於間隔件410之一材料且可為或包括(例如)氧化矽、某一其他介電質材料或上述之任何組合。
參考圖5A，提供其中溝槽區段110經配置成一二維(2D)溝槽陣列502之圖3之半導體結構之一些更詳細實施例之一俯視圖500A。為便於繪示，僅將一些溝槽區段110標記為110。圖3之剖面圖300可(例如)沿著圖5A中之線A取得。
2D溝槽陣列502包括複數個列及複數個行。在一些實施例中，2D溝槽陣列502包括兩個行(例如，在一X維度上)及8個列(例如，在一Y維度上)。在替代性實施例中，2D溝槽陣列502具有更多或更少列及/或更多或更少行。在一些實施例中，2D溝槽陣列502在2D溝槽陣列502之兩個維度上具有鏡像對稱性。例如，2D溝槽陣列502可關於在X維度上等分2D溝槽陣列502之一第一軸對稱，且可進一步關於在Y維度上等分2D溝槽陣列502之一第二軸對稱。在一些實施例中，溝槽區段110共用一共同佈局及/或共用一共同定向。共同佈局可(例如)係矩形、方形、圓形、橢圓形或某一其他形狀。
參考圖5B，提供其中2D溝槽陣列502具有旋轉對稱性之圖5A之半導體結構之一些替代性實施例之一俯視圖500B。圖3之剖面圖300可(例如)沿著圖5B中之線A之一實線部分及/或圖5B中之線B之一實線部分取得。
2D溝槽陣列502經劃分為N個子陣列502s，其中N係大於1之一整數。此外，子陣列502s各在一個子陣列502s圍繞2D溝槽陣列502之一中心C旋轉時相對於子陣列502s之一鄰接子陣列旋轉約R度，其中R係360除以N之商數。例如，若N等於4，則R等於90度。子陣列502s具有相同數目個溝槽區段110且各與2D溝槽陣列502之一外邊緣接界。在一些實施例中，子陣列502s共用一第一共同佈局及/或共用一共同大小。在一些實施例中，溝槽區段110共用一第二共同佈局及/或共用一共同定向。第一共同佈局及/或第二共同佈局可(例如)係矩形、方形、圓形、橢圓形或某一其他形狀。
溝槽區段110可(例如)在垂直於或橫向於溝槽區段110之各自長度之方向上誘發半導體基板(未展示，見圖3之半導體基板104)上之應力。此應力可(例如)在由溝槽區段110誘發之應力不平衡時導致半導體基板翹曲、斷裂或破裂。例如，由溝槽區段110誘發之應力可在所有溝槽區段110具有相同定向時不平衡。旋轉對稱性平衡由溝槽區段110誘發之應力以降低半導體基板翹曲、斷裂或破裂之可能性。
雖然使用根據圖1之實施例之溝槽區段110繪示圖3、圖4、圖5A及圖5B，但應瞭解，在其他實施例中，可在圖3、圖4、圖5A及圖5B內使用根據圖2A及圖2B之實施例之溝槽區段110。例如，在其他實施例中，圖3及圖4中之溝槽區段110可各作為圖2A中之溝槽區段110進行繪示及描述。如另一實例，在其他實施例中，圖3及圖4中之溝槽區段110可各作為圖2B中之溝槽區段110進行繪示及描述。
參考圖6至圖17，一系列剖面圖600至1700繪示用於形成包括具有一高電容密度之一溝槽電容器之一半導體結構之一方法之一些實施例。半導體結構可為一IC、一IPD或某一其他半導體結構或可為其等之部分。
如藉由圖6之剖面圖600繪示，圖案化一半導體基板104以形成複數個溝槽104t。在一些實施例中，在自上而下觀看時，溝槽104t經配置成一陣列(在圖6之剖面圖600中不可見)。該陣列可(例如)具有與圖5A及圖5B之任一者中之2D溝槽陣列502相同之佈局。半導體基板104可為或包括(例如)一塊體半導體基板、一SOI基板或某一其他半導體基板。此外，半導體基板104可為或包括(例如)單晶矽、某一其他矽或某一其他半導體材料。
在一些實施例中，用於執行圖案化之一製程包括在具有溝槽104t之一佈局之半導體基板104上方形成一遮罩602，且隨後在遮罩602處於適當位置中之情況下對半導體基板104執行一蝕刻。在一些此等實施例中，用於執行圖案化之製程進一步包括在蝕刻之後移除遮罩602。遮罩602可係或包括(例如)光阻劑、氧化矽、氮化矽、某一其他硬遮罩材料、某一其他遮罩材料或上述之任何組合。在其中遮罩602係一硬遮罩材料之一些實施例中，遮罩之形成包括在半導體基板104上方沉積或生長一硬遮罩層，在硬遮罩層上方形成一光阻劑遮罩，在光阻劑遮罩處於適當位置中之情況下對硬遮罩層執行一蝕刻及在蝕刻之後移除光阻劑遮罩。在一些實施例中，用於執行圖案化之製程係一光微影製程之部分。
如藉由圖7之剖面圖700繪示，(例如，使用p型或n型摻雜劑)摻雜半導體基板104以形成一基板電極106s。基板電極106s係半導體基板104之一經摻雜半導體區且歸因於摻雜而係導電的。此外，基板電極106s上覆於具有一不同摻雜輪廓之半導體基板104之一周圍半導體區104s。在一些實施例中，基板電極106s具有與周圍半導體區104s相同之摻雜類型(例如，p型或n型)，但具有高於周圍半導體區104s之一摻雜濃度。此外，基板電極106s加襯裡於溝槽104t (見(例如)圖6)，且在一些實施例中，將溝槽104t與周圍半導體區104s完全分離。基板電極106s可(例如)藉由離子植入或某一其他摻雜製程形成。
如藉由圖8之剖面圖800繪示，在半導體基板104上形成複數個多層薄膜802。例如，複數個多層薄膜802可包括一第一多層薄膜802f、一第二多層薄膜802s及一第三多層薄膜802t。多層薄膜802經堆疊且加襯裡於溝槽104t (見(例如)圖7)。此外，多層薄膜802包括個別電極層804及分別上覆於電極層804之個別介電質層806。在一些實施例中，電極層804及介電質層806之各者按一均勻或實質上均勻厚度保形地加襯裡於溝槽104t。
電極層804係導電的且可係或包括金屬、摻雜多晶矽、某一其他導電材料或上述之任何組合。此外，電極層804之各者具有一厚度Te 。為便於繪示，僅針對電極層804之一者標記厚度Te 。在一些實施例中，厚度Te 在約1500至4000埃、約1500至3250埃或約3250至4000埃之間。在一些實施例中，電極層804之一最頂部層比電極層804之剩餘者厚。在一些實施例中，電極層804之最頂部層在溝槽104t之各者處界定一閉合間隙112。閉合間隙112可(例如)歸因於溝槽104t具有一高高寬比(即，一高高度與寬度比)而形成。在一些實施例中，電極層804藉由保形沉積形成及/或藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、無電式電鍍、電鍍、某一其他沉積或鍍覆製程或上述之任何組合形成。
介電質層806係或包括一高介電係數材料。高介電係數材料具有大於約10、20或50之一介電常數κ及/或可為或包括(例如)氧化鉿、氧化鋯、氧化鋁、某一其他高介電係數材料或上述之任何組合。如下文中可見，高介電係數材料使得溝槽電容器能夠形成以達成適用於配合高效能行動裝置使用之一高電容密度(例如，大於約800 nF/mm2 之一電容密度)。在一些實施例中，介電質層806藉由保形沉積形成及/或藉由CVD、PVD、原子層沉積(ALD)、某一其他沉積製程或上述之任何組合形成。
在一些實施例中，介電質層806各包括一高κ介電質層806hk及一基底介電質層806b。為便於繪示，僅針對介電質層806之一者標記高κ介電質層806hk，且僅針對一些介電質層806標記基底介電質層806b。高κ介電質層806hk上覆於基底介電質層806b且係或包括上文描述之高介電係數材料。此外，高κ介電質層806hk具有一厚度Thk 。為便於繪示，僅針對介電質層806之一者之高κ介電質層806hk標記厚度Thk 。在一些實施例中，厚度Thk 在約25至50埃、約25至35埃或約35至50埃之間。
基底介電質層806b下伏於高κ介電質層806hk且係或包括具有小於氮化矽之介電常數及/或小於約10、6或3.9之一介電常數κ之一材料。例如，基底介電質層806b可為或包括氧化矽、氮化矽、某一其他介電質或上述之任何組合。此外，基底介電質層806b具有小於高κ介電質層806hk之介電常數之一介電常數κ且具有一厚度Tb 。為便於繪示，僅針對介電質層806之一者之基底介電質層806b標記厚度Tb 。在一些實施例中，厚度Tb 在約20至40埃、約20至30埃或約30至40埃之間。基底介電質層806b在高κ介電質層806hk與電極層804之間提供增強電絕緣，此導致所形成之溝槽電容器102之洩漏電流減小。在一些實施例中，介電質層806藉由保形沉積形成及/或藉由CVD、PVD、熱氧化、某一其他沉積或氧化製程或上述之任何組合形成。
如藉由圖9至圖11之剖面圖900至1100繪示，多層薄膜802自多層薄膜802之一最頂部薄膜至多層薄膜802之一最底部薄膜逐一圖案化。例如，第一多層薄膜802f (見(例如)圖8)可在圖9圖案化，接著第二多層薄膜802s (見(例如)圖9)可在圖10圖案化，接著第三多層薄膜802t (見(例如)圖10)可在圖11圖案化。圖案化在基板電極106s上形成複數個溝槽電極106t及複數個電容器介電質層108。
溝槽電極106t分別自電極層804形成，且與電容器介電質層108交替堆疊。溝槽電極106t之寬度W自溝槽電極106t之一最頂部電極至溝槽電極106t之一最底部電極增大。在一些實施例中，溝槽電極106t之最底部電極之寬度W小於基板電極106s之寬度。在一些實施例中，溝槽電極106t之各者完全上覆於一緊鄰下層電極(例如，基板電極106s或溝槽電極106t之另一者)，及/或自緊鄰下層電極之相鄰側壁側向偏移。
電容器介電質層108分別由介電質層806形成且係或包括一高介電係數材料。如上文，高介電係數材料具有大於約10、20或50之一介電常數κ及/或可為或包括(例如)氧化鉿、氧化鋯、氧化鋁、某一其他高介電係數材料或上述之任何組合。在一些實施例中，電容器介電質層108具有與溝槽電極106t之一緊鄰上覆電極相同之寬度W。在一些實施例中，電容器介電質層108包括個別基底電容器介電質層108b，且進一步包括分別上覆於基底電容器介電質層108b之個別高κ電容器介電質層108hk。基底電容器介電質層108b分別由基底介電質層806b形成，而高κ電容器介電質層108hk分別由高κ介電質層806hk形成。
在一些實施例中，用於執行多層薄膜802之圖案化之一製程包括對多層薄膜802之各者個別地執行一蝕刻製程。在一些實施例中，蝕刻製程包括：在具有待形成之一溝槽電極106t及一電容器介電質層108之一佈局之一多層薄膜802上方形成一遮罩902；在遮罩902處於適當位置中之情況下對多層薄膜802執行一蝕刻以形成溝槽電極106t及電容器介電質層108；及在蝕刻之後移除遮罩902。遮罩902可為或包括(例如)光阻劑及/或某一其他遮罩材料。在一些實施例中，執行蝕刻製程作為一光微影製程之部分。
基板電極106s、溝槽電極106t及電容器介電質層108共同界定一溝槽電容器102。因為電容器介電質層108係或包括一高介電係數材料，故溝槽電容器102具有適用於配合高效能行動裝置使用之一高電容密度。高電容密度可(例如)為大於約800、900或1000nF/mm2 之一電容密度。另外，在其中電容器介電質層108包括基底電容器介電質層108b之實施例中，溝槽電容器102具有電極(例如，基板與溝槽電極106s、106t)之間之增強電絕緣以降低洩漏電流，藉此增強溝槽電容器102之效能及功率效率。
如藉由圖12之剖面圖1200繪示，形成上覆於且加襯裡於溝槽電容器102之一間隔件襯層1202及一間隔件層1204。間隔件襯層1202係不同於間隔件層1204之一材料且下伏於間隔件層1204。間隔件襯層1202可為或包括(例如)氧化矽及/或某一其他介電質材料。間隔件層1204可為或包括(例如)氮化矽及/或某一其他介電質材料。在一些實施例中，間隔件襯層1202及間隔件層1204藉由保形沉積形成及/或藉由CVD、PVD、ALD、某一其他沉積製程或上述之任何組合形成。
如藉由圖13之剖面圖1300繪示，回蝕刻間隔件層1204 (見(例如)圖12)以在溝槽電極106t之側壁上形成間隔件410。為便於繪示，僅將一些間隔件410標記為410。在一些實施例中，回蝕刻包括施加一蝕刻劑至間隔件層1204以移除間隔件層1204之水平區段，而留下對應於間隔件410之間隔件層1204之垂直區段。
亦藉由圖13之剖面圖1300繪示，圖案化間隔件襯層1202 (見(例如)圖12)以形成間隔件襯層412。為便於繪示，僅將一些間隔件襯層412標記為412。間隔件襯層412分別加襯裡於間隔件410，且將間隔件410與基板電極106s及溝槽電極106t進一步分離。在一些實施例中，藉由繼續將間隔件層1204回蝕刻至間隔件襯層1202中而執行圖案化。在其他實施例中，藉由獨立於使用間隔件410作為一遮罩之回蝕刻之一蝕刻製程執行圖案化。在一些此等其他實施例中，間隔件襯層1202可(例如)充當回蝕刻之一蝕刻停止。
如藉由圖14之剖面圖1400繪示，形成上覆於且加襯裡於溝槽電容器102及間隔件410之一蝕刻停止層408。蝕刻停止層408可係或包括(例如)氧化矽、氮化矽、碳化矽、氮氧化矽、某一其他介電質材料或上述之任何組合。蝕刻停止層408可藉由保形沉積形成及/或藉由CVD、PVD、ALD、某一其他沉積製程或上述之任何組合形成。
亦藉由圖14之剖面圖1400繪示，一ILD層404經形成於蝕刻停止層408上方且具有平坦或實質上平坦之一頂部表面404t。ILD層404可係或包括(例如)二氧化矽、氮化矽、碳化矽、低κ介電質、某一其他介電質材料或上述之任何組合。在一些實施例中，用於形成ILD層404之一製程包括在蝕刻停止層408上方沉積ILD層404，及隨後對ILD層404之頂部表面404t執行一平坦化。可藉由(例如)CVD、PVD、ALD、某一其他沉積製程或上述之任何組合執行沉積。可(例如)藉由一化學機械拋光(CMP)或某一其他平坦化製程執行平坦化。
如藉由圖15之剖面圖1500繪示，形成延伸穿過ILD層404及蝕刻停止層408而至基板電極106s及溝槽電極106t之複數個通路116。為便於繪示，僅將一些通路116標記為116。通路116可為或包括(例如)銅、鋁銅、鋁、鎢、某一其他導電材料或上述之任何組合。
在一些實施例中，用於形成通路116之一製程包括對ILD層404執行一蝕刻以形成對應於通路116之通路開口。蝕刻停止層408可(例如)充當蝕刻之一蝕刻停止，及/或該蝕刻可(例如)經執行作為一光微影製程之部分。在一些實施例中，製程進一步包括形成填充通路開口且上覆於ILD層404之一導電層，及隨後對導電層執行一平坦化，直至到達ILD層404之頂部表面404t以自導電層形成通路116。可藉由(例如)CVD、PVD、無電式電鍍、電鍍、某一其他沉積或鍍覆製程或上述之任何組合形成導電層。可(例如)藉由一CMP或某一其他平坦化製程形成平坦化。
亦藉由圖15之剖面圖1500繪示，在ILD層404及通路116上方形成一第一IMD層406f。第一IMD層406f經形成具有平坦或實質上平坦之一頂部表面406t’。第一IMD層406f可為(例如)不同於ILD層404之一材料及/或可係或包括(例如)二氧化矽、氮化矽、碳化矽、低κ介電質、某一其他介電質材料或上述之任何組合。在一些實施例中，用於形成第一IMD層406f之一製程與在圖14經描述用於形成ILD層404之製程相同。
如藉由圖16之剖面圖1600繪示，在第一IMD層406f中形成複數個導線114。複數個導線114包括一第一電容器導線114f及一第二電容器導線114s。第一電容器導線114f自溝槽電容器102之一底部至溝槽電容器102之一頂部藉由通路116電耦合至溝槽電容器102之每隔一個電極。第二電容器導線114s藉由通路116電耦合至剩餘電極。電極包含基板電極106s及溝槽電極106t。導線114可為或包括(例如)銅、鋁銅、鋁、某一其他金屬、某一其他導電材料或上述之任何組合。
在一些實施例中，用於形成導線114之一製程包括對第一IMD層406f執行一蝕刻以形成對應於導線114之導線開口。在一些實施例中，製程進一步包括形成填充導線開口且上覆於第一IMD層406f之一導電層，及隨後對導電層執行一平坦化，直至到達第一IMD層406f之頂部表面406t'以自導電層形成導線114。可藉由(例如)CVD、PVD、無電式電鍍、電鍍、某一其他沉積或鍍覆製程或上述之任何組合形成導電層。可(例如)藉由一CMP或某一其他平坦化製程形成平坦化。
亦藉由圖16之剖面圖1600繪示，在第一IMD層406f及導線114上方形成一第二IMD層406s。第二IMD層406s經形成具有平坦或實質上平坦之一頂部表面406t’’。第二IMD層406s可為(例如)不同於ILD層404之一材料及/或可係或包括(例如)二氧化矽、氮化矽、碳化矽、低κ介電質、某一其他介電質材料或上述之任何組合。在一些實施例中，用於形成第二IMD層406s之一製程與在圖14經描述用於形成ILD層404之製程相同。
如藉由圖17之剖面圖1700繪示，在第二IMD層406s中形成複數個額外導線114及複數個額外通路116。額外導線114及額外通路116可為或包括(例如)銅、鋁銅、鋁、某一其他金屬、某一其他導電材料或上述之任何組合。
在一些實施例中，用於形成額外導線114及額外通路116之一製程包括對第二IMD層406s執行一系列蝕刻以形成導線/通路開口。各導線/通路開口具有對應於額外導線114之一者之一上區段，且進一步具有下伏於上區段且對應於一或多個額外通路116之一或多個下區段。在一些實施例中，製程進一步包括形成填充導線/通路開口且上覆於第二IMD層406s之一導電層，及隨後對導電層執行一平坦化，直至到達第二IMD層406s之頂部表面406t’’以自導電層形成額外導線114及額外通路116。可藉由(例如)CVD、PVD、無電式電鍍、電鍍、某一其他沉積或鍍覆製程或上述之任何組合形成導電層。可(例如)藉由一CMP或某一其他平坦化製程形成平坦化。
雖然圖6至圖17繪示使用三個溝槽104t (見(例如)圖6)形成溝槽電容器102，但在其他實施例中可採用更多或更少溝槽104t。雖然圖6至圖17繪示由三個多層薄膜802 (見(例如)圖8)形成溝槽電容器102，但在其他實施例中可採用更多或更少多層薄膜802。雖然圖6至圖17繪示形成具有基板電極106s (見(例如)圖6)之溝槽電容器102，但在其他實施例中可省略基板電極106s。雖然圖6至圖17繪示由具有基底介電質層806b (見(例如)圖8)及高κ介電質層(見(例如)圖8)之介電質層806形成溝槽電容器102，但在其他實施例中可省略一個、一些或所有介電質層806之基底介電質層806b。
在一些實施例中，一旦在圖8形成介電質層806，圖6至圖17之方法限於低溫。高溫可損害介電質層806之高介電係數材料(見(例如)圖8)及/或可損害電容器介電質層108之高介電係數材料(見(例如)圖11)。在一些實施例中，完全在低溫下執行該方法。低溫可(例如)為低於約攝氏450、550或650度之爐溫及/或低於約攝氏700、800或900度之快速熱退火溫度。在一些實施例中，一旦在圖8形成介電質層806，半導體基板104中不形成金屬氧化物半導體(MOS)裝置，及/或不執行高溫退火以活化半導體基板104中之(例如，MOS裝置之)摻雜劑，藉此防止介電質層806及電容器介電質層108受高溫損害。此外，在一些實施例中，在半導體基板104中僅形成溝槽電容器以防止介電質層806及電容器介電質層108受高溫損害。
藉由將圖6至圖17之方法限制於低溫，介電質層806之高介電係數材料(見(例如)圖8)及電容器介電質層108之高介電係數材料(見(例如)圖11)不受高溫損害。此等高溫可(例如)為高於約攝氏650度之爐溫及高於約攝氏900度之快速熱退火溫度。因此，通過電容器介電質層108之高介電係數材料之洩漏電流低，且溝槽電容器102具有高效能及高功率效率。
參考圖18，提供圖6至圖17之方法之一些實施例之一方塊圖1800。
在1802，圖案化一基板以在基板之一電容器區中形成一溝槽。例如，見圖6。
在1804，摻雜基板以形成加襯裡於溝槽之一基板電極。例如，見圖7。
在1806，形成堆疊於基板上方且加襯裡於溝槽之多層薄膜。各多層薄膜包括一介電質層及上覆於該介電質層之一電極層，且介電質層包括一高介電係數材料。例如，見圖8。
在1808，自多層薄膜之一最頂部薄膜至多層薄膜之一最底部薄膜逐一圖案化多層薄膜。圖案化形成交替堆疊於基板電極上之電容器介電質層及溝槽電極。例如，見圖9至圖11。因為多層薄膜之介電質層包括一高介電係數材料，故電容器介電質層包括高介電係數材料。此外，部分藉由電容器介電質層形成之溝槽電容器具有一高電容密度。
在1810，沿著溝槽電極之側壁形成間隔件。例如，見圖12及圖13。
在1812，形成上覆於基板、間隔件及溝槽電極之一互連結構。例如，見圖14至圖17。
雖然圖18之方塊圖1800在本文中繪示且描述為一系列動作或事件，但將瞭解，此等動作或事件之繪示之順序不應解釋為一限制性含義。例如，一些動作可以不同順序發生及/或與除在本文中繪示及/或描述之動作或事件以外之其他動作或事件同時發生。此外，不需要所有經繪示動作實施本文描述之一或多個態樣或實施例，且本文描繪之一或多個動作可在一或多個單獨動作及/或階段中執行。
在一些實施例中，本申請案提供一種半導體結構，其包含：一基板，其界定一溝槽；及一溝槽電容器，其上覆於該基板且填充該溝槽，其中該溝槽電容器包含：一下電容器電極；一基底電容器介電質層，其上覆於該下電容器電極且加襯裡於該溝槽；一高κ電容器介電質層，其上覆於該基底電容器介電質層且在該基底電容器介電質層上方加襯裡於該溝槽，其中該高κ電容器介電質層具有大於該基底電容器介電質層之介電常數之一介電常數κ；及一上電容器電極，其上覆於該高κ電容器介電質層且在該高κ電容器介電質層上方加襯裡於該溝槽。在一些實施例中，該高κ電容器介電質層具有大於約10之一介電常數κ。在一些實施例中，該高κ電容器介電質層具有大於氮化矽之介電常數之一介電常數κ。在一些實施例中，該高κ電容器介電質層包含氧化鉿、氧化鋯、或氧化鋁。在一些實施例中，該溝槽電容器具有大於約800 nF/mm2 之一電容密度。在一些實施例中，該基底電容器介電質層包含氧化矽。在一些實施例中，該上電容器電極包含該溝槽中之一間隙。在一些實施例中，該上電容器電極包含摻雜多晶矽。在一些實施例中，該下電容器電極藉由該基板之一摻雜半導體區界定。
在一些實施例中，本申請案提供一種用於形成一溝槽電容器之方法，該方法包含：對一基板執行一蝕刻以形成一溝槽；沿著該溝槽之側壁形成一下電容器電極；形成上覆於該基板及該下電容器電極且進一步在該下電容器電極上方加襯裡於該溝槽之一介電質層，其中該介電質層包含一高介電係數材料；形成上覆於該介電質層且在該介電質層上方加襯裡於該溝槽之一電極層；及圖案化該電極層及該介電質層以分別形成堆疊於該下電容器電極上之一上電容器電極及一電容器介電質層。在一些實施例中，該高介電係數材料具有大於約10之一介電常數κ。在一些實施例中，該介電質層之該形成包含：沉積上覆於該基板及該下電容器電極且進一步在該下電容器電極上方加襯裡於該溝槽之一基底介電質層，其中該基底介電質層具有小於該高介電係數材料之介電常數之一介電常數；及沉積上覆於該基底介電質層且在該基底介電質層上方加襯裡於該溝槽之一高κ介電質層，其中該高κ介電質層包含該高介電係數材料。在一些實施例中，該基底介電質層包含氧化矽，其中該高κ介電質層包含氧化鉿、氧化鋯、或氧化鋁。在一些實施例中，該下電容器電極之該形成包含在該蝕刻之後摻雜該基板以在該基板中形成一摻雜半導體區，其中該摻雜半導體區界定該下電容器電極。在一些實施例中，該方法進一步包含形成覆蓋該基板、該下電容器電極、該上電容器電極及該電容器介電質層之一互連結構，其中該介電質層及該電容器介電質層在該介電質層之該形成與該互連結構之該形成之間不曝露於高爐溫，且其中該等高爐溫係高於約攝氏650度之溫度。在一些實施例中，該方法進一步包含形成覆蓋該基板、該下電容器電極、該上電容器電極及該電容器介電質層之一互連結構，且其中在該介電質層之該形成與該互連結構之該形成之間不進行基板退火以活化該基板中之摻雜劑。
在一些實施例中，本申請案提供另一種半導體結構，其包含：一基板；及一溝槽電容器，其上覆於該基板，其中該溝槽電容器包含一基板電極、複數個溝槽電極及複數個電容器介電質層，其中該基板電極藉由該基板之一摻雜區界定，其中該等溝槽電極及該等電容器介電質層交替堆疊於該基板電極上方且界定突出至該基板中之複數個溝槽區段，其中該等溝槽電極及該等電容器介電質層在該等溝槽區段處凹入該基板中，且其中該等電容器介電質層包含一高介電係數材料。在一些實施例中，該高介電係數材料具有大於氮化矽之介電常數之一介電常數κ。在一些實施例中，該等溝槽電極之寬度自該等溝槽電極之一最頂部電極至該等溝槽電極之一最底部電極增大，其中該基板電極具有大於該等溝槽電極之該最底部電極之一寬度。在一些實施例中，該等電容器介電質層各包含氧化矽層及上覆於該氧化矽層之一高κ介電質層，其中該高κ介電質層包含該高介電係數材料。
前文概述若干實施例之特徵，使得熟習此項技術者可更佳理解本發明實施例之態樣。熟習此項技術者應瞭解，其等可容易地使用本發明實施例作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效架構並不脫離本發明實施例之精神及範疇，且其等可在不脫離本發明實施例之精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧剖面圖 102‧‧‧溝槽電容器 104‧‧‧半導體基板 104t‧‧‧溝槽 104s‧‧‧周圍半導體區 106‧‧‧電容器電極 106s‧‧‧基板電極 106t‧‧‧溝槽電極 108‧‧‧電容器介電質層 108b‧‧‧基底電容器介電質層 108hk‧‧‧高κ電容器介電質層 110‧‧‧溝槽區段 110i‧‧‧中間溝槽區段 112‧‧‧閉合間隙 114‧‧‧導線 114f‧‧‧第一電容器導線 114s‧‧‧第二電容器導線 116‧‧‧通路 200A‧‧‧剖面圖 200B‧‧‧剖面圖 202‧‧‧敞開間隙 300‧‧‧剖面圖 400‧‧‧剖面圖 402‧‧‧後段製程(BEOL)互連結構 404‧‧‧層間介電質(ILD)層 404t‧‧‧頂部表面 406‧‧‧金屬間介電質(IMD)層 406f‧‧‧第一金屬間介電質(IMD)層 406t'‧‧‧頂部表面 406t’’‧‧‧頂部表面 406s‧‧‧第二金屬間介電質(IMD)層 408‧‧‧蝕刻停止層 410‧‧‧間隔件 412‧‧‧間隔件襯層 500A‧‧‧俯視圖 500B‧‧‧俯視圖 502‧‧‧二維(2D)溝槽陣列 502s‧‧‧子陣列 600‧‧‧剖面圖 602‧‧‧遮罩 700‧‧‧剖面圖 800‧‧‧剖面圖 802‧‧‧多層薄膜 802f‧‧‧第一多層薄膜 802s‧‧‧第二多層薄膜 802t‧‧‧第三多層薄膜 804‧‧‧電極層 806‧‧‧介電質層 806b‧‧‧基底介電質層 806hk‧‧‧高κ介電質層 900‧‧‧剖面圖 902‧‧‧遮罩 1000‧‧‧剖面圖 1100‧‧‧剖面圖 1200‧‧‧剖面圖 1202‧‧‧間隔件襯層 1204‧‧‧間隔件層 1300‧‧‧剖面圖 1400‧‧‧剖面圖 1500‧‧‧剖面圖 1600‧‧‧剖面圖 1700‧‧‧剖面圖 1800‧‧‧方塊圖 1802‧‧‧步驟 1804‧‧‧步驟 1806‧‧‧步驟 1808‧‧‧步驟 1810‧‧‧步驟 1812‧‧‧步驟 Tb‧‧‧厚度 Te‧‧‧厚度 Thk‧‧‧厚度 W‧‧‧寬度
當結合附圖閱讀時自下列實施方式最佳地理解本發明實施例之態樣。應注意，根據行業中之標準實踐，各種構件不按比例繪製。實際上，為清晰論述，各種構件之尺寸可任意增大或減小。
圖1繪示包括具有一高電容密度之一溝槽電容器之一半導體結構之一些實施例之一剖面圖。
圖2A繪示其中省略在溝槽區段處之閉合間隙之圖1之半導體結構之一些替代性實施例之一剖面圖。
圖2B繪示其中使用敞開間隙替換在溝槽區段處之閉合間隙之圖1之半導體結構之一些替代性實施例之一剖面圖。
圖3繪示其中溝槽電容器具有三個或三個以上溝槽區段之圖1之半導體結構之一些替代性實施例之一剖面圖。
圖4繪示其中溝槽電容器具有三個溝槽區段且藉由一後段製程(BEOL)互連結構覆蓋之圖3之半導體結構之一些更詳細實施例之一剖面圖。
圖5A繪示其中溝槽區段經配置於一二維(2D)溝槽陣列中之圖3之半導體結構之一些更詳細實施例之一俯視圖。
圖5B繪示其中2D溝槽陣列具有旋轉對稱性之圖5A之半導體結構之一些替代性實施例之一俯視圖。
圖6至圖17繪示用於形成包括具有一高電容密度之一溝槽電容器之一半導體結構之一方法之一些實施例之一系列剖面圖。
圖18繪示圖6至圖17之方法之一些實施例之一方塊圖。
100‧‧‧剖面圖
102‧‧‧溝槽電容器
104‧‧‧半導體基板
104t‧‧‧溝槽
104s‧‧‧周圍半導體區
106‧‧‧電容器電極
106s‧‧‧基板電極
106t‧‧‧溝槽電極
108‧‧‧電容器介電質層
108b‧‧‧基底電容器介電質層
108hk‧‧‧高κ電容器介電質層
110‧‧‧溝槽區段
112‧‧‧閉合間隙
114‧‧‧導線
114f‧‧‧第一電容器導線
114s‧‧‧第二電容器導線
116‧‧‧通路
Tb‧‧‧厚度
Te‧‧‧厚度
Thk‧‧‧厚度
W‧‧‧寬度

Claims (1)

  1. 一種半導體結構，其包括： 一基板，其界定一溝槽；及 一溝槽電容器，其上覆於該基板且填充該溝槽，其中該溝槽電容器包括： 一下電容器電極； 一基底電容器介電質層，其上覆於該下電容器電極且加襯裡於該溝槽； 一高κ電容器介電質層，其上覆於該基底電容器介電質層且在該基底電容器介電質層上方加襯裡於該溝槽，其中該高κ電容器介電質層具有大於該基底電容器介電質層之介電常數之一介電常數κ；及 一上電容器電極，其上覆於該高κ電容器介電質層且在該高κ電容器介電質層上方加襯裡於該溝槽。
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