CN113053877A - 集成电路、半导体结构及形成沟槽电容器的方法 - Google Patents

集成电路、半导体结构及形成沟槽电容器的方法 Download PDF

Info

Publication number
CN113053877A
CN113053877A CN202011563976.1A CN202011563976A CN113053877A CN 113053877 A CN113053877 A CN 113053877A CN 202011563976 A CN202011563976 A CN 202011563976A CN 113053877 A CN113053877 A CN 113053877A
Authority
CN
China
Prior art keywords
trench
substrate
capacitor
width
pillar structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011563976.1A
Other languages
English (en)
Inventor
郑新立
林均颖
亚历山大卡尔尼斯基
黄士芬
苏淑慧
许庭祯
简铎欣
徐英杰
吴细闵
张聿骐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113053877A publication Critical patent/CN113053877A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开的各种实施例涉及一种包含邻接沟槽电容器的柱结构的集成电路(IC)。衬底具有定义沟槽的多个侧壁。沟槽延伸到衬底的前侧表面中。沟槽电容器包含多个电容器电极层和多个电容器介电层，多个电容器电极层和多个电容器介电层分别衬于沟槽且定义衬底内的空腔。柱结构设置于衬底内。柱结构具有第一宽度和小于第一宽度的第二宽度。第一宽度与衬底的前侧表面对准，且第二宽度与设置在前侧表面之下的第一点对准。

Description

集成电路、半导体结构及形成沟槽电容器的方法
技术领域
本公开实施例涉及一种集成电路、半导体结构及形成沟槽电容器的方法。
背景技术
沟槽电容器相对于半导体集成电路(integrated circuit，IC)内的一些其它电容器类型呈现高功率密度。因此，沟槽电容器被用于例如动态随机存取存储器(dynamicrandom-access memory，DRAM)存储单元的应用以及其它应用。沟槽电容器的一些实例包含用于先进技术节点工艺的高密度深沟槽电容器(deep trench capacitor，DTC)。
发明内容
根据本公开的实施例，一种集成电路，包括衬底、沟槽电容器以及柱结构。衬底包括定义沟槽的多个侧壁，其中所述沟槽延伸到所述衬底的前侧表面中。沟槽电容器包括多个电容器电极层和多个电容器介电层，所述多个电容器电极层和所述多个电容器介电层分别衬于所述沟槽且定义所述衬底内的空腔。柱结构设置于所述衬底内且邻接所述沟槽，其中所述柱结构具有第一宽度和小于所述第一宽度的第二宽度，其中所述第一宽度与所述衬底的所述前侧表面对准且所述第二宽度与设置在所述前侧表面之下的第一点对准。
根据本公开的实施例，一种半导体结构，包括衬底、沟槽电容器以及柱结构。沟槽电容器包括上覆于所述衬底的前侧表面的多个电容器电极层和多个电容器介电层，其中所述多个电容器电极层和所述多个电容器介电层定义突起到所述衬底中的第一沟槽区段和第二沟槽区段，且进一步定义第一空腔和第二空腔，所述第一空腔和所述第二空腔分别凹入到所述第一沟槽区段和所述第二沟槽区段处的所述衬底中。柱结构横向设置于所述第一沟槽区段与所述第二沟槽区段之间，其中所述柱结构的宽度在第一方向上持续地减小，所述第一方向从所述前侧表面朝向所述第一沟槽区段和所述第二沟槽区段的底表面。
根据本公开的实施例，一种用于形成沟槽电容器的方法，所述方法包括：对衬底的前侧表面执行第一图案化工艺以定义沟槽的上部分和柱结构的上部分，其中执行所述第一图案化工艺以使得从所述前侧表面到所述前侧表面下方的第一点减小所述柱结构的宽度；对所述衬底执行第二图案化工艺以扩大所述沟槽并增加所述柱结构的高度；以及在所述沟槽内形成多个电容器介电层和多个电容器电极层，使得在最上电容器介电层的多个侧壁之间定义空腔，其中所述空腔设置于所述沟槽内，且其中所述最上电容器介电层密封所述空腔。
附图说明
当结合附图阅读时，从以下详细描述中最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1示出包含设置于沟槽内并横向相邻于沟槽内的空腔的沟槽电容器的集成电路(IC)的一些实施例的横截面图。
图2到图4示出图1的IC的一些替代性实施例的横截面图。
图5、图6A以及图6B示出包含设置于衬底内的多个柱结构和邻接每一柱结构的沟槽电容器的IC的一些实施例的横截面图。
图7到图14示出形成具有设置于沟槽内并横向相邻于沟槽内的空腔的沟槽电容器的集成芯片(integrated chip，IC)的方法的一些实施例的横截面图。
图15示出用于形成具有设置于沟槽内并横向相邻于沟槽内的空腔的沟槽电容器的IC的方法的一些实施例的流程图。
附图标号说明
100、200、300、400、500、600a、600b：集成电路；
101：柱结构；
101us：上表面；
102：半导体衬底；
102f：前侧表面；
102ls：下表面；
102t：沟槽；
103：空腔；
104：掺杂区；
106：沟槽电容器；
106ts：沟槽区段；
108：绝缘体层；
110a、110b、110c、110d：电容器电极层；
112a、112b、112c、112d：电容器介电层；
114：顶盖介电层；
116：刻蚀终止层；
117：内连线结构；
118：导通孔；
120：导电线；
122：内连线介电结构；
202：第一点；
204：第二点；
206：第三点；
402、404：介电层；
406：层间介电层；
408：介电保护层；
700、800、900、1000、1100、1200、1300、1400：横截面图；
702：掩模层堆叠；
704、706：硬掩模层；
708：上部介电层；
710：抗反射涂层；
712：光刻胶；
715、904：水平线；
716、718、902：角度；
802：侧壁保护层；
1202：接触开口；
1500：方法；
1502、1504、1506、1508、1510、1512、1514：动作；
h1、h2、h3：高度；
L1、L2、L3：长度；
t1、t2、t3：厚度；
w1、w2：宽度。
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些组件和布置只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。这种重复是出于简化和清楚的目的并且本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，本文中为易于描述，可使用例如“在…之下”、“下方”、“下部”、“在…上方”、“上部”等空间相对术语来描述如图中所示出的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相对术语意欲涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可同样地进行解释。
集成电路可包含多个半导体器件，例如设置于半导体衬底内和/或半导体衬底上方的沟槽电容器。举例来说，衬底可包含定义多个沟槽的多个侧壁。半导体衬底进一步包括多个衬底柱，使得多个衬底柱横向地将相邻沟槽彼此分隔开。沟槽电容器包含多个电极和一或多个介电层，其中多个电极和介电层交替地堆叠于多个沟槽中。每一电极跨多个沟槽中的每一沟槽连续地延伸且沿着衬底柱的多个侧壁连续地延伸。可通过增加设置于衬底内的沟槽的数目来增大沟槽电容器的电容密度。这是因为相邻电极之间的表面面积随着沟槽的数目增加而增大。
沟槽电容器的一个难题是随着沟槽的数目增加的半导体衬底中的物理应力。举例来说，在沟槽电容器的制造期间，对半导体衬底执行刻蚀工艺以定义多个衬底柱和多个沟槽。刻蚀工艺配置成使得多个衬底柱分别包括实质上竖直的相对侧壁。执行沉积工艺以定义沟槽内的多个电极和介电层，使得电极和介电层完全填充每一沟槽。这部分地是由于电极和介电层与衬底柱的实质上竖直的相对侧壁共形(conform)。然而，在沟槽电容器的制造过程期间和/或操作期间，电极和介电层暴露于热量(例如由于烘烤工艺和/或由高电压和/或电流产生的热量)。热量使得介电层和/或电极经历热膨胀。由于沟槽经完全填充，因此上述层的膨胀对定义沟槽的衬底的表面施加力。这可能导致半导体衬底翘曲、破裂和/或开裂，由此产生器件故障。随着沟槽密度增大(例如由于较小工艺节点)，预期前述问题将变得更加突出。
相应地，本公开的各种实施例涉及一种具有高电容密度和低衬底翘曲的沟槽电容器以及用于形成所述沟槽电容器的相关联方法。举例来说，用于形成沟槽电容器的方法包含对半导体衬底的前侧表面执行刻蚀工艺以定义多个衬底柱和多个沟槽。刻蚀工艺配置成使得每一衬底柱的宽度从半导体衬底的前侧表面到所述前侧表面下方的第一点持续地减小。此外，每一衬底柱的宽度可从第一点到第二点持续地增大，所述第二点竖直地位于第一点下方。随后，执行多个沉积工艺(例如原子层沉积(atomic layer deposition，ALD)工艺)以定义沿着衬底柱结构的多个侧壁且在多个沟槽内的多个电极和介电层。借助于衬底柱的轮廓，在执行多个沉积工艺之后，空腔可存在于每一沟槽内。这是因为电极和介电层与衬底柱的侧壁共形。每一沟槽内的空隙的存在为电极和介电层提供空间以在暴露于热量时膨胀。这减轻由于上述层经历热膨胀而施加于半导体衬底的力，由此减少半导体衬底的翘曲、破裂和/或开裂。
图1示出具有设置于半导体衬底102内的沟槽电容器106的集成电路(IC)100的一些实施例的横截面图。
在一些实施例中，IC 100具有上覆于半导体衬底102的内连线结构117。半导体衬底102包括掺杂区104。在一些实施例中，掺杂区104可例如为第一掺杂类型(例如p型)或包括所述第一掺杂类型。沟槽电容器106上覆于半导体衬底102，且具有多个沟槽区段106ts，多个沟槽区段106ts填充由半导体衬底102的多个侧壁定义的多个沟槽102t。沟槽区段106ts可沉积在掺杂区104内，使得掺杂区104配置成使沟槽电容器106与设置于半导体衬底102内和/或半导体衬底102上的其它器件电隔离。半导体衬底102包括柱结构101，其横向地定义在沟槽电容器106的多个沟槽区段106ts之间。绝缘体层108沿着半导体衬底102的前侧表面102f且沿着半导体衬底102的多个侧壁延伸，所述多个侧壁定义多个沟槽102t和柱结构101。
在一些实施例中，内连线结构117包含设置于内连线介电结构122内的多个导通孔118和多个导电线120。导通孔118和导电线120配置成使设置于IC 100内的多个半导体器件电耦合在一起。此外，刻蚀终止层116沿着沟槽电容器106的上表面设置。顶盖介电层114设置于沟槽电容器106与刻蚀终止层116之间。
在一些实施例中，沟槽电容器106包括多个电容器电极层(电容器电极层110a到电容器电极层110d)和交替地设置于电容器电极层110a到电容器电极层110d之间的多个电容器介电层(电容器介电层112a到电容器介电层112d)。在一些实施例中，电容器电极层110a和电容器电极层110c通过上覆导电线120和导通孔118直接电耦合在一起，由此定义第一电容器电极。在另外的实施例中，电容器电极层110b和电容器电极层110d通过上覆导电线120和导通孔118直接电耦合在一起，由此定义第二电容器电极。借助于分别具有大于一个电容器电极层的第一电极和第二电极，沟槽电容器106的电容密度可增大。举例来说，沟槽电容器106的电容(C)(单位为法拉)定义为：
Figure BDA0002860122630000061
其中A为第一电极与第二电极之间交叠的面积；εi为第一电极与第二电极之间的电容器介电层112a到电容器介电层112d的相对静介电常数(relative static permittivity)；ε0为电常数(electric constant)(ε0≈8.854×10-12F m-1)；且d为使第一电极和第二电极分隔开的距离。因此，在一些实施例中，通过增大第一电极与第二电极之间的交叠面积(A)，沟槽电容器106的电容(C)可增大。在另外的实施例中，为了增大第一电极与第二电极之间的交叠面积(A)，可增加沟槽区段106ts的数目。
在一些实施例中，柱结构101具有与半导体衬底102的前侧表面102f对准的第一宽度w1，且进一步具有竖直地设置在第一点(位置)处的第二宽度w2，所述第一点在前侧表面102f之下。第一宽度w1大于第二宽度w2。在另外的实施例中，柱结构101的宽度从半导体衬底102的前侧表面102f到第一点持续地减小。这部分地确保空腔103将存在于多个沟槽102t中的每一个中。举例来说，在沟槽电容器106的制造期间，电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d(例如通过一或多个ALD工艺)沉积以使得其将与柱结构101的形状共形。由于柱结构101的第一宽度w1大于柱结构101的第二宽度w2，因此空腔103将在沉积电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d之后存在于每一沟槽102t中。
在一些实施例中，在IC 100的操作和/或制造期间，沟槽电容器106的多个层暴露于高热量。高热量引起电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d热膨胀，使得上述层可膨胀到空腔103中。这部分地减轻由于电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d膨胀而施加于半导体衬底102的力。举例来说，在各种实施例中，电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d完全填充每一沟槽102t，使得省略空腔103(未示出)。在这类实施例中，沟槽电容器106的层的膨胀对半导体衬底102的表面施加力，所述力可引起半导体衬底102翘曲和/或开裂。因此，在根据本公开的一些实施例中，借助于柱结构101的轮廓，电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d可以使得空腔103存在于每一沟槽102t中的方式形成。电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d可在经历热膨胀时膨胀到空腔103中，由此减轻半导体衬底102的翘曲、开裂和/或破裂。这部分地增加可形成于半导体衬底102内的沟槽102t的数目，由此增大沟槽电容器106的电容器密度同时减少衬底翘曲。
在一些实施例中，柱结构101的第一宽度w1处于约0.1微米到0.2微米范围内。在另外的实施例中，如果第一宽度w1小于约0.1微米，那么柱结构101过于薄而使得其可能因由沟槽电容器106的多个层施加的力而毁坏。在又其它实施例中，如果第一宽度w1大于约0.2微米，那么可形成于半导体衬底102内的沟槽102t的数目减小和/或每一沟槽102t的开口过于小而无法促进沟槽电容器106的多个层在沟槽102t内的适当沉积。在各种实施例中，柱结构101的第二宽度w2处于约0.07微米到0.17微米范围内。在另外的实施例中，如果第二宽度w2小于约0.07，那么柱结构101过于薄而使得其可能因由沟槽电容器106的多个层施加的力而毁坏。在又其它实施例中，如果第二宽度w2大于约0.17，那么空腔103的尺寸可能减小。在这类实施例中，空腔103的尺寸的减少将增大由于电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d膨胀而施加于半导体衬底102的应力，由此引起半导体衬底102的翘曲和/或开裂。在各种实施例中，第一宽度w1大于第二宽度w2。在另外的实施例中，第一宽度w1与第二宽度w2之间的差(例如w1-w2)大于约30纳米。在一些实施例中，如果第一宽度w1与第二宽度w2之间的差小于约30纳米，那么空腔103的尺寸可能减小，由此引起半导体衬底102的翘曲和/或开裂。
图2示出根据图1的IC 100的一些替代性实施例的集成电路(IC)200的横截面图的一些实施例。
IC 100包含上覆于半导体衬底102的前侧表面102f的内连线结构117。在一些实施例中，半导体衬底102可例如为或包括块状衬底(例如块状硅)、绝缘体上硅(silicon-on-insulator，SOI)衬底或其它合适的衬底，且/或可包括第一掺杂类型(例如p型)。掺杂区104设置于半导体衬底102内，且可包括具有比半导体衬底102更高的掺杂浓度的第一掺杂类型。内连线结构117包含内连线介电结构122、多个导通孔118以及多个导电线120。内连线介电结构122可例如包含一或多个层间介电(inter-level dielectric，ILD)层。一或多个ILD层可例如分别为或包括例如二氧化硅的氧化物、低介电常数(k)介电材料、极低k介电材料、前述内容的任何组合或其它合适的介电材料。多个导通孔118和多个导线120配置成使设置在半导体衬底102上方和/或半导体衬底102内的多个半导体器件彼此电耦合。在另外的实施例中，导通孔118和导线120可例如分别为或包括钨、铜、铝、氮化钛、氮化钽、前述内容的任何组合或类似物。
半导体衬底102包括定义一或多个沟槽102t的多个侧壁。沟槽102t从半导体衬底102的前侧表面102f连续地延伸到前侧表面102f下方的点。在另外的实施例中，沟槽电容器106设置在前侧表面102f上方且至少部分地填充沟槽102t。在一些实施例中，沟槽电容器106包括多个电容器电极层(电容器电极层110a到电容器电极层110d)和多个电容器介电层(电容器介电层112a到电容器介电层112d)。绝缘体层108设置于半导体衬底102与第一电容器电极层110a之间，使得绝缘体层108可使沟槽电容器与半导体衬底102和/或设置于半导体衬底102内/上方的器件电隔离。在一些实施例中，绝缘体层108可例如为或包括例如二氧化硅的氧化物或其它合适的介电材料。在一些实施例中，电容器介电层112a到电容器介电层112d交替地堆叠在电容器电极层110a到电容器电极层110d之间，使得相邻电容器电极层110a到电容器电极层110d由电容器介电层112a到电容器介电层112d中的一个彼此分隔开。在另外的实施例中，电容器介电层112a到电容器介电层112d中的每一个的厚度大于电容器电极层110a到电容器电极层110d中的每一个的厚度。在一些实施例中，电容器电极层110a到电容器电极层110d可例如分别为或包括氮化钛、氮化钽或类似物。在另外的实施例中，电容器介电层112a到电容器介电层112d可例如分别为或包括高k介电材料或一些其它合适的介电材料。高k介电材料可例如为或包括氧化铪、氧化锆、氧化铝、氧化钽、氧化钛或一些其它合适的高k介电材料，或前述内容的任何组合。在又其它实施例中，电容器电极层110a到电容器电极层110d和/或电容器介电层112a到电容器介电层112d可分别沿着前侧表面102f延伸到沟槽102t中，使得上述层衬于(line)每一沟槽102t。
沟槽电容器106具有填充对应沟槽102t的多个沟槽区段106ts。沟槽电容器106的沟槽区段106ts与定义柱结构101的半导体衬底102的多个侧壁共形。在另外的实施例中，顶盖介电层114沿着最上电容器介电层112d的上表面连续地延伸。顶盖介电层114可例如配置成将对应沟槽102t内的每一空腔103密封到第一气体压力，使得空腔103被定义在顶盖介电层114的多个内侧壁之间。在一些实施例中，顶盖介电层114可例如为或包括例如二氧化硅的氧化物、氮氧化硅、碳氧化硅或其它合适的介电材料。在另外的实施例中，刻蚀终止层116沿着沟槽电容器106的上表面设置。在一些实施例中，刻蚀终止层116可例如为或包括氮化硅、碳化硅、氮氧化硅、碳氧化硅、前述内容的任何组合或其它合适的介电材料。
柱结构101具有与半导体衬底102的前侧表面102f竖直对准的第一宽度w1，且进一步具有第二宽度w2，所述第二宽度w2设置于与前侧表面102f竖直地偏移的第一点202处。在一些实施例中，第一宽度w1大于第二宽度w2。此外，柱结构101的宽度可从半导体衬底102的前侧表面102f到第一点202持续地减小。在另外的实施例中，柱结构101的第一高度h1定义为从半导体衬底102的前侧表面102f到第一点202。在又其它实施例中，第一高度h1是例如大于0.05微米或处于约0.05微米到4微米范围内。在另外的实施例中，如果例如第一高度h1小于0.05微米，那么空腔103的尺寸可减小，这可能增大半导体衬底102上诱发的应力的量。在又其它实施例中，柱结构101的宽度在远离半导体衬底102的前侧表面102f的方向上跨第一高度h1持续地减小。在一些实施例中，柱结构101的第一宽度w1处于约0.1微米到0.2微米范围内。在各种实施例中，柱结构101的第二宽度w2处于约0.07微米到0.17微米范围内。在一些实施例中，沟槽102t的第一长度L1处于约0.3微米到0.4微米范围内。第一长度L1与半导体衬底102的前侧表面102f对准且可定义沟槽102t的开口。在一些实施例中，如果第一长度L1小于约0.3微米，那么沟槽102t的开口过于小而使得沟槽电容器106的多个层可能在沟槽102t内不恰当地沉积。在另外的实施例中，如果第一长度L1大于约0.4微米，那么可形成于半导体衬底102内的沟槽102t的数目减小和/或第一宽度w1减小，使得柱结构101过于薄且可因由沟槽电容器106的多个层施加的力而毁坏。在一些实施例中，多个沟槽102t的沟槽节距(pitch)与柱结构101的第一宽度w1和沟槽102t的第一长度L1的总和(例如w1+L1)相等。在一些实施例中，沟槽节距处于约0.4微米到0.6微米范围内。在另外的实施例中，如果沟槽节距小于约0.4微米，那么沟槽102t的开口可能过于小而使得沟槽电容器的多个层可能不恰当地填充沟槽102t。在又其它实施例中，如果沟槽节距大于约0.6微米，那么沟槽电容器106的电容密度可能减小。
柱结构101的第二高度h2定义为从半导体衬底102的前侧表面102f到第二点204。第二点204在远离前侧表面102f的方向上竖直地设置在第一点202之下。在一些实施例中，第二高度h2是例如约6微米，或处于约0.595微米到7.65微米范围内。在一些实施例中，柱结构101的宽度从第一点202到第二点204持续地增大。柱结构101的第三高度h3定义为从半导体衬底102的前侧表面102f到第三点206。第三点206可与半导体衬底102的下表面102ls对准。在一些实施例中，半导体衬底102的下表面102ls定义沟槽102t的底表面和/或与沟槽区段106ts的底表面对准。在一些实施例中，第三高度h3可为约7微米、约8.5微米或处于约6.5微米到8.5微米范围内。沟槽102t的第二长度L2与第二点204对准。在一些实施例中，第二长度L2处于约0.21微米到0.36微米范围内。在另外的实施例中，第二长度L2处于第一长度L1的约70％到90％范围内(例如处于约0.7×L1到0.9×L1范围内)。沟槽102t的第三长度L3与第三点206对准和/或与半导体衬底102的下表面102ls对准。在一些实施例中，第三长度L3处于约0.3微米到0.4微米范围内或处于约0.24微米到0.4微米范围内。在另外的实施例中，第三长度L3处于第一长度L1的约80％到100％范围内(例如处于约0.8×L1到L1范围内)。因此，在一些实施例中，第三长度L3实质上等于第一长度L1。在一些实施例中，如果第三长度L3小于约0.8×L1，那么空腔103的尺寸减小，这可能增大半导体衬底102上诱发的应力的量。在另外的实施例中，如果第三长度L3大于长度L1，那么沟槽电容器106的多个层可能并不沿着沟槽102t的拐角恰当地设置。这部分地可能引起电容器介电层112a到电容器介电层112d和/或电容器电极层110a到电容器电极层110d之间的分层。
图3示出包含设置于半导体衬底102内的沟槽电容器106的IC 300的一些实施例的横截面图。
IC 300包含上覆于半导体衬底102的前侧表面102f的内连线结构117。半导体衬底102包括定义沟槽102t的多个侧壁。此外，半导体衬底102包括设置于沟槽102t之间的多个柱结构101。柱结构101具有与半导体衬底102的前侧表面102f对准的第一宽度w1和设置于第一点202处的第二宽度w2。第一点202在远离前侧表面102f的方向上与前侧表面102f竖直地偏移非零距离。在一些实施例中，柱结构101具有从前侧表面102f连续地延伸到第一点202的弯曲侧壁区段。在另外的实施例中，柱结构101的宽度从前侧表面102f到第一点202持续地减小。在一些实施例中，电容器介电层112a到电容器介电层112b和电容器电极层110a到电容器电极层110b与柱结构101的弯曲侧壁区段共形。在又其它实施例中，定义沟槽102t的底表面的半导体衬底102的下表面102ls为弯曲的。
图4示出根据图2的IC 200的一些替代性实施例的IC 400的一些实施例的横截面图。
第一介电层402在沟槽电容器106的上表面和刻蚀终止层116上方延伸。第二介电层404上覆于第一介电层402。在一些实施例中，第一介电层402和/或第二介电层404可例如分别为或包括例如二氧化硅的氧化物、未经掺杂的硅玻璃、前述内容的任何组合或其它合适的介电材料。在一些实施例中，内连线介电结构122包含多个层间介电(ILD)层406和多个介电保护层408。多个介电保护层408交替地堆叠在多个ILD层406的相邻层之间。在另外的实施例中，ILD层406可例如各自为或包括二氧化硅、低k介电材料、极低k介电材料、前述内容的任何组合或其它合适的介电材料。在又其它实施例中，介电保护层408可例如各自为或包括氮化硅、碳化硅、氮氧化硅或其它合适的介电材料，且/或可在形成内连线结构117时配置为刻蚀终止层。
图5示出对应于图2的IC 200的一些替代性实施例的IC 500的一些实施例的横截面图。
如图5中所示出，半导体衬底102包括多个五个沟槽102t，其中沟槽电容器106包括填充对应沟槽102t的多个五个沟槽区段106ts。应了解，图5仅为半导体衬底102可包括任何数目的沟槽102t的实例。通过增大设置于半导体衬底102内的沟槽102t的数目，沟槽电容器106的电容器密度增大。
图6A示出对应于图2的IC 200的一些替代性实施例的IC 600a的一些实施例的横截面图。
如图6A中所示出，绝缘体层108沿着半导体衬底102的前侧表面102f且沿着定义沟槽102t的半导体衬底102的多个侧壁连续地延伸。因此，绝缘体层108设置于沟槽电容器106与半导体衬底102之间，且可配置成使沟槽电容器106与设置于半导体衬底102内和/或其上方的其它器件电隔离。此外，绝缘体层108沿着每一柱结构101的多个侧壁和上表面连续地延伸。柱结构101的第一宽度w1与半导体衬底102的前侧表面102f对准且大于柱结构101的第二宽度w2。第二宽度w2与第一点202对准，所述第一点202竖直地设置在前侧表面102f之下。在一些实施例中，柱结构101的宽度从前侧表面102f到第一点202持续地减小。此外，借助于柱结构101的轮廓，绝缘体层108的第一厚度t1小于绝缘体层108的第二厚度t2。在另外的实施例中，第一厚度t1可例如为约250埃，或处于约250埃到500埃范围内。在一些实施例中，第二厚度t2设置在第一点202之下，且可例如为约450埃，或处于约450埃到900埃范围内。在另外的实施例中，绝缘体层108的厚度可从半导体衬底102的前侧表面102f到第一点202持续地增大。这部分地便于形成每一沟槽102t内的空腔103，使得空腔103邻接沟槽电容器106的多个层。在一些实施例中，柱结构101的上表面101us为弯曲的。在另外的实施例中，绝缘体层108的第三厚度t3沿着柱结构101的上表面101us设置。在一些实施例中，第三厚度t3小于第二厚度t2。
图6B示出对应于图6A的IC 600a的一些替代性实施例的IC 600b的一些实施例的横截面图。
如图6B中所示出，顶盖介电层114沿着最上电容器介电层112d的上表面连续地延伸。因此，在一些实施例中，顶盖介电层114可将对应沟槽102t内的每一空腔103密封到第一气体压力，使得空腔103被定义在顶盖介电层114的多个内侧壁之间。
图7到图14示出根据本公开的形成集成电路(IC)的方法的一些实施例的横截面图700到横截面图1400，所述集成电路具有设置于沟槽中的沟槽电容器且具有定义空腔的多个侧壁。虽然参考方法描述图7到图14中所示的横截面图700到横截面图1400，但应了解，图7到图14中所示的结构不限制于所述方法而实际上可独立于所述方法。此外，虽然图7到图14被描述为一系列动作，但应了解，这些动作不限于所述动作次序，可在其它实施例中更改，且所公开的方法还适用于其它结构。在其它实施例中，一些示出和/或描述的动作可完全或部分地省略。
如图7的横截面图700中所示出，提供半导体衬底102且随后图案化半导体衬底102以定义半导体衬底102内的沟槽102t的至少一部分和柱结构101。在一些实施例中，半导体衬底102可例如为或包括块状衬底(例如块状硅衬底)、绝缘体上硅(SOI)衬底或其它合适的衬底材料。在执行图案化工艺之前，掩模层堆叠702形成在半导体衬底102的前侧表面102f上方。在一些实施例中，掩模层堆叠702包含第一硬掩模层704、第二硬掩模层706、上部介电层708、抗反射涂(anti-reflection coating，ARC)层710以及光刻胶712。在一些实施例中，第一硬掩模层704可(例如通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(ALD)等)沿着半导体衬底102的前侧表面102f沉积。随后，在沉积第一硬掩模层704之后，可穿过第一硬掩模层704对半导体衬底102执行离子植入工艺，使得半导体衬底102包括第一掺杂类型(例如p型)。在又其它实施例中，可执行其它离子植入工艺以定义半导体衬底102内的其它掺杂区(未示出)(例如图1的掺杂区104)。在执行离子植入工艺之后，第二硬掩模层706、上部介电层708、ARC层710以及光刻胶712(例如分别通过CVD、PVD、ALD等)沉积在第一硬掩模层704上方。在一些实施例中，柱结构101可例如为或包括硅、本征硅(intrinsic silicon)、经掺杂硅或其它合适的材料。
此外，如图7中所示出，掩模层堆叠702经图案化以定义掩模层堆叠702内的开口且暴露半导体衬底102的前侧表面102f。随后，半导体衬底102根据掩模层堆叠702而经图案化以定义半导体衬底102内的沟槽102t的至少一部分。在一些实施例中，图案化工艺包含执行一或多个干式刻蚀工艺。此外，一或多个干式刻蚀工艺的功率、时间、压力以及角度被配置成定义柱结构101的第一宽度w1、第二宽度w2、第一高度h1以及第二高度h2。在一些实施例中，柱结构101的第一宽度w1处于约0.1微米到0.2微米范围内。在各种实施例中，柱结构101的第二宽度w2处于约0.07微米到0.17微米范围内。在又其它实施例中，第一高度h1是例如大于0.05微米或处于约0.05微米到4微米范围内。在一些实施例中，第二高度h2是例如约6微米，或处于约0.595微米到7.65微米范围内。在又其它实施例中，执行一或多个干式刻蚀工艺，由此定义每一沟槽102t的第一长度L1的第二长度L2。在一些实施例中，沟槽102t的第一长度L1处于约0.3微米到0.4微米范围内。在一些实施例中，第二长度L2处于约0.21微米到0.36微米范围内。在另外的实施例中，第二长度L2处于第一长度L1的约70％到90％范围内(例如处于约0.7×L1到0.9×L1范围内)。
由与半导体衬底102的前侧表面102f对准的水平线和柱结构101的第一侧壁定义第一角度716。在各种实施例中，第一角度716处于约92°到95°范围内或为其它合适的值。由与第一点202对准的水平线715和柱结构101的第二侧壁定义第二角度718。在一些实施例中，第二角度718处于约88°到90°范围内或为其它合适的值。第一点202设置在半导体衬底102的前侧表面102f之下。在一些实施例中，第一高度h1和第二高度h2对应于沟槽102t的高度。
在一些实施例中，第一硬掩模层704可例如为或包括例如二氧化硅的氧化物或其它合适的介电材料。第二硬掩模层706可例如为或包括非晶碳其它合适的介电材料。上部介电层708可例如为或包括氮氧化硅、碳氧化硅或类似物。
如图8的横截面图800中所示出，侧壁保护层802沿着定义沟槽102t的半导体衬底102的多个侧壁形成。在一些实施例中，侧壁保护层802可例如通过热氧化、CVD、PVD或其它合适的沉积或生长工艺来沉积或生长。在另外的实施例中，侧壁保护层802可例如为或包括例如二氧化硅的氧化物或其它合适的介电材料。
如图9的横截面图900中所示出，半导体衬底102经图案化以使沟槽102t扩大且进一步定义柱结构101。在一些实施例中，图案化工艺可包含根据掩模层堆叠(图8的掩模层堆叠702)使半导体衬底102暴露于一或多种刻蚀剂。在另外的实施例中，图9的图案化工艺可包含在比图7的一或多个干式刻蚀更低的压力下执行一或多个干式刻蚀。此外，在执行图9的图案化工艺之后，执行移除工艺以移除掩模层堆叠(图8的掩模层堆叠702)。此外，图9的一或多个干式刻蚀工艺的功率、时间、压力以及角度被配置成定义沟槽102t的第三长度L3和柱结构101和/或沟槽102t的第三高度h3。在一些实施例中，第三长度L3处于约0.3微米到0.4微米范围内或处于约0.24微米到0.4微米范围内。在另外的实施例中，第三长度L3处于第一长度L1的约80％到100％范围内(例如处于约0.8×L1到L1范围内)。因此，在一些实施例中，第三长度L3实质上等于第一长度L1。在另外的实施例中，第三长度L3与半导体衬底102的下表面102ls对准。在一些实施例中，柱结构101的宽度从第二点204到第三点206持续地减小。
第三角度902定义在柱结构101的侧壁与实质上水平线904之间。在一些实施例中，实质上水平线904与第二点204竖直对准且与半导体衬底102的前侧表面102f平行。在一些实施例中，第三角度902处于约90°到93°范围内。柱结构101的第三高度h3定义为从半导体衬底102的前侧表面102f到第三点206。第三点206可与半导体衬底102的下表面102ls对准。在一些实施例中，第三高度h3可为约7微米、约8.5微米，或处于约6.5微米到8.5微米范围内。在又其它实施例中，在执行图9的一或多个干式刻蚀之后，可执行移除工艺(例如湿式刻蚀)以移除侧壁保护层802。在另外的实施例中，侧壁保护层802可在图9的图案化工艺期间保留在适当位置，因此侧壁保护层802可防止损害半导体衬底102的定义沟槽102t和/或柱结构101的上部分(例如在前侧表面102f与第二点204之间的区)的侧壁。这继而可确保由图7的图案化工艺定义的尺寸(例如第一宽度w1、第二宽度w2、第一长度L1、第一高度h1、第二高度h2和/或第二长度L2)在图9的图案化工艺期间实质上并不发生变化。在另外的实施例中，执行图7和图9的图案化工艺以使得沟槽102t分别具有高纵横比(例如大于约20:1的纵横比)。
如图10的横截面图1000中所示出，绝缘体层108沿着半导体衬底102的前侧表面102f和定义沟槽102t的半导体衬底102的侧壁形成。在一些实施例中，绝缘体层108可例如为或包括例如二氧化硅的氧化物或其它合适的介电材料，且/或可形成为厚度大于250埃或处于约250埃到900埃范围内或为其它合适的值。在另外的实施例中，绝缘体层108可例如通过例如溅镀、CVD、PVD、热氧化或其它合适的生长或沉积工艺沉积。在一些实施例中，绝缘体层108可仅通过热氧化形成。随后，多个电容器电极层110a到电容器电极层110d和多个电容器介电层112a到电容器介电层112d形成于半导体衬底102的沟槽102t内。上述层经形成以使得其与定义沟槽102t的柱结构101的侧壁和半导体衬底102的侧壁共形，由此定义每一沟槽102t内的空腔103。空腔103定义在最上电容器介电层112d的侧壁之间。此外，顶盖介电层114形成在最上电容器介电层112d上方。在一些实施例中，电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d可例如分别通过ALD、CVD、PVD或其它合适的沉积或生长工艺形成。在另外的实施例中，上述层可仅通过ALD沉积，因此可执行ALD工艺来沉积每一层。在另外的实施例中，顶盖介电层114可例如通过ALD、CVD或其它合适的沉积或生长工艺形成。
在后续处理步骤期间，电容器电极层110a到电容器电极层110d和/或电容器介电层112a到电容器介电层112d可(例如通过热退火工艺)暴露于高热量。高热量可引起电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d热膨胀，使得上述层可膨胀到空腔103中。这在电容器电极层110a到电容器电极层110d和电容器介电层112a到电容器介电层112d膨胀时部分地减轻施加于半导体衬底102和/或柱结构101的力。因此，可减少半导体衬底102和/或柱结构101的开裂、变形和/或破裂。
在另外的实施例中，顶盖介电层114经形成以使得其在每一沟槽102t内延伸，由此利用第一气体压力密封空腔103，分别例如参看图2和图6B。因此，顶盖介电层104可沿着最上电容器介电层112d的上表面连续地延伸。在这类实施例中，每一空腔103定义在顶盖介电层114的多个内侧壁之间。
如图11的横截面图1100中所示出，电容器电极层110a到电容器电极层110d和/或电容器介电层112a到电容器介电层112d经图案化，由此定义沟槽电容器106。在一些实施例中，用于图案化每一电容器电极层110a到电容器电极层110d和/或电容器介电层112a到电容器介电层112d的工艺包含：在目标电容器介电层和/或电容器介电层上方形成掩模层(未示出)；使目标电容器介电层和/或电容器介电层的未遮蔽区暴露于一或多种刻蚀剂，由此减小目标层的宽度；以及执行移除工艺(例如湿式刻蚀工艺)以移除掩模层。举例来说，可对第一电容器电极层110a执行根据第一掩模层(未示出)的第一图案化工艺，可对第二电容器电极层110b和第一电容器介电层112a执行根据第二掩模层(未示出)的第二图案化工艺，且可为其余电容器层执行额外图案化工艺。此外，刻蚀终止层116形成在沟槽电容器106的上表面上方。在一些实施例中，刻蚀终止层116可通过CVD、PVD、ALD或其它合适的生长或沉积工艺来沉积。在一些实施例中，刻蚀终止层116可例如为或包括氮化硅、碳化硅或其它合适的介电材料。
如图12的横截面图1200中所示出，第一介电层402形成在半导体衬底102上方且第二介电层404形成在第一介电层402上方。在一些实施例中，第一介电层402和/或第二介电层404可例如分别为或包括例如二氧化硅的氧化物、未经掺杂的硅玻璃、前述内容的任何组合或其它合适的介电材料。此外，层间介电(ILD)层406形成在第二介电层404上方。在一些实施例中，ILD层406、第一介电层402以及第二介电层404可例如分别通过CVD、PVD、热氧化或其它合适的沉积或生长工艺形成。在一些实施例中，ILD层406可例如为或包括二氧化硅、低k介电材料、极低k介电材料其它合适的介电材料。另外，ILD层406、第一介电层402以及第二介电层404经图案化以定义沟槽电容器106上方的多个接触开口1202并暴露电容器电极层110a到电容器电极层110d中的每一个的上表面。
如图13的横截面图1300中所示出，导通孔118形成在电容器电极层110a到电容器电极层110d上方。在一些实施例中，用于形成导通孔118的工艺可包含：在半导体衬底102上方(例如通过CVD、PVD、溅镀、电镀、无电电镀等)沉积导电材料(例如铜、铝、钨、氮化钛、氮化钽等)，由此填充接触开口(图12的接触开口1202)；以及对导电材料执行平坦化工艺(例如化学机械平坦化(chemical mechanical planarization，CMP)工艺)直到达到ILD层406的上表面为止，由此定义导通孔118。
如由图14的横截面图1400示出，内连线结构117的其余层形成在沟槽电容器106上方。内连线结构117包含内连线介电结构122、多个导电线120和多个导通孔118。在一些实施例中，内连线结构117包含ILD层406和多个介电保护层408。在一些实施例中，ILD层406和/或介电保护层408可例如分别通过CVD、PVD、热氧化或其它合适的沉积或生长工艺来沉积。此外，导电线120和/或导通孔118可通过单一镶嵌工艺或双重镶嵌工艺形成。在又其它实施例中，导电线120可例如为或包括钨、铜、铝、氮化钛、氮化钽或其它合适的导电材料。
图15示出根据本公开的形成包含设置于沟槽内并横向相邻于沟槽内的空腔的沟槽电容器的集成电路(IC)的方法1500。虽然将方法1500示出和/或描述为一系列动作或事件，但应了解，所述方法不限于所示出的次序或动作。因此，在一些实施例中，动作可以与所示出的不同次序进行，且/或可同时进行。此外，在一些实施例中，所示出的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些所示出的动作或事件，且可包含其它未示出的动作或事件。
在动作1502处，掩模层堆叠形成在半导体衬底的前侧表面上方。图7示出对应于动作1502的一些实施例的横截面图700。
在动作1504处，根据掩模层堆叠对半导体衬底执行第一图案化工艺，由此定义柱结构的上部分和相邻沟槽的上部分。柱结构横向设置在多个沟槽之间。此外，柱结构的宽度从半导体衬底的前侧表面到第一点持续地减小，所述第一点设置在前侧表面下方。图7示出对应于动作1504的一些实施例的横截面图700。
在动作1506处，侧壁保护层沿着定义柱结构和沟槽的半导体衬底的侧壁形成。图8示出对应于动作1506的一些实施例的横截面图800。
在动作1508处，根据掩模层堆叠对半导体衬底执行第二图案化工艺，由此扩大沟槽且增大柱结构的高度。图9示出对应于动作1508的一些实施例的横截面图900。
在动作1510处，绝缘体层、多个电容器电极层以及多个电容器介电层形成在半导体衬底的前侧表面上方和沟槽内。因此，上述层与柱结构的侧壁共形，由此定义每一沟槽中的空腔。图10示出对应于动作1510的一些实施例的横截面图1000。
在动作1512处，对电容器电极层和电容器介电层执行图案化工艺，由此定义沟槽电容器。图11示出对应于动作1512的一些实施例的横截面图1100。
在动作1514处，内连线结构形成在沟槽电容器和半导体衬底的前侧表面上方。图12到图14示出对应于动作1514的一些实施例的横截面图1200到横截面图1400。
相应地，在一些实施例中，本公开涉及一种集成电路(IC)，其包括柱结构，所述柱结构设置于衬底内且具有从衬底的前侧表面到位于前侧表面下方的点持续地减小的宽度。沟槽电容器包含第一沟槽区段和第二沟槽区段，所述第一沟槽区段和所述第二沟槽区段凹入到衬底中且定义设置于柱结构的相对侧上的第一空腔和第二空腔。
在一些实施例中，本申请案提供一种集成电路(IC)，其包含：衬底，具有定义沟槽的多个侧壁，其中所述沟槽延伸到衬底的前侧表面中；沟槽电容器，包含多个电容器电极层和多个电容器介电层，所述多个电容器电极层和所述多个电容器介电层分别衬于沟槽且定义衬底内的空腔；以及柱结构，设置于衬底内且邻接沟槽，其中柱结构具有第一宽度和小于第一宽度的第二宽度，其中第一宽度与衬底的前侧表面对准且第二宽度与设置在前侧表面之下的第一点对准。在实施例中，所述柱结构的宽度从所述第一点到第二点持续地增大，其中所述第二点设置在所述第一点之下。在实施例中，所述柱结构的宽度从所述第二点到第三点持续地减小，其中所述第三点设置在所述第二点之下，且其中所述第三点与所述衬底的下表面对准，所述下表面定义所述沟槽的底部。在实施例中，所述柱结构包括设置于所述衬底的所述前侧表面与所述第一点之间的第一弯曲侧壁区段，其中所述柱结构包括设置在所述第一弯曲侧壁区段之下的竖直侧壁区段。在实施例中，所述柱结构包括设置在所述竖直侧壁区段之下的第二弯曲侧壁区段。在实施例中，所述多个电容器介电层包括最上电容器介电层，所述最上电容器介电层连续地衬于所述沟槽且密封所述沟槽内的所述空腔。在实施例中，集成电路进一步包括绝缘体层，所述绝缘体层从所述衬底的所述前侧表面连续地延伸到定义所述沟槽的所述衬底的所述多个侧壁，其中所述绝缘体层设置于所述沟槽电容器与所述衬底之间，其中所述绝缘体层的厚度分别大于所述多个电容器电极层和所述多个电容器介电层的厚度。在实施例中，所述绝缘体层沿着所述柱结构的多个侧壁和上表面连续地延伸。在实施例中，所述绝缘体层包括第一介电材料，且所述电容器介电层包括不同于所述第一介电材料的第二介电材料。
在一些实施例中，本申请案提供一种半导体结构，其包含：衬底；沟槽电容器，包含上覆于衬底的前侧表面的多个电容器电极层和多个电容器介电层，其中多个电容器电极层和多个电容器介电层定义突起到衬底中的第一沟槽区段和第二沟槽区段，且进一步定义第一空腔和第二空腔，第一空腔和第二空腔分别凹入到第一沟槽区段和第二沟槽区段处的衬底中；以及柱结构，横向设置于第一沟槽区段与第二沟槽区段之间，其中柱结构的宽度在第一方向上持续地减小，第一方向从前侧表面朝向第一沟槽区段和第二沟槽区段的底表面。在实施例中，所述柱结构包括第一倾斜侧壁区段、第二倾斜侧壁区段以及第三倾斜侧壁区段，其中所述第二倾斜侧壁区段竖直地设置于所述第一倾斜侧壁区段与所述第三倾斜侧壁区段之间，其中所述第一倾斜侧壁区段和所述第三倾斜侧壁区段在相同方向上倾斜，所述相同方向与所述第二倾斜侧壁区段的角度的方向相对。在实施例中，所述第一空腔和所述第二空腔的宽度在所述第一方向上持续地增大。在实施例中，所述柱结构在所述第一方向上沿着第一竖直距离持续地减小，其中所述柱结构的第一宽度大于所述第一竖直距离，且其中所述第一宽度与所述衬底的所述前侧表面对准。在实施例中，半导体结构进一步包括绝缘体层，设置于所述衬底与所述第一沟槽区段和所述第二沟槽区段之间，其中所述绝缘体层沿着所述柱结构的多个侧壁和上表面连续地延伸，其中所述绝缘体层的厚度在所述第一方向上持续地增大。在实施例中，所述绝缘体层包括二氧化硅，且所述多个电容器介电层分别包括高介电常数介电材料。在实施例中，沿着所述柱结构的所述上表面设置的所述绝缘体层的第一厚度小于沿着所述柱结构的所述多个侧壁设置的所述绝缘体层的第二厚度。在实施例中，所述柱结构具有弯曲上表面。
在一些实施例中，本申请案提供一种用于形成沟槽电容器的方法，所述方法包含：对衬底的前侧表面执行第一图案化工艺以定义沟槽的上部分和柱结构的上部分，其中执行第一图案化工艺以使得从前侧表面到前侧表面下方的第一点减小柱结构的宽度；对衬底执行第二图案化工艺以扩大沟槽并增加柱结构的高度；以及在沟槽内形成多个电容器介电层和多个电容器电极层，使得在最上电容器介电层的多个侧壁之间定义空腔，其中所述空腔设置于沟槽内，且其中最上电容器介电层密封所述空腔。在实施例中，方法进一步包括：沿着定义所述沟槽的所述衬底的多个侧壁形成侧壁保护层，其中所述侧壁保护层在所述第一图案化工艺之后且在所述第二图案化工艺之前形成。在实施例中，执行所述第二图案化工艺以使得所述柱结构的宽度从第二点到所述衬底的下表面持续地减小，其中所述第二点竖直地设置在所述第一点之下，且所述衬底的所述下表面定义所述沟槽的底表面。
前述内容概述若干实施例的特征以使本领域的技术人员可更好地理解本公开内容的各个方面。本领域的技术人员应了解，其可很容易地将本公开用作设计或修改用于实现本文引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这类等效构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种集成电路，包括：
衬底，包括定义沟槽的多个侧壁，其中所述沟槽延伸到所述衬底的前侧表面中；
沟槽电容器，包括多个电容器电极层和多个电容器介电层，所述多个电容器电极层和所述多个电容器介电层分别衬于所述沟槽且定义所述衬底内的空腔；以及
柱结构，设置于所述衬底内且邻接所述沟槽，其中所述柱结构具有第一宽度和小于所述第一宽度的第二宽度，其中所述第一宽度与所述衬底的所述前侧表面对准且所述第二宽度与设置在所述前侧表面之下的第一点对准。
2.根据权利要求1所述的集成电路，其中所述柱结构的宽度从所述第一点到第二点持续地增大，其中所述第二点设置在所述第一点之下。
3.根据权利要求2所述的集成电路，其中所述柱结构的宽度从所述第二点到第三点持续地减小，其中所述第三点设置在所述第二点之下，且其中所述第三点与所述衬底的下表面对准，所述下表面定义所述沟槽的底部。
4.根据权利要求1所述的集成电路，其中所述柱结构包括设置于所述衬底的所述前侧表面与所述第一点之间的第一弯曲侧壁区段，其中所述柱结构包括设置在所述第一弯曲侧壁区段之下的竖直侧壁区段。
5.根据权利要求4所述的集成电路，其中所述柱结构包括设置在所述竖直侧壁区段之下的第二弯曲侧壁区段。
6.根据权利要求1所述的集成电路，其中所述多个电容器介电层包括最上电容器介电层，所述最上电容器介电层连续地衬于所述沟槽且密封所述沟槽内的所述空腔。
7.根据权利要求1所述的集成电路，进一步包括：
绝缘体层，所述绝缘体层从所述衬底的所述前侧表面连续地延伸到定义所述沟槽的所述衬底的所述多个侧壁，其中所述绝缘体层设置于所述沟槽电容器与所述衬底之间，其中所述绝缘体层的厚度分别大于所述多个电容器电极层和所述多个电容器介电层的厚度。
8.一种半导体结构，包括：
衬底；
沟槽电容器，包括上覆于所述衬底的前侧表面的多个电容器电极层和多个电容器介电层，其中所述多个电容器电极层和所述多个电容器介电层定义突起到所述衬底中的第一沟槽区段和第二沟槽区段，且进一步定义第一空腔和第二空腔，所述第一空腔和所述第二空腔分别凹入到所述第一沟槽区段和所述第二沟槽区段处的所述衬底中；以及
柱结构，横向设置于所述第一沟槽区段与所述第二沟槽区段之间，其中所述柱结构的宽度在第一方向上持续地减小，所述第一方向从所述前侧表面朝向所述第一沟槽区段和所述第二沟槽区段的底表面。
9.一种用于形成沟槽电容器的方法，所述方法包括：
对衬底的前侧表面执行第一图案化工艺以定义沟槽的上部分和柱结构的上部分，其中执行所述第一图案化工艺以使得从所述前侧表面到所述前侧表面下方的第一点减小所述柱结构的宽度；
对所述衬底执行第二图案化工艺以扩大所述沟槽并增加所述柱结构的高度；以及
在所述沟槽内形成多个电容器介电层和多个电容器电极层，使得在最上电容器介电层的多个侧壁之间定义空腔，其中所述空腔设置于所述沟槽内，且其中所述最上电容器介电层密封所述空腔。
10.根据权利要求9所述的用于形成沟槽电容器的方法，进一步包括：
沿着定义所述沟槽的所述衬底的多个侧壁形成侧壁保护层，其中所述侧壁保护层在所述第一图案化工艺之后且在所述第二图案化工艺之前形成。
CN202011563976.1A 2019-12-27 2020-12-25 集成电路、半导体结构及形成沟槽电容器的方法 Pending CN113053877A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/728,452 2019-12-27
US16/728,452 US11063157B1 (en) 2019-12-27 2019-12-27 Trench capacitor profile to decrease substrate warpage

Publications (1)

Publication Number Publication Date
CN113053877A true CN113053877A (zh) 2021-06-29

Family

ID=76310380

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011563976.1A Pending CN113053877A (zh) 2019-12-27 2020-12-25 集成电路、半导体结构及形成沟槽电容器的方法

Country Status (5)

Country Link
US (3) US11063157B1 (zh)
KR (1) KR102302524B1 (zh)
CN (1) CN113053877A (zh)
DE (1) DE102020101253B4 (zh)
TW (1) TWI751851B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230009025A (ko) * 2021-07-08 2023-01-17 주식회사 키파운드리 스캘롭 프로파일을 갖는 깊은 트렌치 식각 방법
KR20230009576A (ko) * 2021-07-09 2023-01-17 주식회사 키파운드리 웨이퍼 휨 현상이 개선된 트렌치 커패시터 제조방법
US11916100B2 (en) * 2021-08-02 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer trench capacitor structure
US20230092429A1 (en) * 2021-09-23 2023-03-23 Qualcomm Incorporated High density silicon based capacitor

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895255A (en) * 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6103585A (en) * 1998-06-09 2000-08-15 Siemens Aktiengesellschaft Method of forming deep trench capacitors
EP0981164A3 (en) 1998-08-18 2003-10-15 International Business Machines Corporation Low resistance fill for deep trench capacitor
US6297527B1 (en) * 1999-05-12 2001-10-02 Micron Technology, Inc. Multilayer electrode for ferroelectric and high dielectric constant capacitors
US6188096B1 (en) * 1999-06-09 2001-02-13 International Business Machines Corporation DRAM cell capacitor having increased trench capacitance
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
US6437385B1 (en) * 2000-06-29 2002-08-20 International Business Machines Corporation Integrated circuit capacitor
DE10109564A1 (de) 2001-02-28 2002-09-12 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
DE10128326C1 (de) * 2001-06-12 2003-02-13 Infineon Technologies Ag Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators
DE10130934A1 (de) * 2001-06-27 2003-01-16 Infineon Technologies Ag Grabenkondensator und entsprechendes Herstellungsverfahren
US6960365B2 (en) * 2002-01-25 2005-11-01 Infineon Technologies Ag Vertical MIMCap manufacturing method
US6897508B2 (en) * 2002-05-01 2005-05-24 Sundew Technologies, Llc Integrated capacitor with enhanced capacitance density and method of fabricating same
DE10337858B4 (de) * 2003-08-18 2007-04-05 Infineon Technologies Ag Grabenkondensator und Verfahren zur Herstellung eines Grabenkondensators
US8049264B2 (en) * 2005-01-28 2011-11-01 Qimonda Ag Method for producing a dielectric material on a semiconductor device and semiconductor device
US20070232011A1 (en) 2006-03-31 2007-10-04 Freescale Semiconductor, Inc. Method of forming an active semiconductor device over a passive device and semiconductor component thereof
JP2008159988A (ja) * 2006-12-26 2008-07-10 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US20090096001A1 (en) * 2007-10-15 2009-04-16 Qimonda Ag Integrated Circuit and Method of Manufacturing the Same
US7671394B2 (en) * 2007-10-17 2010-03-02 International Business Machines Corporation Embedded trench capacitor having a high-k node dielectric and a metallic inner electrode
US7910451B2 (en) * 2008-04-04 2011-03-22 International Business Machines Corporation Simultaneous buried strap and buried contact via formation for SOI deep trench capacitor
US8101497B2 (en) * 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US7943474B2 (en) * 2009-02-24 2011-05-17 International Business Machines Corporation EDRAM including metal plates
US8492818B2 (en) * 2010-09-14 2013-07-23 International Business Machines Corporation High capacitance trench capacitor
US8647945B2 (en) * 2010-12-03 2014-02-11 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (SOI) substrate
US8492874B2 (en) 2011-02-04 2013-07-23 Qualcomm Incorporated High density metal-insulator-metal trench capacitor
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8916435B2 (en) * 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory
US8901706B2 (en) * 2012-01-06 2014-12-02 International Business Machines Corporation Thermally stable high-K tetragonal HFO2 layer within high aspect ratio deep trenches
DE102013100025B4 (de) 2012-01-06 2022-02-17 Maxim Integrated Products, Inc. Halbleiterbauelement mit darin integriertem Kondensator und Verfahren zu seiner Herstellung
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor
TWI538226B (zh) * 2013-12-13 2016-06-11 華亞科技股份有限公司 具有高結構強度之堆疊型電容器之製造方法
US20180047807A1 (en) * 2016-08-10 2018-02-15 Globalfoundries Inc. Deep trench capacitors with a diffusion pad
JP6891502B2 (ja) * 2017-01-16 2021-06-18 セイコーエプソン株式会社 電気光学装置、電子機器
KR101952869B1 (ko) * 2017-05-29 2019-02-27 삼성전기주식회사 커패시터
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
JP6818712B2 (ja) 2018-03-22 2021-01-20 株式会社東芝 半導体装置
JP7178187B2 (ja) * 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors
US11018169B2 (en) * 2019-08-19 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor structure to increase capacitance density

Also Published As

Publication number Publication date
DE102020101253B4 (de) 2023-06-29
TWI751851B (zh) 2022-01-01
US11769792B2 (en) 2023-09-26
KR20210086395A (ko) 2021-07-08
US11063157B1 (en) 2021-07-13
US20210343881A1 (en) 2021-11-04
US20210202761A1 (en) 2021-07-01
DE102020101253A1 (de) 2021-07-01
TW202125701A (zh) 2021-07-01
US20230378251A1 (en) 2023-11-23
KR102302524B1 (ko) 2021-09-17

Similar Documents

Publication Publication Date Title
US10692966B2 (en) Deep trench capacitor with scallop profile
US9142557B2 (en) Cost effective method of forming embedded DRAM capacitor
KR102302524B1 (ko) 기판 휨을 감소시키기 위한 트렌치 캐패시터 프로파일
US20210375760A1 (en) Metal Line Structure and Method
US11903192B2 (en) Semiconductor device and method of manufacturing
KR101547386B1 (ko) 디커플링 ｆｉｎｆｅｔ 캐패시터
CN108231774B (zh) 具有沟槽型器件隔离膜的半导体器件
US10008560B2 (en) Capacitors in integrated circuits and methods of fabrication thereof
US10910382B2 (en) Method for fabricating semiconductor device
US6964908B2 (en) Metal-insulator-metal capacitor and method of fabricating same
US10056448B2 (en) Coplanar metal-insulator-metal capacitive structure
CN113130746B (zh) 半导体结构及其形成方法
KR20140019705A (ko) 반도체 소자 및 그 제조 방법
KR20230012403A (ko) 개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조
CN112017967B (zh) 背面金属化半导体结构及制备方法
KR20180031900A (ko) 에어 갭을 포함하는 반도체 소자
US20090051034A1 (en) Semiconductor device and method for the same
KR100733460B1 (ko) 반도체 소자의 메탈 콘택 형성 방법
US20240014254A1 (en) Trench capacitor film scheme to reduce substrate warpage
TW202105680A (zh) 三維記憶體元件及其製造方法
CN113345896B (zh) 动态随机存取存储器装置及其制造方法
US20240188289A1 (en) Semiconductor device and method of manufacturing
TW202339317A (zh) 包括電容器的積體電路及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination