KR20230009576A - 웨이퍼 휨 현상이 개선된 트렌치 커패시터 제조방법 - Google Patents

웨이퍼 휨 현상이 개선된 트렌치 커패시터 제조방법 Download PDF

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Abstract

본 발명은 웨이퍼의 휨 현상을 개선하면서 깊은 트렌치가 적용된 트렌치 커패시터를 제조하는 방법을 제안한다. 본 발명의 트렌치 커패시터의 제조방법은, 웨이퍼에 깊은 트렌치를 형성하는 단계, 상기 깊은 트렌치에 복수의 절연막과 복수의 도전막을 포함하는 트렌치 커패시터 구조를 형성하는 단계가 수행된다. 여기서 상기 트렌치 커패시터 구조를 형성하는 단계에 의해 상기 웨이퍼는 인장 응력을 갖게 된다. 그리고 상기 트렌치 커패시터 구조에 대해 고온 열 처리 단계가 수행된다. 상기 고온 열 처리 단계에 의해 상기 웨이퍼는 상기 인장 응력이 상쇄되는 방향으로 바뀌게 된다. 이후, 상기 커패시터 구조 상에 층간 절연막을 형성하는 단계 및 상기 층간 절연막 상에 금속 배선을 형성하는 단계가 수행된다.

Description

웨이퍼 휨 현상이 개선된 트렌치 커패시터 제조방법{Method of manufacturing a trench capacitor having improved wafer bow}
본 발명은 웨이퍼의 휨 현상이 개선된 트렌치 커패시터를 제조하는 방법에 관한 것이다.
반도체 기판에 수직방향으로 형성된 트렌치(trench)를 이용하여 트렌치 커패시터 구조를 형성할 수 있다. 이러한 트렌치 커패시터 구조는 트렌치의 깊이가 깊을수록 커패시터의 용량을 증가시킬 수 있다.
고용량의 트렌치 커패시터를 제조하기 위한 방법으로 3개의 도전막을 적층하는 증착 공정이 사용될 수 있다. 그런데 종래에는 트렌치 내부에 도전막 및 절연막으로 갭-필 할 경우 서로 다른 물질의 응력으로 인하여 웨이퍼 자체가 휘어지는 문제가 발생하였다. 이는 트렌치 깊이가 깊을수록 더 커져서, 상대적으로 트렌치 커패시터의 용량을 증가할 수 없는 원인이 되었다.
또 이처럼 웨이퍼가 휘어질 경우, 웨이퍼를 웨이퍼 척(chuck)에 밀착(chucking)하는 것이 어려워서 포토 리소그래피(photo lithography) 또는 식각공정과 같은 후속 공정을 안정적으로 실시할 수 없다.
본 발명의 목적은 웨이퍼의 휨 현상(warpage)을 방지하여 깊은 트렌치가 적용된 고용량의 트렌치 커패시터를 제조하는 것이다.
본 발명의 다른 목적은 깊은 트렌치 내부의 증착 공정 이후에서도 후속 공정을 안정적으로 수행할 수 있게 하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 트렌치 커패시터 제조방법은, 웨이퍼에 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치에 복수의 절연막과 복수의 도전막을 포함하는 트렌치 커패시터 구조를 형성하는 단계 - 상기 트렌치 커패시터 구조를 형성하는 단계에 의해 상기 웨이퍼는 인장 응력을 갖게 되며; 상기 트렌치 커패시터 구조에 대해 고온 열 처리 단계 - 상기 고온 열 처리 단계에 의해 상기 웨이퍼는 상기 인장 응력이 상쇄되는 방향으로 바뀌며; 상기 커패시터 구조 상에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 고온 열 처리 단계는 상기 트렌치 커패시터에 포함된 상기 복수의 도전막이 비결정질 상태에서 결정질 상태로 변화시킨다.
상기 인장 응력이 상쇄되는 방향으로 바뀌는 것은 상기 복수의 도전막이 상기 비결정질 상태에서 상기 결정질 상태로 변화시키는 것에 의해 발생된다.
상기 고온 열 처리 단계는 1000 - 1200℃ 온도에서 10 - 60분 동안 수행한다.
상기 트렌치 커패시터 구조를 형성하는 단계는, 상기 깊은 트렌치에 제1 절연막을 증착하는 단계; 상기 제1 절연막 위에 제1 도전막을 증착하는 단계; 상기 제1 도전막 위에 제2 절연막을 증착하는 단계; 상기 제2 절연막 위에 제2 도전막을 증착하는 단계; 상기 제2 도전막 위에 제3 절연막을 증착하는 단계; 및 상기 제3 절연막 위에 제3 도전막을 증착하는 단계를 포함한다.
상기 제3 도전막은 상기 제1 도전막 또는 상기 제2 도전막보다 더 두껍게 형성된다.
상기 제1 도전막과 상기 제3 도전막은 전기적으로 서로 연결되고, 상기 제2 도전막과 상기 기판은 전기적으로 서로 연결된다.
상기 웨이퍼에 깊은 트렌치를 형성하는 단계 이후에, 상기 깊은 트렌치 주변에 도핑 영역을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시 예에 따른 트렌치 커패시터 제조방법은, 웨이퍼에 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치에 복수의 절연막과 복수의 도전막을 증착하는 단계; 상기 복수의 도전막과 상기 복수의 절연막을 패터닝하는 단계; 상기 웨이퍼의 휨을 개선하기 위해, 상기 패터닝된 복수의 도전막과 상기 복수의 절연막을 포함하는 상기 웨이퍼에 대해 고온 열 처리 단계; 상기 웨이퍼 상에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 고온 열 처리 단계는 상기 복수의 도전막이 비정질 상태에서 결정질 상태로 변화시킨다.
상기 고온 열 처리 단계는 1000 - 1200℃ 온도에서 10 - 60분 동안 수행된다.
상기 고온 열 처리 단계 이전에는 상기 웨이퍼가 인장 응력을 가지고 있으며, 상기 고온 열 처리 단계 이후에는 상기 인장 응력이 상쇄되는 방향으로 변화된다.
이와 같은 본 발명에 따르면, 깊은 트렌치에 제1 내지 제3 도전막을 갭 필한 후 소정 조건에서 고온 열 처리 공정을 수행한다. 이에 도전막 결정질의 변화로 인해 도전막 응력을 최소화할 수 있어, 궁극적으로 깊은 트렌치의 증착 공정시 발생했던 웨이퍼의 휨 현상을 개선하는 효과가 있다.
본 발명에 따르면, 기판에 트렌치를 깊게 형성하는 것이 가능하여 트렌치 커패시터의 용량을 극대화할 수 있으며, 휨 현상 개선으로 인해 웨이퍼의 밀착 동작이 개선되기 때문에 종래보다 소자를 더 안정되게 제조할 수 있다.
도 1은 본 발명의 실시 예에 따른 트렌치 커패시터의 구조이다.
도 2는 본 발명의 실시 예에 따른 트렌치 커패시터의 제조 방법을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 열 처리 조건에 따른 웨이퍼의 휨 현상을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 깊은 트렌치에 증착된 도전막의 상태와 RTP annealing 온도에 따른 응력(또는 스트레스) 변화를 나타낸다.
도 5 내지 도 15는 본 발명의 트렌치 커패시터의 제조 방법을 보인 공정도면이다.
도 16은 본 발명의 실시 예에 따른 트렌치 커패시터 구조 상에 형성된 금속 배선을 나타낸 도면이다.
도 17은 본 발명의 다른 실시 예에 따른 트렌치 커패시터 구조 상에 형성된 금속 배선을 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 트렌치 커패시터 구조의 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명에서 사용되는 “부” 또는 “부분” 등의 일부분을 나타내는 표현은 해당 구성요소가 특정 기능을 포함할 수 있는 장치, 특정 기능을 포함할 수 있는 소프트웨어, 또는 특정 기능을 포함할 수 있는 장치 및 소프트웨어의 결합을 나타낼 수 있음을 의미하나, 꼭 표현된 기능에 한정된다고 할 수는 없으며, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
또한, 본 발명에서 사용되는 모든 전기 신호들은 일 예시로서, 본 발명의 회로에 반전기 등을 추가적으로 구비하는 경우 이하 설명될 모든 전기 신호들의 부호가 반대로 바뀔 수 있음을 유의해야 한다. 따라서, 본 발명의 권리범위는 신호의 방향에 한정되지 않는다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 트렌치 커패시터의 구조이다.
먼저 도 1a를 참조하면, 반도체 기판(10)에 도핑 영역(40)이 형성되고, 도핑 영역(40)안에 복수의 깊은 트렌치(30) 구조가 형성된다. 여기서 반도체 기판(10)은 웨이퍼의 기판을 말한다. 도핑 영역(40)은 커패시터 구조(120)의 하부 전극으로 사용될 수 있다. 복수의 깊은 트렌치(30)의 각각의 폭은 대략 1~3㎛ 정도, 깊이는 50~100㎛이다. 이 정도의 깊은 트렌치(30)를 형성해야만 고용량의 트렌치 커패시터를 제조할 수 있는 것이다. 그리고 그 깊은 깊은 트렌치(30) 구조에 트렌치 커패시터 구조(120)이 형성된다. 그리고 트렌치 커패시터 구조(120)는 도 1b와 같은 구조로 형성된다.
도 1b는 본 발명의 실시 예에 따른 트렌치 커패시터 구조(120)의 SEM 단면 사진이다. 기판(10) 또는 도핑 영역(40)에 트렌치 구조(30)를 형성하고, 트렌치(30) 내부에 제1 절연막(50), 제 1 도전막(60), 제2 절연막(70), 제 2 도전막(80), 제3 절연막(90), 제 3 도전막(100)을 증착한다. 복수의 절연막과 복수의 도전막이 반복되어 증착되는 것이다. 복수의 절연막은 실리콘 산화막으로 형성되고, 복수의 도전막은 도핑된 폴리-실리콘을 이용하여 형성될 수 있으나, 이에 제한을 두지 않는다. 복수의 절연막은 커패시터 구조(120)의 유전막으로 사용된다. 복수의 절연막과 복수의 도전막은 CVD 방법으로 증착되기 때문에 트렌치(30)의 측벽으로부터 서로 마주 보면서 형성된다. 그래서 트렌치 중심 선을 기준으로 보면, 서로 대칭된 구조를 갖는다. 도 1a에서 보듯이, 제3 도전막(100)이 양쪽에서 증착되면서 가운데 부분에서 서로 만나는 형상을 갖는다. 제3 도전막(100)이 서로 만나게 되면 트렌치(30)에 빈 공간이 없이 채우게 된다. 제3 도전막(100)끼리 서로 만나지 않도록 두께를 조정할 경우, 제3 도전막(100) 사이에 빈 공간이 생길 수 있다. 그 빈 공간이 생길 경우, 후속 공정에서 갭필 절연막으로 채울 수 있다.
여기서 제2 도전막(80)과 도핑 영역(40)이 서로 전기적으로 연결하고, 제1 도전막(60)과 제3 도전막(100)을 전기적으로 서로 연결하면 병렬 형태의 커패시터 구조(120)을 형성할 수 있다. 제2 도전막(80)과 도핑 영역(40)이 하부 전극으로 사용되고, 제1 도전막(60)과 제3 도전막(100)을 상부 전극으로 사용하여 커패시터 구조(120)를 만들 수 있다.
여기서 복수의 도전막(60, 80, 100)이 깊은 트렌치(30) 구조에 채워지면서 웨이퍼(10)가 휘는 현상이 발생하는 것이다.
도 2는 본 발명의 실시 예에 따른 트렌치 커패시터의 제조 방법을 나타낸다.
먼저 도 2a를 참조하면, 기판(10)에 도핑 영역(미도시)을 형성하고, 복수의 깊은 트렌치 구조(30)를 형성한다. 여기서 기준 선(15)은 기판(10)의 표면이다.
도 2b는 복수의 트렌치 구조(30)에 트렌치 커패시터(120) 구조를 형성한 후 웨이퍼의 휨 현상을 나타낸 것이다. 앞서 설명했듯이, 깊은 트렌치 구조(30)에 복수의 절연막과 복수의 도전막이 형성된다. 반도체 기판에 깊은 트렌치를 형성한 후에 웨이퍼의 휨 현상이 미미하게 발생할 수 있으나, 후속 공정에 문제가 될 정도는 아니다. 그러나 깊은 트렌치 구조(30)에 복수의 절연막과 복수의 도전막이 증착된 후에는 웨이퍼(10)의 휨이 발생한다. 그 이유는 복수의 절연막과 복수의 도전막이 인장 응력(tensile stress) 또는 압축 응력(compressive stress)를 가지고 있기 때문이다. 트렌치(30)의 폭이 좁고, 깊은 경우에 더 강한 스트레스를 유발할 수 있다.
깊은 트렌치(30) 구조에 형성된 복수의 도전막(60, 80, 100)이 압축 응력(compressive stress)을 가지고 있을 경우, 웨이퍼(10)가 볼록하게 휘는 현상이 발생할 수 있다. 웨이퍼가 볼록하게 휠 경우, 기준 선(15)보다 웨이퍼 표면이 높게 형성되어서 웨이퍼 보우(110) 값은 양의 값을 갖는다.
반대로 깊은 트렌치(30) 구조에 형성된 복수의 도전막(60, 80, 100)이 인장 응력(tensile stress)을 가지고 있을 경우, 웨이퍼(10)가 오목하게 휘는 현상이 발생할 수 있다. 웨이퍼가 오목하게 휠 경우, 기준 선(15)보다 웨이퍼 표면이 낮게 형성되어서 웨이퍼 보우(110) 값은 음의 값을 갖는다.
본 발명의 실시 예에서, 깊은 트렌치(30) 구조에 형성된 복수의 도전막(60, 80, 100)이 인장 응력(tensile stress)을 가지고 있어서 웨이퍼(10)가 오목하게 휘는 현상이 발생할 수 있다. 그래서 기준 선(15)보다 웨이퍼의 표면이 더 아래에 존재한다. 그 차이가 웨이퍼 보우(110)이 발생한다. 이 경우 웨이퍼 보우 값은 음의 값을 갖는다.
웨이퍼 보우(110)이 발생하면, 후속 공정에서 문제가 발생할 수 있다. 포토 또는 식각 공정에서 진공을 이용해서 웨이퍼 척(chuck)에 웨이퍼를 홀딩(holding)하게 되는데, 웨이퍼가 휘어져 있어서 웨이퍼 척과 웨이퍼 사이에 틈이 벌어져서 진공으로 웨이퍼를 잡을 수 없는 문제가 생긴다. 인장 응력 또는 압축 응력이 심한 경우, 웨이퍼가 깨질 수 있다. 그럴 경우, 반도체 소자의 제조공정이 안정적으로 수행되기 어려웠다. 그래서 이러한 문제점을 바로 잡기 위해서 고온 열처리 공정을 진행한다.
도 2c는 휘어져 있는 웨이퍼에 고온 열처리 공정을 실시한다. 높은 온도로 열 처리를 실시하면 웨이퍼의 휨 현상이 개선될 수 있다. 그래서 도 2d와 같이 웨이퍼의 휨 현상이 개선되어 다시 웨이퍼의 표면이 평평한 상태로 되돌아 갈 수 있다.
도 3은 본 발명의 실시 예에 따른 열 처리 조건에 따른 웨이퍼의 휨 현상을 나타낸다.
도 3a를 참조하면, 열 처리 조건에 따른 웨이퍼 보우 값을 나타낸다. 도면에서 보듯이, 'As-dep'은 50~100㎛ 깊이를 갖는 깊은 트렌치 구조(30)안에 도전막(60)을 채운 상태에서 측정한 웨이퍼 보우 값을 나타낸다. 그 경우, 웨이퍼 보우 값이 -167um, -210um 을 나타낸다. 웨이퍼 보우의 절대값이 클수록 그 만큼 웨이퍼의 휨 정도가 심함을 나타낸다. 증착된 도전막(60)이 인장 응력을 가지고 있어서 웨이퍼 보우 값이 음의 값을 나타낸다.
그리고 열 처리 조건 1(split 1)은 트렌치 안에 도전막을 채운 웨이퍼를 900oC에서 고온 열처리 공정을 진행할 경우이다. 900oC에서 고온 열처리 공정을 진행해도 웨이퍼의 보우 값은 큰 변화가 없다.
그리고 열 처리 조건 2(split 2)는 깊은 트렌치 구조(30)안에 도전막(60)을 채운 웨이퍼를 1050oC에서 고온 열처리 한 경우이다. 열 처리 조건 3(split 3)은 깊은 트렌치 구조(30)안에 도전막(60)을 채운 웨이퍼를 1100oC에서 고온 열처리 한 경우이다. 열 처리 조건 2(split 2) 및 열 처리 조건 3(split 3)의 경우, 웨이퍼의 보우 값이 -50um 이하로 크게 개선됨을 볼 수 있다. 이와 같이 웨이퍼의 보우 현상은 고온 열처리 온도에 따라 그 개선된 정도가 달라질 수 있음을 알 수 있다. 상기 결과를 통해, 웨이퍼 보우 또는 휨 현상을 개선하기 위해 되도록 1000oC 이상에서 하는 것이 바람직함을 알 수 있다.
도 3b를 참조하면, X축은 공정 진행 단계를 나타내고, Y축은 공정 진행 단계마다 웨이퍼 보우 값을 나타낸다. 첫번째 단계(step 1)은 50~100㎛ 깊이를 갖는 깊은 트렌치 구조(30)안에 제1 절연막(50)과 제1 도전막(60)을 증착한 상태이다. 그 경우, 웨이퍼 보우 값이 -140um 내지 -210um 값을 갖는다.
트렌치 내부에 형성된 절연막(50)과 도전막(60)이 웨이퍼에 응력을 유발한다. 절연막(50)과 도전막(60)은 서로 다른 물질이기 때문에 응력을 유발할 수 있다. 예를 들어 절연막(50)은 ONO 절연막으로 구성되고, 도전막(60)은 폴리-실리콘으로 형성한다. 이러한 응력으로 인해 웨이퍼 휨이 발생할 수 있다. 그런데 도전막(60)의 두께가 절연막 보다 두껍게 형성되기 때문에 절연막(50)보다 도전막(60)이 웨이퍼 휨에 더 영향을 준다.
그리고 두번째 단계(step 2)는 깊은 트렌치 구조(30)에 제1 절연막(50), 제1 도전막(60), 제2 절연막(70)과 제2 도전막(80)이 증착된 상태에서 측정한 웨이퍼 보우 값을 나타낸다. 두번째 단계(step 2)에서, 웨이퍼 보우 절대 값이 더 증가하여 웨이퍼의 휨 현상이 더 심해짐을 알 수 있다. 제1 및 제2 도전막(60, 80)이 증착될수록 인장(tensile) 응력이 더 커지고, 그 만큼 더 웨이퍼 휨(bow)이 더 커질 수 있다. 그래서 제1, 제2 및 제3 도전막(60, 80, 100)이 증착될수록 인장(tensile) 응력이 더 커지고, 그 만큼 더 웨이퍼 휨(bow)이 더 커질 수 있다.
그리고 세번째 단계(step 3)은 깊은 트렌치 구조(30)에 제1 절연막(50), 제1 도전막(60), 제2 절연막(70)과 제2 도전막(80)이 증착된 상태에서 1150oC에서 고온 열처리를 한 경우를 나타낸다. 그 경우 웨이퍼 보우 값이 50um 미만으로 양의 값을 가진다. 고온 열 처리 공정 전후를 비교하면, x축 방향 및 y축 방향 모두 휘어짐 현상이 크게 개선되었음을 알 수 있다. 고온 열 처리 공정 전에는 -150 ~ -300㎛까지 휘어짐 정도가 있었지만, 공정 후에는 약 +50㎛ 미만으로 개선되었다.
도 4는 본 발명의 실시 예에 따른 깊은 트렌치에 증착된 도전막의 상태와 RTP annealing 온도에 따른 응력(또는 스트레스) 변화를 나타낸다.
도 4를 참조하면, 'Split 1'은 500 - 600oC 에서 LPCVD 방법으로 증착한 비결정질(amorphous)의 도전막이다. 'Split 2'는 600 - 700oC 에서 LPCVD 방법으로 증착한 결정질(crystalline)의 도전막이다. 도전막은 폴리-실리콘이다. 증착 온도에 따라 비결정질 또는 결정질 물질인지 결정된다.
그리고 상기의 2개의 다른 상태(amorphous and crystalline)을 갖는 도전막을 각각 900oC, 1000oC, 1050oC 에서 30sec 동안 RTP annealing을 하였다.
깊은 트렌치에 증착된 도전막에 대한 As-dep 상태에서 스트레스 결과를 보면, 도전막의 상태에 따라 인장 응력(tensile stress) 또는 압축 응력(compressive stress)을 나타낸다.
먼저 500 - 600oC 에서 증착한 비결정질(amorphous)의 도전막(split 1)은 인장 응력(tensile stress)을 가지고 있다. 그리고 600 - 700oC에서 증착한 결정질(crystalline)의 도전막(split 2)는 압축 응력(compressive stress)을 가지고 있다. 어떤 스트레스(응력)을 가지고 있는 것에 따라 비결정질 상태인지, 결정질 상태인지 알 수 있다. 만약 도전막이 인장 응력(tensile stress)을 가지고 있으면 비결정질 상태일 가능성이 높다. 또한 도전막이 압축 응력(compressive stress)을 가지고 있으면 결정질 상태일 가능성이 높다는 것이다.
RTP annealing 온도에 따른 응력 변화를 설명하고자 한다. RTP annealing 온도에 따라, 결정질의 도전막은 온도에 상관없이 계속 압축 응력을 가지고 있다. 반면에 비결정질의 도전막은 RTP 온도에 따라 응력에 변화가 나타난다. 즉, 고온 열처리 온도가 높아질수록, 인장 응력(tensile stress)을 가진 도전막이, 압축 응력(compressive stress)을 갖는 도전막으로 바뀌었다. 비결정질의 도전막이 결정질의 도전막으로 바뀌는 것이다. 그래서 비결정질의 도전막은 그 상태(phase)가 비결정질에서 결정질로 변화되면서 인장 응력에서 압축 응력을 갖는 방향으로 바뀜을 알 수 있다.
앞서 설명했듯이, 트렌치 구조(30)에 복수의 도전막이 증착되면 인장 응력(tensile)을 갖는다고 설명하였다. 그래서 웨이퍼가 오목한 모양으로 휜 상태로 바뀐다. 그런데 인장 응력을 갖는 비결정성(amorphous) 도전막(60, 80, 100)이, 1000-1200oC에서 고온 열 처리 공정 후에, 압축 응력을 가지는 결정성(crystalline) 도전막(60, 80, 100)으로 변화되는 것이다. 그에 따라 고온 열 처리 공정에 의해, 인장 응력에 의해 오목한 모양이었던 웨이퍼가 볼록한 모양의 웨이퍼로 변화되는 과정을 겪게 된다. 즉, 인장 응력이 상쇄되는 방향으로 바뀌는 것이다. 고온 열처리 시간을 너무 길게 하면, 다시 웨이퍼가 볼록해 질 수 있다. 그래서 적당한 시간 동안 annealing 하는 것이 바람직하다. 본 발명의 실시 예에서는 약 10 - 60 min 정도 열처리를 하면 웨이퍼의 휨이 거의 없는 상태로 돌아간다. 즉, 고온 열 처리를 하면 인장 응력(tensile stress)을 완화시키는 방향으로 작용한다. 그래서 웨이퍼의 휘어진 상태에서 다시 펴지는 상태로 돌아가게 된다.
도 5 내지 도 15는 본 발명의 트렌치 커패시터의 제조 방법이다.
먼저 도 5a를 참조하면, 반도체 기판(10)에 하드 마스크 패턴(20)을 형성한다. 여기서 기판(10)은 웨이퍼를 말한다. 하드 마스크 패턴(20)은 TEOS(Tetra Ethyl Ortho Silicate) 일 수 있다. 그런 다음 하드 마스크 패턴(20)을 사용하여 제1 깊은 트렌치(30a) 및 제2 깊은 트렌치(30b)를 형성한다. 실시 예는 2개의 깊은 트렌치를 형성하는 것을 예를 들었다. 앞에서 언급한 바와 같이 트렌치(30a, 30b)의 폭은 대략 1~3㎛ 정도, 깊이는 50~100㎛이다. 이 정도의 깊은 트렌치(30a, 30b)를 형성해야만 고용량의 트렌치 커패시터를 제조할 수 있는 것이다.
도 5b는 반도체 기판(10) 상의 하드 마스크 패턴(20)을 제거하고, 열 산화(thermal oxidation) 방법으로 트렌치 표면에서 얇은 산화막(50a)를 형성한다. 얇은 산화막은 트렌치 식각 시 형성된 스트레스를 완화하는 역할도 하고, 식각 시 발생한 불량을 제거하는 역할도 한다.
도 5c를 참조하면, 반도체 기판(10)의 저항 감소 및 고 농도 도핑(high doping)을 위해 기판(10)에 P(Phosphors)를 포함하는 POCl3 가스를 주입하여 소정 두께로 도핑하여 도핑 영역(40)을 형성한다. 도핑 영역(40)은 기판(10) 상면 및 트렌치(30a, 30b) 내면에 전체적으로 형성된다. 얇은 산화막(50a) 아래에 도핑 영역(40)이 형성된다. 기판(10)이 P-type 이면 도핑 영역(40)은 N-type 으로 형성한다. 도핑 영역(40)은 하부 전극으로 사용할 수 있다.
다음에 트렌치 내부에 절연막 및 도전막 증착 공정이 수행된다. 본 발명에서 증착 공정은 절연막 및 도전막을 3번 반복해서 적층하는 공정을 포함한다.
도 6은 제1 절연막 증착공정이다. 도 6에서 보듯이 트렌치(30a, 30b)를 포함한 기판(10) 위에 제1 절연막(50)을 적층한다. 산화막(50a) 상에 LPCVD 방법으로 질화막(50b) 및 산화막(50c)을 차례로 증착한다. 그래서 제1 절연막(50)은 복수의 절연막(50a, 50b, 50c)이 적층되는 구조이다. 제1 절연막(50)은 산화막(50a) - 질화막(50b) - 산화막(50c)으로 형성될 수 있다. 예컨대 열 산화막(thermal oxide, 제1 산화막) - 질화막 - 제2 산화막의 3개 절연막이 순서대로 형성될 수 있다. 여기서 제1 산화막(50a)과 제2 산화막(50c)은 서로 같은 물질로 형성될 수 있다. 그러나 질화막(50b)은 제1 산화막(50a) 및 제2 산화막(50c)과 전혀 다른 물질로 형성된다. 이러한 제1 절연막(50)의 구조는 뒤에서 계속 설명하는 제2 절연막(70) 및 제3 절연막(90)의 구조와 동일하다. 실시 예에서 제1 절연막(50)의 두께는 약 10-100nm정도 된다. 제1 절연막(50)이 증착 되기 때문에 제1 및 제2 깊은 트렌치(30a, 30b)의 깊이와 폭은 줄어든다.
도 7은 제1 절연막(50) 위에 소정 두께로 제1 도전막(60)을 적층한 것이다. 제1 도전막(60)으로 폴리-실리콘을 이용하여 LPCVD 방법으로 증착할 수 있다. 앞서 언급했듯이 500-600oC 범위에서 in-situ 도핑 방법으로 도핑된 폴리-실리콘을 증착할 수 있다. 이 경우, 비결정질 상태의 제1 도전막(60)이 증착되는 것이다.
도 8은 제1 도전막(60) 위에 제2 절연막(70)을 적층한 것이다. 제2 절연막(70)은 복수의 절연막(70a, 70b, 70c)이 적층되는 구조이고, 제2 절연막(70)은 산화막(70a) - 질화막(70b) - 산화막(70c)으로 형성될 수 있다.
도 9는 제2 절연막(70) 위에 제2 도전막(80)을 적층한 것이다. 제2 도전막(80)도 제1 도전막(60)과 마찬가지로 같은 조건의 폴리-실리콘을 증착한다. 즉, 500-600oC 범위에서 in-situ 도핑 방법으로 도핑된 폴리-실리콘을 증착할 수 있다. 이 경우, 비결정질 상태의 제2 도전막(80)이 증착되는 것이다. 제2 도전막(80)을 적층한 후에도 트렌치 내부에 빈 공간이 여전히 남아 있다.
도 10은 제2 도전막(80) 위에 제3 절연막(90)과 제3 도전막(100)을 순서대로 적층한 도면이다.
도 10을 참조하면, 제3 절연막(90)도 산화막(90a) - 질화막(90b) - 산화막(90c)의 복수의 절연막으로 형성된다.
그리고 제3 도전막(100)도 제1 또는 제2 도전막(60, 80)과 마찬가지로 같은 조건의 폴리-실리콘을 증착한다. 즉, 500-600oC 범위에서 in-situ 도핑 방법으로 도핑된 폴리-실리콘을 증착할 수 있다. 이 경우, 비결정질 상태의 제3 도전막(100)이 증착되는 것이다. 그래서 제1, 제2 및 제3 도전막은 모두 비결정질을 갖는 도핑된 도전막이 형성되는 것이다. 50-100um 깊이의 깊은 트렌치 구조(30)에 모두 인장 응력을 갖는 도전막(60, 80, 100)이 증착되는 것이다. 앞서 언급했듯이, 이 상태가 되면 웨이퍼가 오목하게 휘어질 수 있다.
여기서 제1 내지 제3 도전막(60, 80, 100)의 두께는 다르게 적층된다. 실시 예에서 제1 도전막(60)와 제2 도전막(80)의 두께는 동일하고 제3 도전막(100)의 두께는 두껍게 형성된다. 예컨대 제1 도전막(60) 및 제2 도전막(80)의 두께(D1, D2)는 각각 100-300 nm이고, 제3 도전막(100)의 두께(D3)는 300-800 nm로 형성할 수 있다. 전체적으로 제1 도전막(60)와 제2 도전막(80)을 더한 두께(D1+D2)보다 제3 도전막(100)이 더 두껍게 형성된다. 제1 도전막(60)와 제2 도전막(80)의 두께를 제3 도전막(100)의 두께보다 작게 하는 것은 응력을 줄여 주기 위함이다. 제1 도전막(60)와 제2 도전막(80)의 두께가 얇아질수록, 웨이퍼 휨이 개선된다. 그러나 제1 도전막(60)와 제2 도전막(80)의 두께는 너무 줄이면 트렌치 갭-필에 문제가 생길 수 있어서 최적의 두께가 필요하다.
제3 도전막(100)이 증착된 후에도 제3 도전막(100) 사이에 빈 공간이 남아 있을 수 있다. 또는 앞서 도 1b에서 보듯이 제3 도전막(100)의 두께를 두껍게 하여 제3 도전막(100)끼리 가운데 부분에서 서로 붙게 형성할 수 있다.
그리고 계속해서 제3 도전막(100) 증착 후, 갭필 공정 및 도전막 패터닝 공정을 위해서 소정 두께의 갭필 절연막(200)이 적층된다. 이러한 공정에 따른 트렌치(30a, 30b) 내부에 제1 내지 제3 도전막(60, 80,100), 갭필 절연막이 채워지는 갭- 필 공정이 완료된다. 갭필 절연막(200)이 적층될 경우, 트렌치(30a, 30b) 내부에는 증착 방법에 따라 보이드(void, 미도시)가 형성될 수 있다. 제3 도전막 사이가 좁아서 제3 도전막의 하부보다 제3 도전막의 상부가 먼저 밀봉될 수 있기 때문이다.
도 11 내지 도 13은 하드 마스크 패턴을 이용하여 제1 내지 제3 도전막에 대한 패터닝 공정을 나타낸다.
먼저, 도 11은 제3 도전막(100)을 패터닝하는 공정 도면이다. 먼저, 갭필 절연막 상에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 이용하여 하드 마스크 패턴(250)을 형성한다. 그리고 하드 마스크 패턴(250)을 이용하여 제3 도전막(100)과 제3 절연막(90)을 패터닝한다. 패터닝에 의해 제3 도전막(100) 및 제3 절연막(90)의 측면이 노출될 수 있다.
도 12는 제2 도전막(80) 및 제2 절연막(70)을 패터닝하는 공정 도면이다. 도시한 바와 같이 포토 리소그래피 및 식각 공정을 이용하여 액티브 영역에 있는 제2 도전막(80) 및 제2 절연막(70)의 측면이 노출되게 한다.
도 13a는 제1 도전막(60)을 패터닝하는 공정 도면이다. 도시한 바와 같이 포토 리소그래피 및 식각 공정을 이용하여 액티브 영역에 있는 제1 도전막(60)의 측면이 노출되게 한다. 이때 제1 절연막(50)도 패터닝될 수 있다. 제1 절연막(50)까지 제거되면 기판(10) 상면 또는 도핑 영역(40)이 노출된 상태가 된다. 반도체 기판(10)에 POCl3 가스가 도핑되어 있기 때문에, 도 13a는 기판(10)의 POCl3 도핑 영역(40)이 노출된 상태일 수 있다. 제1 내지 제3 도전막(60, 80, 100)을 패터닝하는 공정이 완료되면, 제1 도전막(60)의 길이가 가장 길고, 제3 도전막(100)의 길이가 가장 짧게 형성된다.
도 13b는 제1 내지 제3 도전막(60, 80, 100)을 산화(Re-oxidation)하는 공정 및 고온 열처리 공정을 나타낸다. 먼저, 산화(Re-oxidation) 공정은 산소 분위기에서 대략 700-950℃에서 수행된다. 산화(Re-oxidation) 공정은 제1, 제2 및 제3 도전막(60, 80, 100)의 측면을 산화시킬 수 있다. 제1, 제2 및 제3 도전막(60, 80, 100)을 패터닝 하면서 발생한 데미지를 제거할 수 있다.
그리고 기판을 포함한 웨이퍼 전체를 고온 열 처리 공정을 수행한다. 고온 열 처리 공정은 950 - 1200℃ 범위의 고온에서 질소 분위기에서 수행될 수 있다. 본 발명은 고온 열 처리 공정에 의해 웨이퍼의 휨 현상을 완화하게 된다. 약 10 - 60분 동안 950 - 1200℃ 고온에서 열 처리 공정을 수행할 수 있다.
앞서, 트렌치 구조(30)에 복수의 도전막(60, 80, 100)이 증착되면 인장 응력(tensile)을 갖는다고 설명하였다. 그래서 웨이퍼가 오목한 모양으로 휜 상태로 바뀐다. 그런데 인장 응력을 갖는 비결정성(amorphous) 도전막(60, 80, 100)이, 1000-1200oC에서 고온 열 처리 공정 후에, 압축 응력을 가지는 결정성(crystalline) 도전막(60, 80, 100)으로 변화되는 것이다. 그에 따라 고온 열 처리 공정에 의해, 인장 응력에 의해 오목한 모양이었던 웨이퍼가 볼록한 모양의 웨이퍼로 변화되는 과정을 겪게 된다. 즉, 인장 응력이 상쇄되는 방향으로 바뀌는 것이다. 고온 열처리 시간을 너무 길게 하면, 다시 웨이퍼가 볼록해 질 수 있다. 그래서 적당한 시간 동안 annealing 하는 것이 바람직하다. 본 발명의 실시 예에서는 약 10 - 60 min 정도 열처리를 하면 웨이퍼의 휨이 거의 없는 상태로 돌아간다. 즉, 고온 열 처리를 하면 인장 응력(tensile stress)을 완화시키는 방향으로 작용한다. 그래서 웨이퍼의 휘어진 상태에서 다시 펴지는 상태로 돌아가게 된다.
도 14는 층간 절연막을 증착하는 공정을 나타낸다.
도 14를 참조하면, 도전막(60, 80, 100)의 결정질 변화를 유도한 고온 열 처리 공정이 완료되면, 기판 위에 층간 절연막(300)을 증착하는 공정이 수행된다. 앞서 설명한 도 13에서 제1 트렌치(30a) 및 제2 트렌치(30b) 위에 하드 마스크 패턴(250)이 두껍게 남아있기 때문에 층간 절연막(300)을 증착하는 공정이 수행되면, 제1 트렌치(30a) 및 제2 트렌치(30b) 위에는 상대적으로 더 높게 적층된다.
그래서 도 14에 도시한 바와 같이 층간 절연막(300)이 증착되면 제1 트렌치(30a) 및 제2 트렌치(30b)의 위 부분이 다른 부분보다 더 높게 적층되는 모양을 하게 된다. 그런데 층간 절연막(300)은 두께가 균일 해야한다. 후속 공정인 컨택 포토 공정 등에서의 컨택 오픈 불량을 감소시키기 위해서이다. 따라서 제1 트렌치(30a) 및 제2 트렌치(30b)의 위에 더 높게 형성된 층간 절연막(300)을 제거하여 층간 절연막을 평탄화하는 공정이 수행된다. 도 14에서 두께 'S'가 제거되어야 할 높이가 된다.
도 15는 평탄화 공정이 완료된 후의 층간 절연막(300')이 형성된 도면이다. 도 14와 비교하면 제1 트렌치(30a) 및 제2 트렌치(30b) 영역에 더 적층된 두께(S)만큼의 층간 절연막이 제거되어 전체적으로 평탄화된 상태임을 알 수 있다.
도 16은 본 발명의 실시 예에 따른 트렌치 커패시터 구조 상에 형성된 금속 배선을 나타낸 도면이다.
도 16을 보면, 평탄화 공정 후에 층간 절연막(300')을 식각하여 복수의 컨택 홀(400a, 400b, 400c, 400d)를 형성한다. 그리고 상기한 컨택 홀(400a, 400b, 400c, 400d)을 채우는 복수의 제1 금속 배선(first level metal interconnects, 500)이 형성된다. 그리고 복수의 제1 금속 배선(500)을 덮는 층간 절연막(600)을 형성한다. 층간 절연막(600)을 식각하여 비아를 형성하고, 그 비아 내부를 채우는 제2 금속 배선(second level metal interconnect, 700)이 형성된다. 그리고 복수의 제2 금속 배선(700)과 층간 절연막(600) 위에는 패시베이션막(800)이 형성된다.
도 17은 본 발명의 다른 실시 예에 따른 트렌치 커패시터 구조 상에 형성된 금속 배선을 나타낸 도면이다.
도 17을 살펴보면, 복수의 제1 금속 배선(first level metal interconnects, 500a, 500b, 500c, 500d)을 제1 층간 절연막(300') 사이에 형성한다. 제1 도전막(60)와 제3 도전막(100)을 전기적으로 연결하기 위해 제2 층간 절연막(600) 상에 제2 금속 배선(second level metal interconnect, 700a)을 형성한다. 또한 제2 도전막(80)와 도핑 영역(40)을 전기적으로 연결하기 위해 다른 제2 금속 배선(second level metal interconnect, 700b)을 형성한다. 트렌치 커패시터의 용량 극대화를 위해 커패시터 병렬 구조를 형성되는 것이다. 즉, 도핑 영역(40)과 제2 도전막(80)을 연결하고, 제1 도전막(60)와 제3 도전막(100)을 연결하여 병렬 구조의 트렌치 커패시터를 제조할 수 있다.
도 18은 본 발명의 실시 예에 따른 트렌치 커패시터 구조의 평면도이다.
도 18a를 참조하면, 기판 상에 복수의 트렌치 구조(30)가 배치된다. 그리고 그 트렌치 구조 상에 제1 도전막(60), 제2 도전막(80), 제3 도전막(100)이 배치된다. 제1 도전막(60)이 가장 넓고, 그 다음 제1 도전막(60)의 일부에 제2 도전막(80)이 중첩되고, 그 다음 제2 도전막(80)의 일부에 제3 도전막 영역(100)이 중첩된다.
그리고 도 18b를 참조하면, 제1 도전막(60), 제2 도전막(80), 제3 도전막(100), 기판(10) (또는 도핑 영역(40))과 각각 연결되는 복수의 컨택 영역(400a, 400b, 400c, 400d)이 배치된다.
도 18c를 참조하면, 복수의 컨택 영역(400a, 400b, 400c, 400d) 상에 복수의 제1 금속 배선(500a, 500b, 500c, 500d)가 배치된다. 그래서 제1, 제2, 제3 도전막(60, 80, 100)이 제1 금속 배선(500a, 500b, 500c) 중의 어느 하나와 각각 전기적으로 연결된다.
그리고 복수의 제1 금속 배선(500a, 500b, 500c, 500d)과 각각 연결된 복수의 제1 비아(650a, 650b, 650c, 650d)가 배치된다. 그리고 복수의 제1 비아(650a, 650b, 650c, 650d)와 각각 연결된 복수의 제2 금속 배선(700a, 700b)가 배치된다. 그래서 결국 제1 및 제3 도전막(60, 100)과 전기적으로 연결되는데, 컨택 영역(400a, 400b), 제1 금속 배선(500a, 500b), 제1 비아(650a, 650b) 및 제2 금속 배선(700a)를 통해 연결된다. 그리고 제2 도전막(80)은 기판(10)내에 형성된 도핑 영역(40)과 전기적으로 연결되는데, 컨택 영역(400c, 400d), 제1 금속 배선(500c, 500d), 제1 비아(650c, 650d) 및 제2 금속 배선(700b)를 통해 연결된다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 반도체 기판
20: 절연막
30a, 30b: 제1, 제2 깊은 트렌치
40: 도핑 영역
50, 70, 90: 제1 절연막, 제2 절연막, 제3 절연막
60, 80, 100: 제1 도전막, 제2 도전막, 제3 도전막
200, 300, 600: 층간 절연막
400a, 400b, 400c, 400d: 컨택 홀
500, 500a, 500c, 500d: 제1 금속 배선(first level metal interconnect)
700, 700a, 700b: 제2 금속 배선(second level metal interconnect)
800: 패시베이션막

Claims (12)

  1. 웨이퍼에 깊은 트렌치를 형성하는 단계;
    상기 깊은 트렌치에 복수의 절연막과 복수의 도전막을 포함하는 트렌치 커패시터 구조를 형성하는 단계 - 상기 트렌치 커패시터 구조를 형성하는 단계에 의해 상기 웨이퍼는 인장 응력을 갖게 되며;
    상기 트렌치 커패시터 구조에 대해 고온 열 처리 단계 - 상기 고온 열 처리 단계에 의해 상기 웨이퍼는 상기 인장 응력이 상쇄되는 방향으로 바뀌며;
    상기 커패시터 구조 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에 금속 배선을 형성하는 단계를 포함하는 트렌치 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 고온 열 처리 단계는 상기 트렌치 커패시터에 포함된 상기 복수의 도전막이 비결정질 상태에서 결정질 상태로 변화시키는 것을 특징으로 하는 트렌치 커패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 인장 응력이 상쇄되는 방향으로 바뀌는 것은 상기 복수의 도전막이 상기 비결정질 상태에서 상기 결정질 상태로 변화시키는 것에 의해 발생되는 트렌치 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 고온 열 처리 단계는 1000 - 1200℃ 온도에서 10 - 60분 동안 수행하는 트렌치 커패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 트렌치 커패시터 구조를 형성하는 단계는
    상기 깊은 트렌치에 제1 절연막을 증착하는 단계;
    상기 제1 절연막 위에 제1 도전막을 증착하는 단계;
    상기 제1 도전막 위에 제2 절연막을 증착하는 단계;
    상기 제2 절연막 위에 제2 도전막을 증착하는 단계;
    상기 제2 도전막 위에 제3 절연막을 증착하는 단계; 및
    상기 제3 절연막 위에 제3 도전막을 증착하는 단계를 포함하는 트렌치 커패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 제3 도전막은 상기 제1 도전막 또는 상기 제2 도전막보다 더 두꺼운 트렌치 커패시터 제조방법.
  7. 제 5 항에 있어서,
    상기 제1 도전막과 상기 제3 도전막은 전기적으로 서로 연결되고,
    상기 제2 도전막과 상기 기판은 전기적으로 서로 연결되는 트렌치 커패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 웨이퍼에 깊은 트렌치를 형성하는 단계 이후에,
    상기 깊은 트렌치 주변에 도핑 영역을 형성하는 단계를 더 포함하는 트렌치 커패시터 제조방법.
  9. 웨이퍼에 깊은 트렌치를 형성하는 단계;
    상기 깊은 트렌치에 복수의 절연막과 복수의 도전막을 증착하는 단계;
    상기 복수의 도전막과 상기 복수의 절연막을 패터닝하는 단계;
    상기 웨이퍼의 휨을 개선하기 위해, 상기 패터닝된 복수의 도전막과 상기 복수의 절연막을 포함하는 상기 웨이퍼에 대해 고온 열 처리 단계;
    상기 웨이퍼 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에 금속 배선을 형성하는 단계를 포함하는 트렌치 커패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 고온 열 처리 단계는 상기 복수의 도전막이 비정질 상태에서 결정질 상태로 변화시키는 것을 특징으로 하는 트렌치 커패시터 제조방법.
  11. 제 9 항에 있어서,
    상기 고온 열 처리 단계는 1000 - 1200℃ 온도에서 10 - 60분 동안 수행되는 트렌치 커패시터 제조방법.
  12. 제 9 항에 있어서,
    상기 고온 열 처리 단계 이전에는 상기 웨이퍼가 인장 응력을 가지고 있으며,
    상기 고온 열 처리 단계 이후에는 상기 인장 응력이 상쇄되는 방향으로 변화되는 트렌치 커패시터 제조방법.



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