KR20080043139A - 박막형 다층 세라믹 커패시터 및 그 제조 방법 - Google Patents

박막형 다층 세라믹 커패시터 및 그 제조 방법 Download PDF

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Abstract

박막형 다층 세라믹 커패시터 및 그 제조 방법을 개시한다. 본 발명에 따른 박막형 다층 세라믹 커패시터는, 복수개의 홀이 형성된 상면을 갖는 기판과, 상기 홀을 따라 상기 기판 상면으로부터 순차적으로 적층된 3층 이상의 전극막 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터를 포함하는 커패시터층이 2개 이상 적층된 다층 구조물을 포함한다. 상기 각각의 커패시터층의 전극막은 교호적으로 제1 외부전극 및 제2 외부전극에 연결되어 있다. 본 발명에 따르면, 홀을 이용하여 박막형 커패시터의 표면적을 증가시킴으로써 평면 구조의 커패시터에 비하여 정전용량을 증가시키고, 나아가 홀 위에 박막형 커패시터를 2층 이상 구현함으로써 적층 구조물 내의 적층 개수를 줄일 수 있다. 따라서, 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공할 수 있게 된다.

Description

박막형 다층 세라믹 커패시터 및 그 제조 방법 {Thin film multi-layered ceramic capacitor and method of fabricating the same}
도 1은 종래의 박막형 다층 세라믹 커패시터를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터의 단면도이다.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법을 설명하기 위한 공정단면도들이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터를 완성하기 위한 적층 공정을 도시한다.
도 5는 본 발명의 제2 실시예에 따른 박막형 다층 세라믹 커패시터의 단면도이다.
도 6a 내지 도 6h는 본 발명의 제2 실시예에 따른 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법을 설명하기 위한 공정단면도들이다.
도 7a 내지 도 7c는 본 발명의 제2 실시예에 따른 박막형 다층 세라믹 커패시터를 완성하기 위한 적층 공정을 도시한다.
<도면의 주요부분에 대한 부호설명>
100...기판 101...상면
105...홀 110, 110a, 114, 114a, 118, 118a...전극막
112, 116...유전체막 130, 130a...박막형 커패시터
140, 140a, 140b, 140c, 140d, 140e, 140f...커패시터층
142, 164...패시베이션층 144...유전체 스페이서
150, 152...제1 컨택플러그 154...제2 컨택플러그
160...제1 배선 162...제2 배선
170...접착제 G...연마 공정
180, 180a...다층 구조물 182, 182a...제1 외부전극
184, 184a...제2 외부전극 190, 190a...박막형 다층 세라믹 커패시터
본 발명은 박막형 다층 세라믹 커패시터(multi-layered ceramic capacitor : MLCC)에 관한 것으로서, 보다 상세하게는 높은 정전용량이 보장되면서 보다 소형화가 가능한 박막형 MLCC 및 그 제조 방법에 관한 것이다.
일반적으로, MLCC는 전극이 인쇄된 복수의 유전체층을 적층한 구조를 갖는 칩(chip)형 커패시터로서, 각종 전자제품에 널리 채용되고 있다. 최근에 이동통신기기 및 휴대용 전자기기의 시장이 확대됨에 따라, MLCC 제품에 대한 소형화 및 대용량화의 요구도 증가되고 있다.
종래의 MLCC는 전극 페이스트(paste)가 도포된 복수의 그린시트(green sheet)를 적층하여 다층 구조물을 형성하고, 다층 구조물의 양측면에 전극을 형성하는 공정으로 제조된다. 이러한 벌크 공정을 통해서는 MLCC를 보다 소형화하고 대용량화하는 데 한계가 있다.
이러한 문제를 해결하기 위해서, 현재 MLCC 분야에서는 반도체 박막 공정을 도입하려는 연구가 활발히 진행되고 있다. 일 예로, 일본특허공개공보 제2001-181839호에서는 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition : MOCVD)을 이용하여 고유전율을 갖는 (Ba, Sr)TiO3(이하, BST)막을 증착하는 박막형 MLCC 제조 방법이 제안되고 있다. 도 1은 이러한 기술로써 제조 가능한 종래의 박막형 MLCC의 단면도이다.
도 1과 같이, 종래의 박막형 MLCC는 MgO와 같은 기판(11) 상에 형성된 복수개의 Pt 전극막(12, 16)과 복수개의 BST 유전체막(14)을 포함한다. 이러한 MLCC는 전극막 및 유전체막을 각각 복수회의 스퍼터링 공정과 MOCVD 공정을 통해 성막시킨 후에, 각 막에 대해 포토리소그래피 공정과 에칭 공정을 통해 도 1에 도시된 형태와 같이 패터닝함으로써 제조될 수 있다.
하지만, 종래의 박막형 MLCC는 제한된 기판의 상면에 평면적으로 형성되므로, 실질적으로 정전용량을 결정하는 유효면적은 제한될 수밖에 없다. 따라서, 보다 높은 정전용량을 확보하기 위해서는 적층 횟수를 증가시켜야 하며, 이로 인해 포토리소그래피 및 에칭 공정이 증가되어 전체 공정이 복잡해지는 문제가 있다.
이와 같이, 종래의 박막형 MLCC는 평판 구조에 의한 제한사항으로 인해, 요 구되는 10㎌ 이상의 높은 정전용량을 확보하는 데 한계가 있다.
다른 종래 기술로, 미국등록특허 제6,421,224호에는 SOI(Silicon On Insulator) 기판을 이용한 마이크로 커패시터가 개시되어 있다. 상기 문헌에 따르면, SOI 기판에서 절연층을 에칭스톱(etching stop)으로 이용하여 상하 실리콘층에 균일한 다공성을 제공하도록 에칭하고, 에칭된 상하면에 유전체막과 금속막을 형성함으로써 3차원 구조의 마이크로 커패시터를 제공한다. 또한, 이러한 마이크로 커패시터 구조를 적층함으로써 소형화되고 높은 정전용량 특성을 갖는 커패시터를 제공할 수 있다. 상기 마이크로 커패시터는 다공성 구조를 이용하여 표면적을 증가시키고, 적층구조를 구현함으로써 높은 정전용량을 확보하는 효과가 있으나, 상하부전극 사이에 유전체막 이외에 잔여 실리콘층과 에칭스톱층으로 사용된 절연층이 존재하여 커패시터 특성을 저하시킬 우려가 있으며, 적층구조에서는 입출력 단자 구성이 복잡해지는 문제가 있다.
이와 달리, 미국등록특허 제6,503,791호에는 반도체 장치에서 메모리 셀을 구성하는 방식으로서 홀을 형성하여 홀이 형성된 면에 박막 구조의 커패시터를 형성하는 방법이 사용되기도 하지만, 이는 반도체 장치에 집적화하기 위한 커패시터 셀 구조로서 제안된 것일 뿐이며, MLCC와 같은 고용량 단일 커패시터 제품의 제조 방법으로서 제공되지는 못하고 있다.
본 발명은 상술된 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공하는 데 있다.
본 발명의 다른 목적은 반도체 박막 공정을 이용하여 상기 박막형 다층 세라믹 커패시터를 제조하는 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위해서, 본 발명에 따른 박막형 다층 세라믹 커패시터는, 복수개의 홀이 형성된 상면을 갖는 기판과, 상기 홀을 따라 상기 기판 상면으로부터 순차적으로 적층된 3층 이상의 전극막 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터를 포함하는 커패시터층이 2개 이상 적층된 다층 구조물을 포함한다. 상기 각각의 커패시터층의 전극막은 교호적으로(alternately) 제1 외부전극 및 제2 외부전극에 연결되어 있다.
제1 실시예에 있어서, 상기 제1 외부전극은 상기 박막형 커패시터를 관통하면서 상기 전극막과 교호적으로 연결된 제1 컨택플러그에 의하여 상기 전극막에 연결되어 있고, 상기 제2 외부전극은 상기 박막형 커패시터를 관통하면서 상기 전극막 중 상기 제1 컨택플러그와 연결되지 않은 전극막과 연결된 제2 컨택플러그에 의하여 상기 전극막에 연결되어 있다.
제2 실시예에 있어서, 상기 각각의 커패시터층의 전극막의 적층 형태는 상기 기판의 일측면에 연장되는 제1 전극막과 상기 일측면에 대향하는 타측면에 연장되는 제2 전극막이 교호적으로 적층된 형태이며, 상기 제1 외부전극은 상기 다층 구조물의 일측면에 형성되어 상기 제1 전극막과 연결되고, 상기 제2 외부전극은 상기 다층 구조물의 타측면에 형성되어 상기 제2 전극막과 연결되어 있다. 여기서, 바 람직하게는, 상기 기판의 양측면에 단차부가 형성되어 있어 상기 제1 및 제2 외부전극이 보다 견고히 부착되도록 한다. 나아가, 상기 복수개의 홀은 일정한 깊이를 갖도록 형성할 수 있으며, 이 경우에, 상기 단차부는 상기 홀의 바닥면과 거의 동일한 높이를 갖도록 형성될 수 있다.
또한, 상기 박막형 커패시터를 보호하고 상면의 평탄도를 향상시키기 위해서, 상기 박막형 커패시터의 상면에 평탄한 상면을 갖는 패시베이션층을 더 포함할 수 있다.
본 발명에 따른 박막형 다층 세라믹 커패시터에 채용되는 홀은 기판 상면의 표면적을 증가시키기 위한 것으로서, 반구형 그레인(hemispherical grain) 구조, 핀(fin)형 홀 또는 실린더(cylinder)형 등의 다양한 형상으로 형성될 수 있다.
다만, 표면적 증가율을 높이기 위해서, 상기 홀은 종횡비가 1 이상으로 형성하고, 전극막 또는 유전체막의 형성시에 홀의 내면에 대한 피복성의 한계를 고려하여 종횡비는 50 이하로 형성하는 것이 바람직하다. 즉, 상기 복수개의 홀은 각 홀의 종횡비가 1∼50인 것이 바람직하다.
상기 전극막은 Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물로 형성될 수 있다.
또한, 상기 유전체막은 TiO2, ZrO2, Al2O3, Ta2O5, Nb2O5, HfO2, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PbTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 및 Pb(Zr, Ti)O3로 구성된 그룹으로부터 선택된 하나 이상의 고유전율 물질 또는 이에 도펀트를 첨가한 물질로 형성될 수 있다.
나아가, 상기 다층 구조물을 구성하는 2개 이상의 커패시터층은 열경화성 접착제, 자외선경화성 접착제 및 그 혼합물을 이용하여 접착될 수 있으며, 열경화성 접착제를 사용하는 경우에는 고온으로 인한 유전체막의 열화를 고려하여 100℃ 이하에서 경화 가능한 접착제를 사용하는 것이 바람직하다.
또한, 상기와 같은 다른 목적을 달성하기 위해서, 본 발명은 박막형 다층 세라믹 커패시터의 제조 방법도 제공하며, 이 방법은, 복수개의 홀이 형성된 상면을 갖는 기판과, 상기 홀을 따라 상기 기판 상면으로부터 순차적으로 적층된 3층 이상의 전극막 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터를 포함하는 커패시터층을 2개 이상 형성하는 단계; 상기 2개 이상의 커패시터층의 상하면이 서로 접합되도록 적층시킴으로써 다층 구조물을 형성하는 단계; 및 상기 각각의 커패시터층의 전극막을 교호적으로 제1 외부전극 및 제2 외부전극에 연결하는 단계를 포함한다.
제1 실시예에 있어서, 상기 제1 외부전극 및 제2 외부전극에 연결하는 단계는, 상기 박막형 커패시터를 관통하면서 상기 각각의 커패시터층의 전극막과 교호적으로 연결된 제1 컨택플러그를 형성하는 단계; 상기 제1 컨택플러그에 연결하여 상기 제1 외부전극을 형성하는 단계; 상기 박막형 커패시터를 관통하면서 상기 각 각의 커패시터층의 전극막 중 상기 제1 컨택플러그와 연결되지 않은 전극막과 연결된 제2 컨택플러그를 형성하는 단계; 및 상기 제2 컨택플러그에 연결하여 상기 제2 외부전극을 형성하는 단계를 포함한다.
제2 실시예에 있어서, 상기 전극막은, 전극물질 증착 후 패터닝하여 상기 기판의 일측면에 연장되는 제1 전극막을 형성하는 단계; 및 전극물질 증착 후 패터닝하여 상기 기판의 타측면에 연장되는 제2 전극막을 형성하는 단계를 순차적으로 반복하여 얻는다. 그리고, 상기 제1 외부전극은 상기 다층 구조물의 일측면에 형성하여 상기 제1 전극막과 연결하고, 상기 제2 외부전극은 상기 다층 구조물의 타측면에 형성하여 상기 제2 전극막과 연결한다.
본 발명에 따른 방법에 있어서, 상기 전극막 및 유전체막은 화학기상증착법(Chemical Vapor Deposition : CVD) 또는 원자층증착법(Atomic Layer Deposition : ALD)으로 증착하여 얻는 것이 바람직하다.
상기 복수개의 커패시터 상면 및 측면에 패시베이션층을 형성하는 단계를 더 포함하고, 상기 다층 구조물을 형성한 후에, 상기 제1 및 제2 외부전극을 형성하는 단계 전에, 상기 전극막 중 상기 일측면 및 타측면에 위치한 부분이 노출되도록 상기 패시베이션층을 선택적으로 제거하는 단계를 더 포함할 수 있다.
필요한 경우에, 상기 2개 이상의 커패시터층을 형성하는 단계에서, 최종 제품의 보다 소형화를 위해서, 상기 커패시터층의 두께가 감소하도록 상기 기판의 하면을 연마하는 단계를 추가적으로 실시할 수 있다.
이하 첨부된 도면들을 참조하여 본 발명을 더욱 상세히 설명하고자 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 도면상의 동일한 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터의 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터(190)는, 커패시터층이 2개 이상 적층된 다층 구조물(180)을 포함한다. 본 실시예에서는 3개의 커패시터층(140a, 140b, 140c)이 적층된 예를 도시하였으나, 요구되는 정전용량과 허용 가능한 제품 사이즈에 따라 2개 또는 4개 이상의 커패시터층을 사용할 수도 있다. 각각의 커패시터층(140a, 140b, 140c)은 접착제(170)에 의해 적층이 유지되고 있다. 접착제(170)는 열경화성 접착제, 자외선경화성 접착제 또는 그 혼합물일 수 있다.
각각의 커패시터층(140a, 140b, 140c)의 구성을 살펴보면, 우선 복수개의 홀(105)이 형성된 상면(101)을 갖는 기판(100)과, 상기 홀(105)을 따라 상기 기판(100) 상면으로부터 순차적으로 적층된 3층의 전극막(110, 114, 118) 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막(112, 116)으로 이루어진 박막형 커패시터(130)를 포함한다. 전극막(110, 114, 118)은 Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물로 형성될 수 있다. 아래에서는 편의상, 3층의 전극막(110, 114, 118)은 각각 하부 전극막(110), 중간 전극막(114) 및 상부 전극막(118)이라고 부르기로 한다. 유전체막(112, 116)은 TiO2, ZrO2, Al2O3, Ta2O5, Nb2O5, HfO2, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PbTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 및 Pb(Zr, Ti)O3로 구성된 그룹으로부터 선택된 하나 이상의 고유전율 물질 또는 이에 도펀트를 첨가한 물질로 형성될 수 있다. 예를 들어, (Ba, Sr)TiO3로 이루어진 단일막일 수도 있고, Al2O3/HfO2의 이중막일 수도 있다. 또는 Al2O3에 Hf가 도펀트로서 첨가된 막 혹은 TiO2에 Hf가 도펀트로서 첨가된 막일 수 있다. 대신에 유전체막(112, 116)은 SiO2 및 Si3N4 의 적층막일 수도 있다.
기판(100)에 형성된 홀(105)은 기판(100) 상면(101)의 표면적을 증가시키기 위한 것으로서, 반구형 그레인(hemispherical grain) 구조, 핀(fin)형 홀 또는 실린더(cylinder)형 등의 다양한 형상으로 형성될 수 있다. 다만, 표면적 증가율을 높이기 위해서, 홀(105)의 종횡비는 1 이상으로 형성하고, 전극막(110, 114, 118) 또는 유전체막(112, 116)의 형성시에 홀(105)의 내면에 대한 피복성의 한계를 고려하여 종횡비는 50 이하로 형성하는 것이 바람직하다.
각각의 커패시터층(140a, 140b, 140c)의 상면은 패시베이션층(142, 164)이 형성되어 있으며, 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 114, 118)은 교호적으로 제1 외부전극(182) 및 제2 외부전극(184)에 연결되어 있다. 상기 제1 외부전극(182) 및 제2 외부전극(184)은 각 커패시터층(140a, 140b, 140c)에 형성된 박막형 커패시터(130)를 병렬로 연결시키는 것으로 서로 반대의 극성을 가진다.
구체적으로, 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 114, 118) 중 하부 전극막(110) 및 상부 전극막(118)은 제1 컨택플러그(150, 152)에 의하여 제1 배선(160)과 연결되어 있고, 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 114, 118) 중 중간 전극막(114)은 제2 컨택플러그(154)에 의하여 제2 배선(162)과 연결되어 있다. 상기 각각의 커패시터층(140a, 140b, 140c)의 제1 배선(160)은 다층 구조물(180)의 일측면에 형성된 제1 외부전극(182)에 연결되어 있고, 상기 각각의 커패시터층(140a, 140b, 140c)의 제2 배선(162)은 다층 구조물(180)의 타측면에 형성된 제2 외부전극(184)에 연결되어 있다. 이로써, 상기 제1 외부전극(182)은 박막형 커패시터(130)를 관통하면서 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 114, 118)과 교호적으로 연결된 제1 컨택플러그(150, 152)에 의하여 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 118)에 연결되어 있고, 상기 제2 외부전극(184)은 박막형 커패시터(130)를 관통하면서 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 114, 118) 중 상기 제1 컨택플러그(150, 152)와 연결되지 않은 전극막(114)과 연결된 제2 컨택플러그(154)에 의하여 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(114)에 연결되어 있다. 참조부호 "144"는 각 컨택플러그(150, 152, 154)에 연결되는 전극막 이외의 전극막과 절연시키기 위한 유전체 스페이서이다.
그러나, 도시한 전극 연결 구조는 예에 불과한 것으로, 상기 제1 및 제2 배선(160, 162)을 이용하지 않고 상기 각각의 커패시터층(140a, 140b, 140c)의 전극막(110, 114, 118)을 직접 교호적으로 상기 제1 및 제2 외부전극(182, 184)에 연결하는 것도 본 발명에 해당한다.
도 2에 도시한 박막형 다층 세라믹 커패시터(190)에서, 각각의 커패시터층(140a, 140b, 140c)은 3층의 전극막(110, 114, 118)과 2층의 유전체막(112, 116)을 포함하는 경우라서 실제적으로 2층의 박막형 커패시터가 홀(105) 위에 형성된 것이다. 그러나, 본 발명에서 각각의 커패시터층의 전극막은 3층 이상으로 형성할 수 있으며, 따라서, 본 발명은 n+1층의 전극막과 n층의 유전체막을 포함함으로써 실제적으로 n층의 박막형 커패시터가 홀 위에 적층된 구조에 해당한다 할 것이다(여기서 n은 2 이상의 자연수). 예를 들어, 홀(105)의 크기가 3㎛이고, 전극막(110, 114, 118) 및 유전체막(112, 116)과 같은 각 막을 100Å 두께로 적층한다면 홀(105)을 완전히 메꾸기까지 막을 전부 15층은 쌓을 수 있고, 이것은 전극막이 8층, 유전체막이 7층에 해당하는 경우이므로 박막형 커패시터가 전부 7층이 될 수 있다는 계산이 된다. 이렇게 홀을 이용하여 박막형 커패시터의 표면적을 증가시킴으로써 평면 구조의 커패시터에 비하여 정전용량을 증가시키고, 나아가 홀 위에 박막형 커패시터를 2층 이상 구현함으로써 적층 구조물(180) 내의 적층 개수를 줄일 수 있다. 따라서, 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공할 수 있게 된다.
기존에 홀을 이용하여 박막형 커패시터의 표면적을 증가시킨 예는 있으나, 여기서는 홀 위에 박막형 커패시터를 1층만 구현하기 때문에, 그러한 구조에서 정전용량을 증가시키려면 적층 구조물 내의 적층 개수를 증가시키거나 값비싼 포토리소그래피를 변경 적용하여 홀 사이즈를 작게 해서 표면적을 늘리는 수밖에 없다. 그러나, 본 발명에서는 박막형 커패시터를 구성하는 전극막 및 유전체막을 박막화하여 홀 위에 박막형 커패시터를 2층 이상 구현하므로, 적층 구조물 내의 적층 개수를 작게 하여도 원하는 정전용량을 충분히 얻을 수 있으며, 미세패턴을 위해 값비싼 포토리소그래피 공정을 변경해야 할 필요가 없다. 예를 들어, 기존에는 홀 위에 박막형 커패시터를 1층 구현한 커패시터층을 50층 적층하여야 원하는 정전용량을 달성할 수 있었다면, 본 발명에서는 커패시터를 구성하는 각 막을 한층 더 박막화함으로써 홀 위에 박막형 커패시터를 5층 구현하여, 이러한 커패시터층을 10층 적층하면 기존과 동일한 정전용량을 달성하면서도 소자의 크기를 획기적으로 줄일 수 있는 것이다. 뿐만 아니라, 커패시터를 구성하는 각 막의 두께가 감소됨에 따라 단일 커패시터의 정전용량은 기존 커패시터 대비 증가한다.
도 3a 내지 도 3i는 도 2에 도시한 것과 같은 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법을 설명하기 위한 공정단면도들이다.
우선, 도 3a와 같이 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법은 기판(100) 상면(101)에 복수개의 홀(105)을 형성하는 단계로부터 시작된다. 상기 복수개의 홀(105)은 상기 기판(100) 상면의 표면적을 증가시키기 위한 수단으로서 다양한 형상을 가질 수 있으 며, 반도체 공정에서 사용되는 선택적 에칭 공정을 사용하여 용이하게 형성될 수 있다. 예를 들어, 상기 홀(105)은 반구형 그레인 구조, 핀형 또는 실린더형일 수 있다. 본 실시예에 채용된 홀(105)은 이방성 에칭을 이용하여 동일한 깊이를 갖는 실린더형으로 형성된다. 또한, 표면적을 충분히 증가시키기 위해서, 각 홀(105)은 1 이상의 종횡비를 갖도록 형성하되, 홀(105) 내면의 균일한 피복을 보장하기 위해서, 종횡비는 50 이하로 하는 것이 바람직하다. 본 실시예에 채용되는 기판(100)은 반도체 공정에서 일반적으로 사용되는 실리콘 기판일 수 있으나, 이에 한정되지 않으며, 반도체 공정으로 가공 가능한 비전도성 기판이라면 본 발명에 적절히 사용될 수 있다.
이어, 도 3b와 같이 상기 기판(100) 상면(101)에 최초의 전극막으로서 하부 전극막(110)을 형성한다. 이러한 하부 전극막(110) 형성 공정은 MOCVD를 포함한 CVD 또는 ALD와 같은 반도체 성막 공정에 의해 실시될 수 있다.
이러한 증착 공정은 단차피복성이 우수하므로, 상기 하부 전극막(110)은 상기 복수개의 홀(105) 내부면까지 원하는 균일한 두께의 막으로 증착될 수 있다. 또한, 상기 하부 전극막(110)에 사용되는 물질로는 이에 한정되지는 않으나, Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물이 사용될 수 있다. 또한, 선택되는 막에 따라 형성방법이 상이할 수 있는데, 예를 들어 하부 전극막(110)으로서 Ru을 선택하여 증착하는 경우라면, 기판(100)을 먼저 열산화시켜 얇은 열산화막을 형성한 후 Ru의 접착성을 증가시킬 수 있도록 Ta2O5막을 증착한 후에 Ru을 증착하는 방법에 의할 수 있다.
다음으로, 도 3c와 같이, 상기 기판(100) 상면(101)에 위치한 하부 전극막(110) 상에 제1 유전체막(112)을 형성한다. 본 공정은 하부 전극막(110) 형성 공정과 유사하게 MOCVD를 포함한 CVD 또는 ALD와 같은 반도체 성막 공정에 의해 실시될 수 있다.
이러한 제1 유전체막(112)으로 사용되는 물질로는, TiO2, ZrO2, Al2O3, Ta2O5, Nb2O5, HfO2, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PbTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 및 Pb(Zr, Ti)O3로 구성된 그룹으로부터 선택된 하나 이상의 고유전율 물질 또는 이에 도펀트를 첨가한 물질로 형성될 수 있다. 그리고, 필요한 경우 제1 유전체막(112)을 형성하기 전에 하부 전극막(110) 표면에 대하여 NH3 가스를 이용한 플라즈마 질화처리(plasma nitridation) 또는 열 질화처리(thermal nitridation)를 실시하기도 한다. 이러한 처리에 의해 하부 전극막(110) 표면에 10-20Å 정도의 실리콘 질화막이 형성될 수 있으며, 이는 하부 전극막(110)과 제1 유전체막(112) 사이에 일어날 수도 있는 반응을 방지한다. 또한, 필요한 경우 제1 유전체막(112) 형성 후 어닐링(annealing) 공정을 추가할 수 있다.
이어, 도 3d와 같이, 상기 제1 유전체막(112) 상면에 중간 전극막(114)을 형성함으로써 하부 전극막(110), 제1 유전체막(112) 및 중간 전극막(114)으로 이루어 진 1층의 박막형 커패시터를 우선적으로 얻는다. 상기 중간 전극막(114) 형성 공정은 상기 하부 전극막(110) 형성 공정과 유사하게 MOCVD를 포함한 CVD 또는 ALD와 같은 반도체 성막 공정에 의해 실시될 수 있으며, 이에 한정되지는 않으나, Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물이 사용될 수 있다.
다음으로, 도 3e와 같이, 중간 전극막(114) 상에 제2 유전체막(116)을 형성한다. 본 공정은 제1 유전체막(112) 형성 공정과 유사하게 MOCVD를 포함한 CVD 또는 ALD와 같은 반도체 성막 공정에 의해 실시될 수 있다.
이러한 제2 유전체막(116)으로 사용되는 물질로는, TiO2, ZrO2, Al2O3, Ta2O5, Nb2O5, HfO2, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PbTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 및 Pb(Zr, Ti)O3로 구성된 그룹으로부터 선택된 하나 이상의 고유전율 물질 또는 이에 도펀트를 첨가한 물질로 형성될 수 있다. 그리고, 필요한 경우 중간 전극막(114)에 대한 플라즈마 질화처리 또는 열 질화처리, 제2 유전체막(116)에 대한 어닐링 공정도 추가할 수 있다.
다음으로, 도 3f와 같이, 상기 제2 유전체막(116) 상면에 상부 전극막(118)을 형성함으로써, 하부 전극막(110), 제1 유전체막(112) 및 중간 전극막(114)으로 이루어진 1층의 박막형 커패시터에 더하여, 중간 전극막(114), 제2 유전체막(116) 및 상부 전극막(118)으로 이루어진 1층의 박막형 커패시터를 또 얻어, 2층으로 된 박막형 커패시터(130)를 얻는다. 상기 상부 전극막(118) 형성 공정은 상기 하부 전극막(110) 형성 공정과 유사하게 MOCVD를 포함한 CVD 또는 ALD와 같은 반도체 성막 공정에 의해 실시될 수 있으며, 이에 한정되지는 않으나, Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물이 사용될 수 있다.
이상과 같이, 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법에서는, 전극막 및 유전체막 형성 공정을 반복함으로써 하부 전극막(110), 중간 전극막(114) 및 상부 전극막(118)과 같이 기판(100) 상면으로부터 순차적으로 적층된 3층 이상의 전극막 및, 제1 유전체막(112) 및 제2 유전체막(116)과 같이 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터(130)를, 복수개의 홀(105)이 형성된 기판(100) 상면(101)에 형성하여 커패시터층(140)을 제조하게 된다. 비록 본 실시예에서는 커패시터층(140)이 3층의 전극막과 2층의 유전체막을 포함하는 경우라서 실제적으로 2층의 박막형 커패시터가 홀(105) 위에 형성된 경우에 대하여 예를 들었지만, 앞에서도 언급한 바와 같이, 본 발명은 전극막과 유전체막의 개수는 얼마든지 더 증가될 수 있다. 전극막과 유전체막을 한층 박막화하여 증착하게 되면, 홀의 사이즈를 그대로 두더라도 더 많은 층의 전극막과 유전체막을 증착할 수 있다. 이렇게 홀을 이용하여 박막형 커패시터의 표면적을 증가시킴으로써 평면 구조의 커 패시터에 비하여 정전용량을 증가시키고, 나아가 홀 위에 박막형 커패시터를 2층 이상 구현함으로써 적층 개수를 줄일 수 있다. 따라서, 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공할 수 있게 된다.
이러한 커패시터층(140)은 필요에 따라 선택적으로 패시베이션층 형성 공정과 연마 공정을 도입하여 추가적으로 가공될 수 있다. 도 3g 내지 도 3i는 제1 실시예에서 채용될 수 있는 추가적인 패시베이션층 형성 공정과 연마 공정을 나타낸다.
우선, 도 3g와 같이 박막형 커패시터(130)의 양측을 패터닝하여 제거한 다음, 커패시터층(140)의 상면이 평탄화되도록 그 상면에 패시베이션층(142)을 형성한다. 박막형 커패시터(130)의 양측을 패터닝하는 것은 후속 공정에서 외부전극들과의 연결시 단락이 발생하는 것을 방지하기 위해서인데, 채용하는 외부전극들의 구조가 달라져 단락의 위험이 없는 경우에는 박막형 커패시터(130)의 양측을 패터닝하는 과정을 생략할 수 있다. 상기 패시베이션층(142)은 통상의 보호층과 같이 SiO2와 같은 산화물과 Si3N4와 같은 질화물로 형성될 수 있으며, 본 발명에서는 추가적으로 상기 커패시터층(140)의 상면을 평탄화하기 위한 수단으로서 채용된다.
다만, 전극막(110, 114, 118) 및 유전체막(112, 116)의 형성 공정을 통해 상기 홀(105)이 충전되어 최종적인 상부 전극막(118)의 상면이 평탄도가 유지된다면, 패시베이션층(142) 공정을 생략할 수 있으나, 도시된 바와 같이 홀(105)의 내부면 에 따라 전극막(110, 114, 118) 및 유전체막(112, 116)이 형성될 때에 비로소 유효 표면적 증가효과를 기대할 수 있으므로, 상부 전극막(118)의 표면이 평탄하게 구성하는 것이 용이하지 않을 수 있다.
이어, 도 3h와 같이, 박막형 커패시터(130)를 관통하면서 전극막(110, 114, 118)과 교호적으로 연결된 제1 컨택플러그(150, 152)를 형성한다. 본 실시예에서는 하부 전극막(110)에 연결된 제1 컨택플러그(150) 및 상부 전극막(118)에 연결된 제1 컨택플러그(152)를 형성하게 된다. 전극막(110, 114, 118) 중 제1 컨택플러그(150, 152)에 연결되는 전극막 이외의 전극막과 절연시키기 위하여 제1 컨택플러그(150, 152)는 유전체 스페이서(144)로 둘러싸게 형성한다. 그런 다음, 제1 컨택플러그(150, 152)에 연결하여 제1 배선(160)을 형성한다. 도시된 제1 배선(160)은 커패시터층(140)의 적층 공정 후에 제1 외부전극에 연결하기 위한 중간 단계의 전극으로 생각할 수 있다.
다음으로, 박막형 커패시터(130)를 관통하면서 전극막(110, 114, 118) 중 상기 제1 컨택플러그(150, 152)와 연결되지 않은 전극막, 즉 본 실시예에서는 중간 전극막(114)과 연결된 제2 컨택플러그(154)를 형성한다. 전극막(110, 114, 118) 중 제2 컨택플러그(154)에 연결되는 전극막 이외의 전극막과 절연시키기 위하여 제2 컨택플러그(154)는 유전체 스페이서(144)로 둘러싸게 형성한다. 그런 다음, 제2 컨택플러그(154)에 연결하여 제2 배선(162)을 형성한다. 도시된 제2 배선(163)은 커패시터층(140)의 적층 공정 후에 제2 외부전극에 연결하기 위한 중간 단계의 전극으로 생각할 수 있다. 그런 다음, 적층 공정을 용이하게 하기 위해서, 패시베이 션층(164)을 추가적으로 형성한다.
세부적인 공정의 순서는 다음과 같이 진행될 수 있다.
먼저, 제1 컨택플러그(150, 152) 및 제2 컨택플러그(154)를 형성하기 위한 컨택홀 에칭 공정을 수행한다. 이 공정은 1회 이상의 에칭마스크 작업 및 에칭을 통해 수행될 수 있다. 그런 다음, 컨택홀 내벽에 유전체 스페이서(144) 작업을 한다. 유전체 스페이서(144)는 제1 및 제2 유전체막(112, 116)과 동일한 재질로 형성할 수 있다. 그런 다음, 컨택홀 안에 도전 물질을 채워 넣어 제1 컨택플러그(150, 152) 및 제2 컨택플러그(154)를 형성한다. 제1 컨택플러그(150, 152) 및 제2 컨택플러그(154) 위에 Ru와 같은 도전물질을 증착하고 패터닝하여 제1 컨택플러그(150, 152)에 연결되는 제1 배선(160) 및 제2 컨택플러그(154)에 연결되는 제2 배선(162)을 형성한다. 제1 및 제2 배선(160, 162) 위에 패시베이션층(164)을 형성한다.
이어서, 도 3i에 도시한 바와 같이, 상기 커패시터층(140)의 기판(100) 하면에 대해 연마 공정(G)을 적용하여 상기 커패시터층(140)의 두께를 h1에서 h2로 감소시킨다. 연마 공정(G)에는 화학적 기계적 연마(chemical mechanical polishing : CMP)를 이용할 수 있다. 본 연마 공정(G)을 통해 불필요한 기판(100)의 하부를 제거시킴으로써 최종 제품을 보다 소형화시킬 수 있다. 본 공정은 도 3g와 같이 선택적으로 채용될 수 있는 공정으로서 충분히 얇은 두께의 기판을 이용하여 가공할 경우에는 생략될 수 있으나, 상술된 성막 공정 및 에칭 공정에서 취급이 용이하도 록 다소 큰 두께의 기판이 요구되는 경우에, 커패시터층(140)의 두께 감소를 위해 본 공정을 추가적으로 실시하는 것이 바람직하다.
본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터는 도 3a 내지 도 3i의 공정을 통해 제조된 커패시터층을 2개 이상 제조하여 적층시키고, 그 다층 구조물의 각 전극막들을 교호적으로 제1 외부전극 및 제2 외부전극에 연결하여 완성된다. 본 발명의 제1 실시예에 따른 박막형 다층 세라믹 커패시터를 완성하기 위한 적층 공정은 도 4a 및 도 4b를 참조하여 설명한다.
우선, 도 4a와 같이, 도 3a 내지 도 3i의 공정을 통해 제조된 3개의 커패시터층(140a, 140b, 140c)을 마련한 후에, 적층시에 다른 커패시터층(140a, 140b)의 하면과 접촉될 커패시터층(140b, 140c)의 상면에 접착제(170)를 도포한다. 본 실시예에서는 커패시터층(140b, 140c)의 상면(예, 패시베이션층(164))에 접착제(170)를 도포하는 것으로 예시되어 있으나, 당업자에게 자명한 바와 같이, 접착제(170)의 도포 위치는 커패시터층(140b, 140c 또는 140a, 140b)의 상면 및 하면 중 적어도 한 면에 도포하여도 동일한 효과를 얻을 수 있다. 상기 접착제(170)로는 절연성수지로 구성된 접착제를 사용할 수 있으나, 바람직하게는 열경화성 접착제, 자외선경화성 접착제 및 그 혼합물을 사용한다. 다만, 사용되는 접착제, 특히 열경화성 접착제는 통상의 솔더링 온도 조건에서 그 접착성을 안정적으로 유지할 수 있는 것이 바람직하다. 또한, 본 실시예에서는 적층되는 커패시터층이 3개로 예시되어 있으나, 요구되는 정전용량과 허용 가능한 제품 사이즈에 따라 2개 또는 4개 이상의 커패시터층을 사용할 수도 있다.
이어, 도 4b와 같이, 접착제(170)가 도포된 상태에서 3개의 커패시터층(140a, 140b, 140c)을 적층시킨 다층 구조물(180)을 형성한 후에 상기 다층 구조물(180)의 양측면에 위치한 제1 배선(160) 및 제2 배선(162)과 연결되도록, 상기 다층 구조물(180)의 일측면에 제1 외부전극(182)을 형성하고, 상기 다층 구조물(180)의 타측면에 제2 외부전극(184)을 형성함으로써 박막형 다층 세라믹 커패시터(190)를 완성한다. 이러한 외부전극 공정은 증착 공정, 도금 공정, 인쇄 공정 등의 공지된 전극 형성 공정을 사용할 수 있으며, 제1 외부전극(182) 및 제2 외부전극(184)을 위한 물질로는 Ru, Au, Pd, Ni, Ag 또는 그 합금과 같은 공지된 물질이 사용될 수 있다. 상기 제1 외부전극(182) 및 제2 외부전극(184)은 각 커패시터층(140a, 140b, 140c)에 형성된 박막형 커패시터(130)를 병렬로 연결시켜 다층 구조를 구현한다.
당업자에게는 자명한 바와 같이, 본 실시예에서는 접착제(170)를 이용하는 것으로 설명되어 있으나, 공지된 가압가열 공정을 통해 원하는 다층 구조물을 형성할 수도 있다. 보다 구체적으로, 상기 유전체막(112, 116)이 열화되지 않는 온도 범위에서 고온으로 가열하여 높은 압력으로 압착시킴으로써, 접착제(170) 없이도 도 4b와 같은 다층 구조물을 형성할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 박막형 다층 세라믹 커패시터의 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 박막형 다층 세라믹 커패시터(190a)는, 커패시터층이 2개 이상 적층된 다층 구조물(180a)을 포함한다. 본 실 시예에서는 3개의 커패시터층(140d, 140e, 140f)이 적층된 예를 도시하였으나, 앞에서 언급한 바와 같이 적층되는 커패시터층의 개수는 얼마든지 변경될 수 있다.
각각의 커패시터층(140d, 140e, 140f)의 구성을 살펴보면, 우선 복수개의 홀(105)이 형성된 상면(101)을 갖는 기판(100)과, 상기 홀(105)을 따라 상기 기판(100) 상면으로부터 순차적으로 적층된 3층의 전극막(110a, 114a, 118a) 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막(112, 116)으로 이루어진 박막형 커패시터(130a)를 포함한다.
상기 각각의 커패시터층(140d, 140e, 140f)의 전극막(110a, 114a, 118a)은 교호적으로 제1 외부전극(182a) 및 제2 외부전극(184a)에 연결되어 있다. 상기 제1 외부전극(182a) 및 제2 외부전극(184a)은 각 커패시터층(140d, 140e, 140f)에 형성된 박막형 커패시터를 병렬로 연결시키는 것이다.
구체적으로, 상기 각각의 커패시터층(140d, 140e, 140f)의 전극막(110a, 114a, 118a)의 적층 형태는 상기 기판(100)의 일측면에 연장되는 전극막(110, 118a)과 상기 일측면에 대향하는 타측면에 연장되는 전극막(114a)이 교호적으로 적층된 형태이다. 이하에서는, 편의상 일측면에 연장되는 전극막(110, 118a)을 제1 전극막(110a, 118a)이라고 부르고, 타측면에 연장되는 전극막(114a)은 제2 전극막(114a)라고도 부른다. 기판(100)의 일측면에 연장되는 제1 전극막(110a, 118a)은 그 일측면에 형성된 제1 외부전극(182a)과 연결되고, 타측면에 연장되는 제2 전극막(114a)은 그 타측면에 형성된 제2 외부전극(184a)에 연결되어 있다.
도 5에 도시한 박막형 다층 세라믹 커패시터(190a)에서, 각각의 커패시터 층(140d, 140e, 140f)은 3층의 전극막(110a, 114a, 118a)과 2층의 유전체막(112, 116)을 포함하는 경우라서 실제적으로 2층의 박막형 커패시터가 홀(105) 위에 형성된 것이다. 그러나, 각각의 커패시터층의 전극막은 앞에서도 언급한 바와 같이 3층 이상으로 형성할 수 있으며, 따라서, 본 발명은 n+1층의 전극막과 n층의 유전체막을 포함함으로써 실제적으로 n층의 박막형 커패시터가 홀 위에 적층된 구조에 해당한다 할 것이다(여기서 n은 2 이상의 자연수). 이렇게 홀을 이용하여 박막형 커패시터의 표면적을 증가시킴으로써 평면 구조의 커패시터에 비하여 정전용량을 증가시키고, 나아가 홀 위에 박막형 커패시터를 2층 이상 구현함으로써 적층 구조물(180a) 내의 적층 개수를 줄일 수 있다. 따라서, 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공할 수 있게 된다.
도 6a 내지 도 6h는 도 5에 도시한 것과 같은 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법을 설명하기 위한 공정단면도들이다.
우선, 도 6a와 같이 기판(100) 상면(101)에 복수개의 홀(105)을 형성한다. 이 때, 기판(100) 양측면에 단차부(106)를 형성할 수 있다. 물론 제1 실시예에서와 같이 단차부(106)를 형성하지 않아도 된다. 단차부(106)는 홀(105) 형성 공정에 사용되는 선택적 에칭 공정을 통해 홀(105)과 동시에 형성될 수 있으며, 이 경우에 단차부(106)는 상기 홀(105)의 바닥면과 동일한 높이로 형성된다.
이어, 도 6b와 같이 상기 기판(100) 상면에 상기 기판(100)의 일측면까지 연장된 제1 전극막으로서 하부 전극막(110a)을 형성한다. 이러한 하부 전극막(110a) 형성 공정은 앞에서 하부 전극막(110)에 대하여 언급한 바와 같은 증착 방법 및 물 질을 이용하여 실시될 수 있다. 상기 하부 전극막(110a)은 도시된 바와 같이 상기 홀(105) 내부면을 포함한 기판(100) 상면과 그 일측면까지 형성되며, 그 대향하는 타측면에는 형성되지 않는다. 이는 양측면에 각각 형성된 외부전극(도 5의 182a, 184a)의 원하지 않는 단락을 방지하기 위한 것이다.
상기 하부 전극막(110a)은 상기 기판(100) 상면(101)에 전극물질을 증착하는 공정과, 상기 기판(100)의 타측면 부분을 에칭하는 공정을 통해 형성될 수 있으며, 바람직하게는 도 6b에 도시된 바와 같이, 상기 에칭 공정에서 상기 하부 전극막(110a) 중 상기 기판(100)의 타측면과 인접한 상면부분(d1)을 추가적으로 제거함으로써 후속 성장될 중간 전극막(도 6d의 114a)과의 단락을 보다 안정적으로 방지할 수 있다.
다음으로, 도 6c와 같이, 상기 기판(100) 상면(101)에 위치한 하부 전극막(110a) 상에 제1 유전체막(112)을 형성한다. 필요한 경우에는 상기 제1 유전체막(112)에 대한 패터닝 공정이 추가될 수 있다.
이어, 도 6d와 같이, 상기 제1 유전체막(112) 상면에 제2 전극으로서 중간 전극막(114a)을 형성함으로써 하부 전극막(110a), 제1 유전체막(112) 및 중간 전극막(114a)으로 이루어진 1층의 박막형 커패시터를 우선적으로 얻는다. 상기 중간 전극막(114a) 형성 공정은 앞에서 하부 전극막(110)에 대하여 언급한 바와 같은 증착 방법 및 물질을 이용하여 실시될 수 있다. 상기 중간 전극막(114a)은 도시된 바와 같이 상기 제1 유전체막(112)의 상면뿐만 아니라, 상기 기판(100)의 타측면까지 연장되도록 형성되며 그 대향하는 일측면에는 형성되지 않는다. 그러므로, 양 측면에 형성될 외부전극에 각각 상기 중간 전극막(114a)과 하부 전극막(110a)을 서로 분리하여 연결시킬 수 있다.
상기 중간 전극막(114a)은 하부 전극막(110a) 공정과 유사하게 전극물질의 증착 공정과, 선택적인 에칭 공정을 통해 형성될 수 있으며, 바람직하게는 도 6d에 도시된 바와 같이, 상기 에칭 공정에서 상기 중간 전극막(114a) 중 상기 기판(100)의 일측면과 인접한 상면부분(d2)을 추가적으로 제거함으로써 하부 전극막(110a)과의 단락을 효과적으로 방지할 수 있다.
다음으로, 도 6e와 같이, 중간 전극막(114a) 상에 제2 유전체막(116)을 형성한다. 본 공정은 제1 유전체막(112) 형성 공정과 유사하게 화학기상증착법 또는 원자층증착법과 같은 통상의 반도체 성막 공정에 의해 실시될 수 있다.
다음으로, 도 6f와 같이, 상기 제2 유전체막(116) 상면에 다시 제1 전극막으로서 상부 전극막(118a)을 형성함으로써, 하부 전극막(110a), 제1 유전체막(112) 및 중간 전극막(114a)으로 이루어진 1층의 박막형 커패시터에 더하여, 중간 전극막(114a), 제2 유전체막(116) 및 상부 전극막(118a)으로 이루어진 1층의 박막형 커패시터를 또 얻어 박막형 커패시터(130a)를 형성한다. 상기 상부 전극막(118a) 형성 공정은 앞에서 하부 전극막(110A)에 대하여 언급한 바와 같은 증착 방법 및 물질을 이용하여 실시될 수 있다. 상기 상부 전극막(118a)은 도시된 바와 같이 상기 홀(105) 내부면을 포함한 기판(100) 상면과 그 일측면까지 형성되며, 그 대향하는 타측면에는 형성되지 않는다.
이상과 같이, 전극막(110a, 114a, 118a)의 적층 형태는 상기 기판(100)의 일 측면에 연장되는 제1 전극막(110a, 118a)과 상기 일측면에 대향하는 타측면에 연장되는 제2 전극막(114a)이 교호적으로 적층된 형태이다. 또한 본 발명에 따른 박막형 다층 세라믹 커패시터에 포함되는 커패시터층의 제조 방법에서는, 전극막 및 유전체막 형성 공정을 반복함으로써 하부 전극막(110a), 중간 전극막(114)a 및 상부 전극막(118a)과 같이 기판(100) 상면으로부터 순차적으로 적층된 3층 이상의 전극막(110a, 114a, 118a) 및, 제1 유전체막(112) 및 제2 유전체막(116)과 같이 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터(130a)를, 복수개의 홀(105)이 형성된 기판(100) 상면에 형성하여 커패시터층(140)을 제조하게 된다. 비록 본 실시예에서는 커패시터층(140)이 3층의 전극막과 2층의 유전체막을 포함하는 경우라서 실제적으로 2층의 박막형 커패시터가 홀(105) 위에 형성된 경우에 대하여 예를 들었지만, 앞에서도 언급한 바와 같이, 본 발명은 n+1층의 전극막과 n층의 유전체막을 포함함으로써 실제적으로 n층의 박막형 커패시터가 홀 위에 적층된 구조에 해당한다 할 것이다(여기서 n은 2 이상의 자연수). 이렇게 홀을 이용하여 박막형 커패시터의 표면적을 증가시킴으로써 평면 구조의 커패시터에 비하여 정전용량을 증가시키고, 나아가 홀 위에 박막형 커패시터를 2층 이상 구현함으로써 적층 개수를 줄일 수 있다. 따라서, 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공할 수 있게 된다.
이러한 커패시터층(140)은 필요에 따라 선택적으로 패시베이션층 형성 공정과 연마 공정을 도입하여 추가적으로 가공될 수 있다. 도 6g 및 도 6h는 본 실시 예에서 채용될 수 있는 추가적인 패시베이션층 형성 공정과 연마 공정을 나타낸다.
우선, 도 6g와 같이 커패시터층(140)의 상면이 평탄화되도록 그 상면에 패시베이션층(142)을 형성한다. 다만, 전극막(110a, 114a, 118a) 및 유전체막(112, 116)의 형성 공정을 통해 상기 홀(105)이 충전되어 최종적인 상부 전극막(118)의 상면이 평탄도가 유지된다면, 패시베이션층(142) 공정을 생략할 수 있으나, 도시된 바와 같이 홀(105)의 내부면에 따라 전극막(110a, 114a, 118a) 및 유전체막(112, 116)이 형성될 때에 비로소 유효 표면적 증가효과를 기대할 수 있으므로, 상부 전극막(118)의 표면이 평탄하게 구성하는 것이 용이하지 않을 수 있다.
이어, 도 6h와 같이, 상기 커패시터층(140)의 기판(100) 하면에 대해 연마 공정(G)을 적용하여 상기 커패시터층(140)의 두께를 h1에서 h2로 감소시킨다.
본 발명에 따른 박막형 다층 세라믹 커패시터는 도 6a 내지 도 6h의 공정을 통해 제조된 커패시터층을 2개 이상 제조하여 적층시키고, 그 다층 구조물의 각 전극막들을 교호적으로 제1 외부전극 및 제2 외부전극에 연결하여 완성된다.
본 발명에 따른 박막형 다층 세라믹 커패시터를 완성하기 위한 적층 공정은 도 7a 내지 도 7c를 참조하여 설명한다.
우선, 도 7a와 같이, 도 6a 내지 도 6h의 공정을 통해 제조된 3개의 커패시터층(140d, 140e, 140f)을 마련한 후에, 적층시에 다른 커패시터층(140d, 140e)의 하면과 접촉될 커패시터층(140e, 140f)의 상면에 접착제(170)를 도포한다.
이어, 도 7b와 같이, 접착제(170)가 도포된 상태에서 3개의 커패시터 층(140d, 140e, 140f)을 적층시킨 다층 구조물(180a)을 형성한 후에 상기 다층 구조물(180a)의 양측면에 위치한 전극막(110a, 114a, 118a) 부분이 노출되도록 패시베이션층(142)을 에칭한다. 먼저, 상기 적층 공정은 소정의 압력을 유지한 상태에서 접착제(170)의 경화조건(예, 가열 및/또는 자외선조사)을 형성함으로써 구현될 수 있다. 상기 다층 구조물(180a)의 측면에 위치한 패시베이션층(142) 부분을 제거하여 전극막(110a, 114a, 118a) 중 제1 전극막(110a, 118a)은 기판(100)의 일측면에, 제2 전극막(114a)은 기판(100)의 타측면에 노출시킨다.
끝으로, 도 7c와 같이, 다층 구조물(180a)의 측면에 노출된 전극막(110a, 114a, 118a)에 제1 및 제2 외부전극(182a, 184a)을 각각 형성함으로써 박막형 다층 세라믹 커패시터(190a)를 완성한다. 즉, 제1 외부전극(182a)은 상기 다층 구조물(180a)의 일측면에 형성되어 상기 제1 전극막(110a, 118a)과 연결되고, 제2 외부전극(184a)은 상기 다층 구조물(180a)의 타측면에 형성되어 상기 제2 전극막(114a)과 연결되어 있다. 상기 제1 및 제2 외부전극(182a, 184a)은 도 6a에서 설명된 바와 같이 미리 마련된 단차부(106)를 통해 보다 견고하게 부착될 수 있다.
한편, 본 발명에 따른 박막형 다층 세라믹 커패시터 제조 방법은 웨이퍼레벨로 보다 용이하게 실시될 수 있다. 즉, 앞의 제1 실시예 및 제2 실시예에서 설명한 바와 같은, 상기 2개 이상의 커패시터층을 형성하는 단계를, 상기 다층 구조물의 각 층을 구성하는 상기 커패시터층 단위로 각각 다른 복수개의 웨이퍼레벨 공정에 의해 실시하며, 여기서, 복수개의 웨이퍼는 상기 커패시터층의 기판으로서 사용되고, 서로 동일한 크기를 가지며, 각각의 웨이퍼에는 적어도 하나 이상의 커패시 터층을 서로 동일한 배열로 형성하고, 이어, 상기 다층 구조물을 형성하는 단계를 상기 적어도 하나의 커패시터층이 형성된 복수의 웨이퍼를 적층하는 단계와, 적어도 하나의 상기 다층 구조물이 형성되도록 웨이퍼 다층 구조물을 절단하는 단계로 실시함으로써 대량생산에 적합한 형태로 구현될 수 있다.
우선, 웨이퍼레벨 커패시터층 제조 방법은 도 3a 내지 도 3i에서 설명된 공정 또는 도 6a 내지 도 6h에서 설명된 공정과 유사하게 실시될 수 있다. 다만, 도 3a 또는 도 6a의 홀(105) 형성시에, 각 커패시터층이 서로 소정의 간격을 갖도록, 홀과 동일한 깊이를 갖는 분리영역을 형성한다. 또한, 적층 구조를 형성하기 위해서, 2개 이상의 커패시터층 구조가 형성된 웨이퍼를 각각 별도의 웨이퍼레벨 공정을 통해 적어도 2개 이상 제조한다. 여기서, 각 층을 구성하는 웨이퍼는 서로 동일한 크기를 갖도록 제조되며, 각각의 웨이퍼에는 적어도 하나 이상의 커패시터층이 서로 동일한 배열로 형성된다.
이어, 복수개의 웨이퍼를 접착제와 같은 접착수단을 이용하여 적층시킨다. 상기 접착제로는 앞서 설명한 바와 같이 열경화성 접착제, 자외선 경화성 접착제 또는 그 혼합물이 사용될 수 있으며, 도포방식은 각 웨이퍼의 상하면 중 적어도 하나의 면에 도포하여 접착시킬 수 있다. 이와 달리, 실시예에 따라 고온/고압을 이용한 압착 공정으로 접착시킬 수도 있다.
다음으로, 상기 적층 공정에서 얻어진 복수개의 웨이퍼의 다층 구조물을 각 박막형 다층 세라믹 커패시터 구조로 분리되도록, 상기 분리영역을 따라 상기 다층 구조물을 절단한다. 이와 같이, 본 절단 공정을 통해 웨이퍼레벨 공정에서 얻어진 복수개의 박막형 다층 세라믹 커패시터 구조체를 일괄적으로 대량 제조할 수 있다.
끝으로, 제1 실시예의 경우에는 상기 다층 구조물의 양측면에 위치한 제1 및 제2 배선이 노출되도록 하고, 제2 실시예의 경우에는 제1 및 제2 전극막이 노출되도록 하여, 각 측면에 제1 및 제2 외부전극을 형성한다.
이상, 본 발명의 바람직한 실시예들을 설명하였으나, 본 발명의 범위에서 벗어나지 않은 한도 내에서 여러 가지 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명의 박막형 다층 세라믹 커패시터는, 홀 위에 3층 이상의 전극막과 2층 이상의 유전체막을 형성함으로써 실제적으로 2층 이상의 박막형 커패시터를 홀 위에 적층한 단위 커패시터층을 2개 이상 적층한 것이다. 이렇게 홀을 이용하여 박막형 커패시터의 표면적을 증가시킴으로써 평면 구조의 커패시터에 비하여 정전용량을 증가시키고, 나아가 홀 위에 박막형 커패시터를 2층 이상 구현함으로써 적층 구조물 내의 적층 개수를 줄일 수 있다. 따라서, 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 커패시터를 제공할 수 있게 된다.

Claims (21)

  1. 복수개의 홀이 형성된 상면을 갖는 기판과, 상기 홀을 따라 상기 기판 상면으로부터 순차적으로 적층된 3층 이상의 전극막 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터를 포함하는 커패시터층이 2개 이상 적층된 다층 구조물을 포함하고, 상기 각각의 커패시터층의 전극막은 교호적으로 제1 외부전극 및 제2 외부전극에 연결되어 있는 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  2. 제1항에 있어서, 상기 제1 외부전극은 상기 박막형 커패시터를 관통하면서 상기 전극막과 교호적으로 연결된 제1 컨택플러그에 의하여 상기 전극막에 연결되어 있고, 상기 제2 외부전극은 상기 박막형 커패시터를 관통하면서 상기 전극막 중 상기 제1 컨택플러그와 연결되지 않은 전극막과 연결된 제2 컨택플러그에 의하여 상기 전극막에 연결되어 있는 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  3. 제1항에 있어서, 상기 각각의 커패시터층의 전극막의 적층 형태는 상기 기판의 일측면에 연장되는 제1 전극막과 상기 일측면에 대향하는 타측면에 연장되는 제2 전극막이 교호적으로 적층된 형태인 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  4. 제3항에 있어서, 상기 제1 외부전극은 상기 다층 구조물의 일측면에 형성되어 상기 제1 전극막과 연결되고, 상기 제2 외부전극은 상기 다층 구조물의 타측면에 형성되어 상기 제2 전극막과 연결되어 있는 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  5. 제4항에 있어서, 상기 기판의 양측면에는 단차부가 형성된 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  6. 제5항에 있어서, 상기 복수개의 홀은 일정한 깊이를 갖고, 상기 단차부는 상기 홀의 바닥면과 동일한 높이를 갖는 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  7. 제1항에 있어서, 상기 2개 이상의 커패시터층은 상기 박막형 커패시터의 상면에 형성된 평탄한 상면을 갖는 패시베이션층을 더 포함하는 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  8. 제1항에 있어서, 상기 복수개의 홀은 일정한 깊이를 갖도록 형성된 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  9. 제1항에 있어서, 상기 복수개의 홀은 반구형 그레인(hemispherical grain) 구조, 핀(fin)형 홀 또는 실린더(cylinder)형인 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  10. 제1항에 있어서, 상기 복수개의 홀은 각 홀의 종횡비가 1∼50인 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  11. 제1항에 있어서, 상기 전극막은 Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  12. 제1항에 있어서, 상기 전극막은 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  13. 제1항에 있어서, 상기 유전체막은 TiO2, ZrO2, Al2O3, Ta2O5, Nb2O5, HfO2, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PbTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 및 Pb(Zr, Ti)O3로 구성된 그룹으로부터 선택된 하나 이상의 고유전율 물질 또는 이에 도펀트를 첨가한 물질로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  14. 제1항에 있어서, 상기 다층 구조물을 구성하는 2개 이상의 커패시터층은 열경화성 접착제, 자외선경화성 접착제 및 그 혼합물을 이용하여 접착된 것을 특징으로 하는 박막형 다층 세라믹 커패시터.
  15. 복수개의 홀이 형성된 상면을 갖는 기판과, 상기 홀을 따라 상기 기판 상면으로부터 순차적으로 적층된 3층 이상의 전극막 및 서로 인접한 2층의 전극막 사이마다 개재된 유전체막으로 이루어진 박막형 커패시터를 포함하는 커패시터층을 2개 이상 형성하는 단계;
    상기 2개 이상의 커패시터층을 적층시킴으로써 다층 구조물을 형성하는 단계; 및
    상기 각각의 커패시터층의 전극막을 교호적으로 제1 외부전극 및 제2 외부전극에 연결하는 단계를 포함하는 것을 특징으로 하는 박막형 다층 세라믹 커패시터 제조 방법.
  16. 제15항에 있어서, 상기 제1 외부전극 및 제2 외부전극에 연결하는 단계는,
    상기 박막형 커패시터를 관통하면서 상기 각각의 커패시터층의 전극막과 교호적으로 연결된 제1 컨택플러그를 형성하는 단계;
    상기 제1 컨택플러그에 연결하여 상기 제1 외부전극을 형성하는 단계;
    상기 박막형 커패시터를 관통하면서 상기 각각의 커패시터층의 전극막 중 상기 제1 컨택플러그와 연결되지 않은 전극막과 연결된 제2 컨택플러그를 형성하는 단계; 및
    상기 제2 컨택플러그에 연결하여 상기 제2 외부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막형 다층 세라믹 커패시터 제조 방법.
  17. 제15항에 있어서, 상기 전극막은,
    전극물질 증착 후 패터닝하여 상기 기판의 일측면에 연장되는 제1 전극막을 형성하는 단계; 및
    전극물질 증착 후 패터닝하여 상기 기판의 타측면에 연장되는 제2 전극막을 형성하는 단계를 순차적으로 반복하여 얻는 것을 특징으로 하는 박막형 다층 세라믹 커패시터 제조 방법.
  18. 제17항에 있어서, 상기 제1 외부전극은 상기 다층 구조물의 일측면에 형성하여 상기 제1 전극막과 연결하고, 상기 제2 외부전극은 상기 다층 구조물의 타측면에 형성하여 상기 제2 전극막과 연결하는 것을 특징으로 하는 박막형 다층 세라믹 커패시터 제조 방법.
  19. 제15항에 있어서, 상기 전극막 및 유전체막은 화학기상증착법(CVD) 또는 원자층증착법(ALD)으로 증착하여 얻는 것을 특징으로 하는 박막형 다층 세라믹 커패시터 제조 방법.
  20. 제15항에 있어서, 상기 복수개의 커패시터 상면 및 측면에 패시베이션층을 형성하는 단계를 더 포함하고,
    상기 다층 구조물을 형성한 후에, 상기 제1 및 제2 외부전극을 형성하는 단계 전에, 상기 전극막 중 상기 일측면 및 타측면에 위치한 부분이 노출되도록 상기 패시베이션층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막형 다층 세라믹 커패시터 제조 방법.
  21. 제15항에 있어서, 상기 2개 이상의 커패시터층을 형성하는 단계는, 상기 커패시터층의 두께가 감소하도록 상기 기판의 하면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 박막형 세라믹 커패시터 제조 방법.
KR1020060111787A 2006-11-13 2006-11-13 박막형 다층 세라믹 커패시터 및 그 제조 방법 KR100957763B1 (ko)

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