KR100254774B1 - 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 14
- 239000000126 substance Substances 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000007517 polishing process Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 239000010936 titanium Substances 0.000 abstract description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract description 4
- 238000005498 polishing Methods 0.000 abstract description 4
- 229910052719 titanium Inorganic materials 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 239000005368 silicate glass Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 68
- 235000012431 wafers Nutrition 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000002585 base Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
반도체 소자 제조시 폴리 실리콘과 전극용 금속막 사이를 절연하기 위하여 적층 구조의 절연막을 증착하여 반도체 소자를 제조하는 방법에 관한 것으로, 소자 분리 영역이 정의된 실리콘 웨이퍼의 각 활성 영역에 반도체 소자를 각각 형성하고, 실리콘 웨이퍼의 전면에 화학 기상 증착법에 의해 적층 구조 절연막을 증착한 다음, 화학 기계적 연마 공정에 의해 평탄화한다. 그리고, 절연막 표면에 드러나는 취약면을 보호하기 위한 PETEOS막을 증착한 후, 전극 연결을 위한 콘택트 홀을 형성하고, 콘택트 베리어 메탈을 형성하여 열처리 공정을 통해 콘택트 실리사이드를 형성한 다음, 금속막을 증착하고, 패터닝하여 금속 전극 패턴을 형성한다. 이렇게 하여, PETEOS막이 화학 기계적 연마 공정 이후 적층 구조 절연막의 표면에 드러나는 취약면을 보호하고, 후속 공정의 영향에 대한 저항성, 특히 인장 응력에 대한 저항성을 증대시킴으로써 후속 금속 전극 패턴 형성을 쉽게 할 수 있을 뿐만 아니라 반도체 소자의 제조 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조시 폴리 실리콘과 전극용 금속막 사이를 절연하기 위하여 적층 구조의 절연막을 증착하여 반도체 소자를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자는 구조적으로 트랜지스터와, 바이폴러 IC(integrated circuit), MOS(metal-oxide-semiconductor) IC로 구분할 수 있다. 이러한 반도체 소자는 기본적으로 실리콘 웨이퍼에 베이스/이미터/컬렉터 또는 게이트/소스/드레인과 같은 각 소자의 전극 영역이 형성된 구조를 가진다. 현재 일반적으로 사용되고 있는 반도체 소자 제조 공정을 설명하면 다음과 같다. 먼저, 하나의 실리콘 웨이퍼에 각각의 반도체 소자가 형성될 활성 영역을 정의한 다음, 웨이퍼 일관 가공(FAB, fabrication) 공정에 의해 정의된 각 활성 영역에 각각의 반도체 소자를 형성한다. 그리고, 최종 단계로 전극을 형성하기 위하여 각 전극 영역과 접속되는 금속막 패턴을 형성하게 된다. 이때, 금속막 패턴에 의한 각 소자의 전극 영역이 전기적으로 단락(short)되는 것을 방지하기 위하여 금속막과 각 소자의 전극 영역이 형성된 실리콘 웨이퍼를 절연시켜야만 한다.
이러한 금속막과 실리콘 웨이퍼(각 소자의 전극 영역)의 절연을 위한 절연막은 화학 기상 증착법(CVD, chemical vapor deposition)에 의한 PSG(phospho-silicate glass)막 또는 BPSG(boro-phospho-silicate glass)막을 주로 사용한다. 현재 PSG막 또는 BPSG막 형성에 사용되는 화학 기상 증착 장비를 도 1에 예시하였다. 도 1에서와 같이 화학 기상 증착 장비는 증착에 필요한 반응 가스를 공급하는 인젝터(I)가 다중으로 형성된 핫 플레이트 방식을 이용하거나 적외 복사 가열 방식을 이용한 인 라인형(in-line type) 반응기가 이용된다.
따라서, 벨트 컨베이어(B)의 이동에 따라 벨트 컨베이어에 적재된 실리콘 웨이퍼(1,11)에는 각 인젝터(I)에서 공급되는 반응 가스에 의하여 화학 반응이 일어나고, 이러한 반응에 의하여 PSG막 또는 BPSG막이 적층된다.
그러면, 도 1과 같은 화학 기상 증착 장비로 BPSG 적층 절연막을 증착하는 종래의 모스 트랜지스터를 제조하는 방법을 설명하면 다음과 같다.
먼저, 도 2a에서와 같이 실리콘 웨이퍼(1)의 소자 분리 영역에 트랜치(2) 또는 LOCOS(local oxidation of silicon) 방법에 의한 필드 산화막을 형성하여 실리콘 웨이퍼(1)상에 모스 트랜지스터가 형성될 활성 영역을 정의한다. 그리고, 정의된 활성 영역에 게이트 산화막과 폴리 실리콘을 증착한 후, 패터닝(patterning)하여 게이트 전극을 형성한다. 그 다음, 형성된 게이트 전극을 레지스터로 실리콘 웨이퍼의 활성 영역에 불순물을 도핑하여 소스/드레인 영역을 형성하고, 게이트 전극의 측벽에 스페이서를 형성함으로써, 각각의 활성 영역에 모스 트랜지스터(3, 4)를 형성한다. 이후, 후속 공정에서 절연막으로 증착되는 BPSG막이 수분 함량이 많으므로, 이에 의한 실리콘 웨이퍼(1) 및 모스 트랜지스터(3,4)의 결함 방지 및 알칼리 이온이 실리콘 웨이퍼(1)로 확산되는 것을 방지하기 위하여 PMD(pre metal dielectric) 라이너(liner)막(5)을 형성한다.
그 다음, 후속 공정에서 모스 트랜지스터의 전극 연결을 위해 형성되는 금속막과 폴리 실리콘(또는 소스/드레인 영역)과의 절연을 위한 절연막 형성을 위하여 PMD 라이너막이 형성된 실리콘 웨이퍼(1)를 도 1과 같은 인 라인형 화학 기상 증착 장비에 투입한다. 그러면, 벨트 컨베이어(B)에 의해 실리콘 웨이퍼(1)가 이동되면서 각 인젝터(I)에서 공급되는 반응 가스에 의해 화학 반응이 발생하여 실리콘 웨이퍼(1)상에 도 2b와 같이 적층된 구조의 BPSG막(6)이 형성된다. 이후, 절연 특성 향상을 위하여 적층 구조로 증착된 BPSG막(6)을 치밀화하고, 어느 정도의 평탄화를 얻기 위해 열처리 공정을 통해 고밀도화한다.
그 다음, 실리콘 웨이퍼 전면을 화학 기계적 연마(CMP; chemical mechanical polishing) 공정에 의해 적층 구조로 증착된 BPSG막(6)을 연마하여 도 2c에서와 같이 웨이퍼 전면을 평탄화한다. 그리고, 도 2d에서와 같이 각 모스 트랜지스터의 전극 연결을 위해 금속막과 각 모스 트랜지스터(3, 4)의 폴리 실리콘(또는 소스/드레인 영역)이 연결될 부위를 정의하기 위하여 포토 리소그래피(photo lithography) 공정에 의해 BPSG막(6)을 식각하여 콘택트 홀(7)을 형성한다.
그 다음, 후속 금속 전극 형성시 콘택트 저항 감소, 이온 확산 등을 방지하기 위하여 도 2e에서와 같이 티타늄(Ti)막(8)과 질화 티타늄(TiN)막(9)으로 구성된 콘택트 베리어(barrier) 메탈막을 형성하고, 열 공정을 통해 콘택트 실리사이드를 형성한다. 이후, 스퍼터링 등을 통해 금속막을 증착하고, 패터닝하여 금속 전극 패턴을 형성함으로써 모스 트랜지스터를 완성한다.
이와 같이 적층 구조 BPSG막을 절연막으로 이용하여 종래의 방법에 따라 반도체 소자를 제조할 경우, 화학 기계적 연마 공정 후 적층 구조 절연막의 표면에 적층의 계면(단절된 층)이 드러나게 되며, 이 계면은 적층된 다른 층의 절연막보다 취약하게 된다.
따라서, 이 드러난 절연막 표면의 계면은 후속의 세정 공정이나 콘택트 홀 형성을 위한 리소그래피 공정 등의 외부 영향에 의해 손상을 받게 되며, 지속적인 외부 영향을 받은 후, 그 상부에 형성되는 콘택트 베리어 메탈막의 큰 인장 응력과 콘택트 실리사이드 형성을 위한 열 처리 공정에 의한 손상에 의해 단절된 층이 계면을 따라 들고일어나게(peeling) 되므로, 후속 금속 전극 패턴을 형성하는 데 어려움이 있을 뿐만 아니라 반도체 소자의 제조 수율을 저하시킨다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 적층 구조 절연막을 화학 기계적 연마에 의해 평탄화하였을 경우 표면에 드러나는 취약한 계면을 보호하고, 상부 박막의 인장 응력 및 후속 열 처리 공정에 따른 손상에 대한 저항성을 향상시키는 데 있다.
도 1은 반도체 소자 제조 공정중 절연막 증착에 사용되는 화학 기상 증착 장비를 개략적으로 도시한 구성도이고,
도 2a 내지 도 2e는 도 1의 화학 기상 증착 장비를 이용하여 종래의 방법에 따라 반도체 소자인 모스 트랜지스터를 제조하는 공정을 개략적으로 도시한 공정 순서도이고,
도 3a 내지 도 3f는 도 1의 화학 기상 증착 장비를 이용하여 본 발명의 일 실시예에 따라 반도체 소자인 모스 트랜지스터를 제조하는 방법을 도시한 공정 순서도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 적층 구조 절연막을 평탄화하기 위한 화학 기계적 연마 공정 이후, 평탄화된 적층 구조 절연막 표면에 드러나는 취약면을 보호하기 위하여 PETEOS막을 패드 막으로 증착한 다음, 후속 공정을 통해 반도체 소자를 제조하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.
도 3a 내지 도 3f는 도 1과 같은 화학 기상 증착 장비를 이용하여 적층 절연막을 증착하는 본 발명의 일 실시예에 따른 모스 트랜지스터를 제조 방법을 공정 순서에 따라 도시한 실리콘 웨이퍼의 단면도이다.
먼저, 도 3a에서와 같이 실리콘 웨이퍼(11)의 소자 분리 영역에 트랜치(12) 또는 LOCOS 방법에 의한 필드 산화막을 형성하여 실리콘 웨이퍼(11)상에 모스 트랜지스터가 형성될 활성 영역을 정의한다. 그리고, 정의된 활성 영역에 게이트 산화막과 폴리 실리콘을 증착한 후, 패터닝하여 게이트 전극을 형성한다. 그 다음, 형성된 게이트 전극을 레지스터로 실리콘 웨이퍼의 활성 영역에 불순물을 도핑하여 소스/드레인 영역을 형성하며, 게이트 전극의 측벽에 스페이서를 형성함으로써, 각각의 활성 영역에 모스 트랜지스터(13, 14)를 형성한다. 이후, 후속 공정에서 절연막으로 증착되는 BPSG막이 수분 함량이 많으므로, 이에 의한 실리콘 웨이퍼(11) 및 모스 트랜지스터(13,14)의 결함 방지 및 알칼리 이온이 실리콘 웨이퍼(11)로 확산되는 것을 방지하기 위하여 PMD 라이너막(15)을 형성한다.
그 다음, 후속 공정에서 모스 트랜지스터의 전극 연결을 위해 형성되는 금속막과 폴리 실리콘(또는 소스/드레인 영역)과의 절연을 위한 절연막 형성을 위하여 PMD 라이너막이 형성된 실리콘 웨이퍼(11)를 도 1과 같은 인 라인형 화학 기상 증착 장비에 투입한다. 그러면, 벨트 컨베이어(B)에 의해 실리콘 웨이퍼(11)가 이동되면서 각 인젝터(I)에서 공급되는 반응 가스에 의해 화학 반응이 발생하여 실리콘 웨이퍼(11)상에 도 3b와 같이 적층된 구조의 BPSG막(16)이 형성된다. 그 다음, 절연 특성 향상을 위하여 적층 구조로 증착된 BPSG막(16)을 치밀화하고, 어느 정도의 평탄화를 얻기 위해 열처리 공정을 통해 고밀도화한다.
그 다음, 실리콘 웨이퍼 전면을 화학 기계적 연마 공정에 의해 적층 구조로 증착된 BPSG막(16)을 연마하여 도 3c에서와 같이 웨이퍼 전면을 평탄화한다. 이때, 적층 구조의 BPSG막(16)의 표면에는 단절된 BPSG 층의 발생으로 인한 계면이 드러나게 된다. 그 다음, 적층 구조 BPSG막(16)을 화학 기계적 연마에 의해 평탄화하였을 경우 표면에 드러나는 취약한 계면을 보호하고, 상부 박막의 인장 응력 및 후속 열 처리 공정에 따른 손상에 대한 저항성을 향상시키기 위하여 도 3d에서와 같이 평탄화된 BPSG막(16) 상부에 플라즈마 화학 기상 증착법에 의해 소정의 두께로 BPSG막보다 압축력이 있는 PETEOS(plasma enhanced thetraethyle orthosilicate)막(17)을 패드 막으로 증착한다.
그 다음, 도 3e에서와 같이 각 모스 트랜지스터의 전극 연결을 위해 금속막과 각 모스 트랜지스터(13, 14)의 폴리 실리콘(또는 소스/드레인 영역)이 연결될 부위를 정의하기 위하여 포토 리소그래피 공정에 의해 PETEOS막(17)과 BPSG막(16)을 식각하여 콘택트 홀(18)을 형성한다.
그 다음, 후속 금속 전극 형성시 콘택트 저항 저감, 이온 확산 등을 방지하기 위하여 도 3f에서와 같이 티타늄막(19)과 질화 티타늄막(20)으로 구성된 콘택트 베리어 메탈막을 형성하고, 열 공정을 통해 콘택트 실리사이드를 형성한다. 이후, 스퍼터링 등을 통해 금속막을 증착하고, 패터닝하여 금속 전극 패턴을 형성함으로써 모스 트랜지스터를 완성한다.
이와 같이 본 발명은 적층 구조 절연막을 평탄화하기 위한 화학 기계적 연마 공정 이후, PETEOS막을 패드 막으로 증착함으로써 화학 기계적 연마 공정 이후 적층 구조 절연막의 표면에 드러나는 취약면을 보호하고, 후속 공정의 영향에 대한 저항성, 특히 인장 응력에 대한 저항성을 증대시켜 후속 금속 전극 패턴 형성을 쉽게 할 수 있을 뿐만 아니라 반도체 소자의 제조 수율을 향상시킬 수 있다.
Claims (2)
- 소자 분리 영역이 정의된 실리콘 웨이퍼의 각 활성 영역에 반도체 소자를 각각 형성하는 단계와;상기 각 활성 영역에 반도체 소자가 형성된 실리콘 웨이퍼의 전면에 화학 기상 증착법에 의해 적층 구조 절연막을 증착하는 단계와;상기 적층 구조 절연막을 화학 기계적 연마 공정에 의해 평탄화하는 단계와;상기 평탄화된 적층 구조 절연막을 포토 리소그래피 공정에 의해 전극 연결을 위한 콘택트 홀을 형성하는 단계와;상기 콘택트 홀이 형성된 적층 구조 절연막 전면에 콘택트 베리어 메탈을 형성하고, 열처리 공정을 통해 콘택트 실리사이드를 형성하는 단계와;상기 적층 구조 절연막을 전면에 금속막을 증착한 후, 패터닝하여 콘택트 홀을 통해 반도체 소자의 전극과 연결된 금속 전극 패턴을 형성하는 단계를 포함하되,상기 화학 기계적 연마 공정에 의한 적층 구조 절연막의 평탄화 단계 이후, 평탄화된 적층 구조 절연막 표면에 드러나는 취약면을 보호하기 위한 패드 막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 청구항 1 에 있어서, 상기 패드 막은 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013236A KR100254774B1 (ko) | 1998-04-14 | 1998-04-14 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980013236A KR100254774B1 (ko) | 1998-04-14 | 1998-04-14 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990080173A KR19990080173A (ko) | 1999-11-05 |
| KR100254774B1 true KR100254774B1 (ko) | 2000-05-01 |
Family
ID=19536206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980013236A KR100254774B1 (ko) | 1998-04-14 | 1998-04-14 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100254774B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688023B1 (ko) * | 2005-12-28 | 2007-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1998
- 1998-04-14 KR KR1019980013236A patent/KR100254774B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990080173A (ko) | 1999-11-05 |
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