KR100571382B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 소정의 구조물이 형성되어 있는 반도체 기판 상부에 저유전율 물질을 포함하는 층간 절연막을 형성하는 단계, 층간 절연막을 선택적 식각하여 구조물의 일부가 드러나도록 비아홀을 형성하는 단계, 그리고 반도체 기판을 플라즈마 장치를 이용하여 비아홀 및 층간 절연막에 잔류하는 불순물을 제거하는 동시에 층간 절연막의 수분을 제거하기 위한 건식 세정하는 단계를 포함하고, 건식 세정은 1,500sccm 내지 4,500sccm의 O2와 5sccm 내지 15sccm의 C2F6 가스를 공급하여 수행하거나, 건식 세정은 50sccm 내지 150sccm의 Ar과 10sccm 내지 30sccm의 O2 가스를 공급하여 수행한다.
여기서 층간 절연막은 산화막을 더 포함할 수 있다.
비아, 세정, 건식

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
도 1은 본 발명의 실시예에 따른 세정 장치의 개략적인 블록도이다.
도 2는 본 발명의 실시예에 따른 제조 방법을 통하여 완성된 반도체 소자의 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자를 포함하는 기판은 반도체 소자가 배치되는 할성 영역과 소자 분리 영역을 포함하며, 소자 분리 영역에는 활성 영역을 절연 시키기 위해 절연층이 형성되어 있다. 그리고 활성 영역에는 불순물이 도핑되어 있는 소스 영역 및 드레인 영역이 형성되어 있고, 활성 영역의 소스 영역과 드레인 영역 사이 위에는 게이트 산화막과 게이트 폴리층이 차례로 형성되어 있으며, 그 상부에는 기판을 덮는 층간 절연막이 형성되어 있다.
층간 절연막의 상부에는 층간 절연막의 비아를 통하여 소스 영역 및 드레인 영역과 연결되는 금속 배선층이 형성되어 있으며, 금속 배선층은 또한, 층간 절연막에 의해 절연되도록 하여 다수의 층으로 형성되어 있다.
이러한 반도체 소자의 제조 방법에서는, 반도체 기판에 불순물을 이온 주입하여 소정의 영역에 소스 영역 및 드레인 영역을 형성하고, 기판의 상부에 도전 물질로 이루어진 게이트 폴리층을 형성한다. 그리고 게이트 폴리층과 기판을 덮는 층간 절연막을 형성한다. 그런 다음 층간 절연막을 패터닝하고 플러그를 형성하여 게이트, 소스 영역 및 드레인 영역의 소자 전극에 연결되어 있는 비아를 형성한다. 그리고 비아를 통해 게이트, 소스 영역 및 드레인 영역의 소자 전극과 연결되어 있는 금속 배선층을 형성한다.
이때, 반도체 소자가 고집적화됨에 따라 금속 배선은 최적의 조건으로 설계하여 다층 구조로 배치하는 것이 바람직하며, 이를 위해 층간 절연막, 비아 및 금속 배선층을 형성하는 공정은 여러 번 반복하여 실시한다.
이러한 반도체 소자의 제조 방법에서, 층간 절연막에 의해 전기적으로 절연된 반도체 소자의 전극과 금속 배선 또는 금속 배선 사이를 전기적으로 연결하여 회로를 형성하기 위하여 비아(Via 또는 contact)를 사용하는데, 층간 절연막에 비아를 형성하기 위해서는 먼저 층간 절연막 위에 감광막을 형성한 후 광마스크를 통해 감광막의 소정 부분을 노광한 후 현상하여 감광막 패턴을 형성한다. 그런 다음 감광막 패턴을 마스크로 노출된 층간 절연막을 식각하여 비아홀을 형성한 후 감광막 패턴을 제거한다. 이어, 감광막 패턴을 제거한 후에는 비아홀 내부 및 층간 절연막 위에 잔류하는 감광막 찌꺼기 및 층간 절연막이 식각되면서 잔류하는 각종 폴 리머들을 제거하기 위해 솔벤트(solvent)에 의한 습식 세정 공정을 실시한다. 그리고 비아홀 내부를 금속 플러그로 매입함으로써 비아를 형성한다.
이때, 층간 절연막은 산화막을 이용하여 형성하거나 FSG(fluorine silicate glass), USG(un-doped silicate glass) 등의 저유전율막을 이용하여 형성한다. 하지만 층간 절연막으로 저 유전율막을 사용하는 경우에는 습식 세정 공정 이후 저유전율막에 포함된 수분을 완전히 제거하기 위해 열처리 공정을 실시하여야 한다.
따라서 층간 절연막의 종류에 따라 제조 공정을 변경하여야 하며, 특히 층간 절연막으로 저유전율막을 사용할 경우에는 열처리 공정을 추가하여야 하므로 제조 공정이 복잡하고, 제조 비용이 증가하는 문제점이 있다.
상기한 문제점을 해결하기 위해서 본 발명은 열처리 공정을 생략하여 반도체 소자의 제조 공정을 간소화할 수 있고 제조 비용을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 소정의 구조물이 형성되어 있는 반도체 기판 상부에 저유전율 물질을 포함하는 층간 절연막을 형성하는 단계, 층간 절연막을 선택적 식각하여 구조물의 일부가 드러나도록 비아홀을 형성하는 단계, 그리고 반도체 기판을 플라즈마 장치를 이용하여 비아홀 및 층간 절연막에 잔류하는 불순물을 제거하는 동시에 층간 절연막의 수분을 제거하기 위한 건식 세정하는 단계를 포함하고, 건식 세정은 1,500sccm 내지 4,500sccm의 O2와 5sccm 내지 15sccm의 C2F6 가스를 공급하여 수행하거나, 건식 세정은 50sccm 내지 150sccm의 Ar과 10sccm 내지 30sccm의 O2 가스를 공급하여 수행한다.
여기서 층간 절연막은 산화막을 더 포함할 수 있다.
그리고 층간 절연막은 산화막, 저유전율막, 산화막의 적층 구조로 형성할 수 있다.
또한, 저유전율 물질은 FSG 또는 USG로 형성할 수 있다.
또한, 건식 세정은 600W 내지 1,400W의 마이크로 웨이브, 450mTorr 내지 1,550mTorr의 압력, 150℃ 내지 350℃의 온도에서 30sec 내지 90sec 동안 수행할 수 있다.
또한, 건식 세정은 200W 내지 400W의 RF 파워, 50mTorr 내지 150mTorr의 압력, 150℃ 내지 350℃의 온도에서 10sec 내지 50sec 동안 수행할 수 있다.
또한, 건식 세정은 5sccm 내지 15sccm 의 CF4 가스를 더 공급하여 수행할 수 있다.
또한, 건식 세정은 층간 절연막이 300Å이상 식각되지 않도록 하는 것이 바람직하다.
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첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예를 참조한 도면과 함께 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 세정 장치의 개략적인 블록도이다.
도 1에 도시한 바와 같이 본 발명에 따른 세정 장치는 챔버(100), 척(102), 세정용 가스 주입부(106), 플라즈마 형성용 파워(104)를 포함한다.
챔버(100)는 본 발명에 따른 세정을 실시할 때 최적의 세정 조건을 균일하게 유지할 수 있도록 밀폐된 공간을 제공한다. 그리고 척(102)은 챔버(100)에 반도체 소자용 기판을 반출 또는 반입하고 기판을 세정시에는 기판의 위치를 유지시켜 준다.
세정용 가스 주입부(106)는 챔버(100) 내에 세정이 가능한 가스를 주입하는 곳으로 한 개 또는 사용되는 가스에 따라 복수개로 형성할 수 있다. 한 개로 형성할 경우에는 세정용 가스가 단일 가스이거나 또는 혼합 가스를 사용한다. 그러나 복수 개로 형성할 경우에는 세정용 가스별로 구분하여 사용할 수 있다. 그리고 플라즈마 형성용 파워(104)는 챔버(100) 내로 유입되는 가스에 전계를 형성하여 가스를 이온화하고 활성화하여 플라즈마 상태로 만들어 준다. 이때 사용할 수 있는 파워(104)는 마이크로 웨이브 파워 또는 RF(Radio frequency) 파워를 사용할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(10)에 반도체 소자 등이 배치되는 활성 영역을 정의하며 반도체 소자간에 절연을 위한 소자 분리 영역(12)이 형성되어 있다. 그리고 반도체 기판(10)의 활성 영역 일부 위에는 게이트 산화막(14)이 형성되어 있고, 그 상부에는 다결정 규소 등으로 이루어진 게이트 폴리층(16)이 형성되어 있다.
게이트 폴리층(16)의 양쪽 측벽에는 절연 물질로 이루어진 스페이서(18)가 형성되어 있으며, 스페이서(18) 양쪽의 반도체 기판(10)에는 n형 또는 p형의 도전형 불순물 이온이 도핑되어 있는 소스 영역 및 드레인 영역(20)이 형성되어 있다. 그리고 소스 영역, 드레인 영역(20) 및 게이트 폴리층(16)의 상부에는 접촉 저항을 감소시키기 위한 실리 사이드(26)가 형성되어 있다.
그리고 기판(10) 전면 상부에는 게이트 폴리층(16) 및 스페이서(18)를 덮는 층간 절연막(22)이 형성되어 있으며, 층간 절연막(22)에는 소스 영역(20) 및 드레 인 영역(20)에 각각 접촉하는 제1 및 제2비아(V1, V2)가 형성되어 있다. 이때, 층간 절연막(22)에는 게이트폴리층(16)과 접속하는 비아도 동시에 형성된다.
층간 절연막(22) 위에는 제1 및 제2 비아(V1, V2)를 통해 소스 영역(20) 및 드레인 영역(20)과 각각 연결되며 또한, 비아를 통해 게이트 폴리층(16)에 연결되는 제1 금속 배선층(24)이 형성되어 있다. 그리고 제1 금속 배선층(24) 위에는 제1 금속 배선층(24)과 접촉하는 제3 및 제4 비아(V3, V4)를 가지는 층간 절연막(28a, 28b, 28c)이 형성되어 있다. 그리고 층간 절연막(28a, 28b, 28c) 위에는 제3 및 제4 비아(V3, V3)를 통해 하부 제1 금속 배선층(24)과 연결되는 제2 금속 배선층(30)이 형성되어 있다.
이상 설명한 반도체 소자의 제조 방법을 첨부한 도면을 설명하면 다음과 같다. 도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서대로 도시한 단면도이다.
우선, 도 3a에 도시한 바와 같이, 반도체 기판(10) 위에 LOCOS(local oxidation silicon) 또는 STI(shallow trench isolation) 방식을 이용하여 활성 영역을 정의하는 소자 분리 영역(12)을 형성한다. LOCOS 방식은 기판의 소정 영역을 산화시켜 소자 분리 영역을 형성하는 방식이고, STI 방식은 기판에 트랜치를 형성한 후 절연 물질을 채워 소자 분리 영역(12)을 형성하는 방식이다.
이어, 도 3b에 도시한 바와 같이, 기판(10) 위에 산화막 및 다결정 규소층을 순차적으로 형성한 후 다결정 규소층 및 산화막을 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 폴리층(16) 및 게이트 산화막(14)을 형성한다. 이때, 게이트 산화막(14)은 반도체 소자를 저전력으로 고속 동작을 구현하기 위해서 최소한의 두께로 형성한다.
이어, 도 3c에 도시한 바와 같이, 이후 게이트 폴리층(16)을 덮도록 기판(10) 전면에 질화막을 형성하고, 에치백하여 게이트 폴리층(16)의 측벽에 스페이서(18)를 형성한다.
이어, 도 3d에 도시한 바와 같이, 게이트 폴리층(16)을 덮도록 산화막을 형성한 후 게이트 폴리층(16)의 상부에만 남겨지도록 패터닝하여 캡 산화막을 형성한다.
다음으로 캡 산화막을 마스크로 활성 영역에 도전형 불순물 이온을 도핑하여 소스 영역(20) 및 드레인 영역(20)을 형성한다. 이때 주입되는 이온은 인(P), 붕소(B) 등을 주입한다. 이후 캡 산화막을 제거한다.
또한, 게이트 폴리층(16)의 측벽에 스페이서(18)를 형성하기 이전 게이트 폴리층(16)을 마스크로 저농도의 이온 주입을 통해 저농도 도핑 영역(LDD)을 형성할 수도 있다.
도 3e에 도시한 바와 같이, 기판(10) 전면에 실리사이드용 금속층(20A), 보호 금속층(20B)을 순차적으로 형성한다. 실리 사이드용 금속층(20A)은 티타늄, 코발트 등을 증착하여 형성하고 보호 금속층은 Ti, TiN, Ti/TiN 등을 증착하여 형성할 수 있다. 이때, 보호 금속층을 형성하지 않고 실리사이드용 금속층만을 형성할 수도 있다. 그런 다음 기판을 1차 열처리하여 실리 사이드(26)를 형성한다.
도 3f에 도시한 바와 같이, 실리 사이드화 되지 않은 실리사이드용 금속층(20A) 및 보호 금속층(24B))을 제거한다. 그런 다음 기판을 2차 열처리 하여 실리 사이드(26)를 안정화 시킨다. 이어, 기판(10) 전면에 산화막 등의 절연막을 증착하여 층간 절연막(22)을 형성한다.
이후 층간 절연막(22)을 선택적 식각하여 제1 및 제2 비아홀(VH1, VH2)을 형성한다. 즉, 측간 절연막(22) 위에 감광막을 형성한 후 노광 및 현상하여 감광막 패턴을 형성한다. 이후 감광막 패턴을 마스크로 층간 절연막(22)을 식각하여 소스 영역 및 드레인 영역(20)을 노출하는 제1 및 제2 비아(VH1, VH2)를 형성한다. 그런 다음 감광막 패턴을 제거하고, 반도체 기판(10)을 플라즈마를 이용하여 건식 세정한다.
이때 기판 전면 또는 비아홀(VH1, VH2) 내부에는 식각시 형성된 폴리머 또는 감광막 찌거기 등과 같은 불순물이 잔류할 수 있다. 따라서 감광막 패턴을 제거한 후 이때 제거되지 못한 불순물을 제거하기 위해서 건식 세정을 실시한다.
건식 세정은 본 발명에 따른 세정 장치에서 진행한다. 세정을 위해서는 먼저 기판(10)을 척(102)에 고정 시킨 후 챔버(100) 내로 삽입한다. 이후 플라즈마 형성용 파워로 챔버(100) 내에 주입되는 가스를 플라즈마로 변환한다. 이때 파워는 마이크로 웨이브 또는 RF 파워를 사용할 수 있다.
마이크로 웨이브 파워를 이용하여 건식 세정을 진행할 경우 세정 장치의 마이크로 웨이브의 파워는 600~1,400W, 압력은 450~1,550mTorr, 기판 부분의 온도는 130~150℃로 유지하면서 30~90sec 동안 진행한다. 그리고 세정을 하기 위해 주입되는 세정 가스는 O2를 1,500~4,500sccm, C2F6를 5~15sccm 범위에서 주입한다.
이와 같은 조건으로 세정시에 층간 절연막(22)의 상부가 식각될 수 있는데 300Å이상 식각 되지 않도록 한다.
그리고 RF 파워를 이용하여 건식 세정을 진행할 경우에는 세정 장치의 RF 파워는 200~400W, 압력은 50~150mTorr, 기판 부분의 온도는 150~350℃로 유지하면서 10~50sec 동안 진행한다. 이때 주입되는 세정 가스는 Ar을 50~150sccm, O2를 10~30sccm 주입한다. 이때 세정의 효과를 높이기 위해서 CF4를 5~15sccm 범위에서 더 첨가하는 것이 바람직하다.
이와 같은 조건으로 세정시에 층간 절연막(22)의 상부가 식각될 수 있는데 300Å이상 식각되지 않도록 한다.
이후 도 3g에서 보는 바와 같이, 제1 및 제2 비아홀(VH1, VH2)을 금속층으로 매입하여 플러그를 형성함으로써 제1 및 제2 비아(V1, V2)를 형성한 후, 제1 및 제2 비아(V1, V2)를 포함한 층간 절연막(22) 위에 도전층을 형성한 후 패터닝하여 제1 및 제2 비아(V1, V2)를 통해 게이트 폴리층(16), 소스 및 드레인 영역(20)과 연결되는 제1 금속 배선층(24)을 형성한다.
그런 다음 제1 금속 배선층(24) 위에 층간 절연막(28a, 28b, 28c)을 형성한다. 층간 절연막은 제1 산화막(28a), 저유전율막(28b), 제2 산화막(28c)순으로 적층하여 형성한다. 제1 및 제2 산화막(28a, 28c)은 PE-TEOS(plasma enhanced tetra ethyl ortho silicate)를 사용한다. 이때 제1 산화막(28a)는500~1,500Å의 두께로 형성하고, 제2 산화막(28c)은 12,000~14,000Å의 두께로 형성한다.
그리고 저유전율막(28b)은 저유전율 절연 물질인 FSG또는 USG로 형성한다. 이때 저유전율막(28b)은 3,500~5,500Å의 두께로 형성한다.
이후 제2 산화막(28c)에 CMP(chemical mechanical polising)을 진행하여 표면을 평탄화한다.
다음, 층간 절연막(28a, 28b, 28c)을 선택적 식각하여 제3 및 제4 비아홀(VH3, VH4)를 형성한다. 즉, 제2 산화막(28c) 위에 감광막을 형성한 후 노광 및 현상하여 감광막 패턴을 형성한다. 이후 감광막 패턴을 마스크로 제2 산화막(28b), 저유전율막(28b), 제1 산화막(28a)을 순차적으로 식각하여 제1 금속 배선층(24)을 노출하는 제3 및 제4 비아(V3, V4)를 형성한다.
이때 기판 전면 또는 비아홀(VH3, VH3) 내부에는 식각시 형성된 폴리머 또는 감광막 찌거기 등과 같은 불순물이 잔류할 수 있다. 따라서 감광막 패턴을 제거한 후 이때 제거되지 못한 불순물을 제거하기 위해서 건식 세정을 실시한다.
따라서, 종래와는 달리 플라즈마에 의한 건식 세정을 함으로써 불순물을 제거할 수 있을 뿐만 아니라 FSG, USG 등의 저유전율막에 포함된 수분을 제거할 수 있으므로 별도의 열처리 공정이 필요하지 않게된다.
건식 세정은 본 발명에 따른 세정 장치에서 진행한다. 세정을 위해서는 먼저 기판(10)을 척(102)에 고정시킨 후 챔버(100)내로 삽입한다. 이후 플라즈마 형성용 파워로 챔버(100)내에 주입되는 가스를 플라즈마로 변환한다. 이때 파워는 마이크로 웨이브 또는 RF 파워를 사용할 수 있다.
마이크로 웨이브 파워를 이용하여 건식 세정을 진행할 경우 세정 장치의 마이크로 웨이브의 파워는 600~1400W, 압력은 450~1550mTorr, 기판 부분의 온도는 150~350℃로 유지하면서 30~90sec 동안 진행한다. 그리고 세정을 하기 위해 주입되는 세정 가스는 O2를 1500~4500sccm, C2F6를 5~15sccm 범위에서 주입한다.
이와 같은 조건으로 세정시에 제2 산화막(28c)의 상부가 식각될 수 있는데 300Å이상 식각 되지 않도록 한다.
그리고 RF 파워를 이용하여 건식 세정을 진행할 경우에는 세정 장치의 RF 파워는 200~400W, 압력은 50~150mTorr, 기판 부분의 온도는 150~350℃로 유지하면서 10~50sec 동안 진행한다. 이때 주입되는 세정 가스는 Ar은 50~150sccm, O2를 10~30sccm 주입한다. 이때 세정의 효과를 높이기 위해서CF4를 5~15sccm 범위에서 더 첨가하는 것이 바람직하다.
이와 같은 조건으로 세정시에 제2 산화막(28c)의 상부가 식각될 수 있는데 300Å이상 식각 되지 않도록 한다.
다음으로 도 2에 도시한 바와 같이, 비아홀(VH3, VH4)에 금속층을 매입하여 플러그를 형성함으로써 제3 및 제4 비아(VH3, VH4)를 형성한 후, 층간 절연막(28a, 28b, 28c) 위에 도전층을 형성한 후 선택적 식각으로 패터닝하여 제3 및 제4 비아(V3, V4)를 통해 제1 금속 배선층(24)과 연결되는 제2 금속 배선층(30)을 형성한다.
이후 필요에 따라 층간 절연막과 금속 배선층을 형성하는 공정이 더 추가될 수 있다.
이상에서 본 발명의 바람직한 실시예에서는 소자 전극과 금속 배선층을 절연하는 층간 절연막에 산화막을 형성하였으며 금속 배선층과 금속 배선층 사이를 절연하기 위하여 산화막, 저유전율막, 산화막의 적층 구조로 형성한 것에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 기술된 바와 같이 본 발명에 따른 세정 장치를 이용하여 세정 공정을 진행하면 종래에 세정액을 이용한 습식 세정에 비해서 세정을 위해 필요로 하는 공간을 줄일 수 있으며, 세정액 보다 저렴한 가스를 이용하여 건식 세정하므로 세정에 필요로하는 유지비를 줄일 수 있다.
그리고, 층간 절연막의 물질의 종류에 상관없이 동일한 공정을 수행하므로 제조 공정을 간략화할 수 있다.
또한, 건식 세정을 하므로 저유전율 물질로 형성한 층간 절연막에 비아홀을 형성한 후 세정을 실시할 때 층간 절연막에 침투한 수분을 제거하기 위한 열처리 공정을 생략할 수 있어 공정을 간소화할 수 있다.

Claims (11)

  1. 소정의 구조물이 형성되어 있는 반도체 기판 상부에 저유전율 물질을 포함하는 층간 절연막을 형성하는 단계,
    상기 층간 절연막을 선택적 식각하여 상기 구조물의 일부가 드러나도록 비아홀을 형성하는 단계, 그리고
    상기 반도체 기판을 플라즈마 장치를 이용하여 상기 비아홀 및 상기 층간 절연막에 잔류하는 불순물을 제거하는 동시에 상기 층간 절연막의 수분을 제거하기 위한 건식 세정하는 단계를 포함하고,
    상기 건식 세정은 상기 플라즈마 장치에 마이크로 웨이브 파워를 공급하고, 1,500sccm 내지 4,500sccm의 O2와 5sccm 내지 15sccm의 C2F6 가스를 공급하여 수행하거나, 상기 건식 세정은 상기 플라즈마 장치에 RF파워를 공급하고, 50sccm 내지 150sccm의 Ar과 10sccm 내지 30sccm의 O2 가스를 공급하여 수행하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 층간 절연막은 산화막을 더 포함하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 층간 절연막은 산화막, 저유전율막, 산화막의 적층 구조로 형성하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 저유전율 물질은 FSG 또는 USG로 형성하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 제1항에서,
    상기 플라즈마 장치에 상기 마이크로 웨이브 파워를 공급하는 상기 건식 세정은 600W 내지 1,400W의 마이크로 웨이브, 450mTorr 내지 1,550mTorr의 압력, 150℃ 내지 350℃의 온도에서 30sec 내지 90sec 동안 수행하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제1항에서,
    상기 플라즈마 장치에 RF파워를 공급하는 상기 건식 세정은 200W 내지 400W의 RF 파워, 50mTorr 내지 150mTorr의 압력, 150℃ 내지 350℃의 온도에서 10sec 내지 50sec 동안 수행하는 반도체 소자의 제조 방법.
  9. 제8항에서,
    상기 건식 세정은 5sccm 내지 15sccm 의 CF4 가스를 더 공급하여 수행하는 반도체 소자의 제조 방법.
  10. 제1항에서,
    상기 건식 세정은 상기 층간 절연막이 300Å이상 식각되지 않도록 하는 반도체 소자의 제조 방법.
  11. 삭제
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