KR100190521B1 - 디램 (dram) 소자의 적층형 캐패시터 제조 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

DRAM 소자의 캐패시터 제조 방법.

2. 발명이 해결하려고 하는 기술적 과제

DRAM 소자에서의 캐패시터 용량을 증대시키려함.

3. 발명의 해결방법의 요지

캐패시터의 한쪽 플레이트(Plate)을 형성하는 캐패시터 플레이트용 폴리실리콘 상에 도핑된 산화막과 금속층을 증착시키고, 열처리 공정을 수행하여 힐록(Hillock)을 형성시킨 다음, 상기 금속층을 식각 배리어로 이용하여 도핑된 산화막을 식각하고, 다음에 상기 금속층과 도핑된 산화막을 식각 배리어로 이용하여 상기 폴리실리콘의 일부를 식각하여 상기 캐패시터 플레이트용 제 1 폴리실리콘에 많은 굴곡을 형성함으로써, 다른 한쪽의 플레이트를 형성하는 폴리실리콘과의 대응 면적을 증가시킴.

4. 발명의 중요한 용도

고집적 반도체 소자, 특히 DRAM 소자의 제조에 이용됨.

Description

디램(DRAM) 소자의 적측형 캐패시터 제조 방법.

제1도는 종래의 적층형 DRAM 소자의 단면도.

제2A도 내지 제2E도는 본 발명에 따라 적층형 캐패시터를 제조하는 방법의 공정도.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체 기판 22 : 층간 절연막

23,28 : 캐패시터 플레이트용 폴리실리콘 24 : 도핑된 산화막

25 : 금속층 26 : 포토레지스트

27 : ONO막

본 발명은 일반적으로 디램(DRAM) 소자 제조 방법에 관한 것으로서, 특히 DRAM 소자의 적층형 캐패시터(Stacked capacitor)를 제조하는 방법에 관한 것이다.

적층형 DRAM 소자의 경우, 제 1 도에 도시한 바와 같이 한개의 트랜지스터와 한개의 캐패시터로 DRAM 셀이 이루어지는데, 캐패시터 각각의 플레이트(Plate) 전극을 이루는 폴리실리콘(11,13)사이에 산화막-질화막-산화막으로 이루어진 ONO 구조의 절연막(12)을 형성하여 캐패시터를 제조하게 된다. 이때, DRAM 소자의 캐패시터 용랴은 ONO 구조의 절연막(ONO ; Oxide-Nitride-Oxide)과 캐패시터 플레이트용 폴리실리콘과의 대응면적과 비례하게 되므로 캐패시터의 용량을 증대시키기 위해서는 캐패시터 플레이트용 폴리실리콘과 절연막의 대응 면적을 최대로 확장해야 하는데 DRAM 소자의 고집적화로 인해 DRAM 셀이 차지하는 면적이 작기 때문에 어려운 문제점으로 대두되고 있다.

따라서 전술한 문제점을 해결하기 위해 안출된 본 발명은, 캐패시터의 한쪽 플레이트(Plate)을 형성하는 캐패시터 플레이트용 폴리실리콘 상에 도핑된 산화막과 금속층을 증착시키고, 열처리 공정을 수행하여 힐록(Hillock)을 형성시킨 다음, 상기 금속층을 식각 배리어로 이용하여 도핑된 산화막을 식각하고, 다음에 상기 금속층과 도핑된 산화막을 식각 배리어로 이용하여 상기 폴리실리콘의 일부를 식각하여 상기 캐패시터 플레이트용 제1 폴리실리콘에 많은 굴곡을 형성하므로써, 다른 한쪽의 플레이트를 형성하는 폴리실리콘과의 대응 면적을 증가시켜 종래와 동일한 디자인 룰을 이용하면서도 적층형 캐패시터의 용량을 증대시킬 수 있는 적층형의 캐패시터 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 DRAM 소자의 적층형 캐패시터를 제조하는 방법은, 반도체 기판 상에 모스 트랜시스터, 층간 절연막, 콘택 홀이 형성된 전체 구조 상부에 캐패시터 플레이트용 제1 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 도핑된 산화막을 증착하고 그 위에 소정의 두께로 금속층을 증착하는 단계와, 열처리 공정을 실시하여 상기 금속층에 다수의 힐록을 형성하는 단계와, 상기 금속층을 식각 배리어로 이용하여 상기 도핑된 산화막을 블랭킷 식각하는 단계와, 상기 금속층과 도핑된 산화막을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘의 일부를 식각하는 단계와, 상기 금속층과 도핑된 산화막을 차례로 제거하고 상기 캐패시터 플레이트용 제1 폴리실리콘을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘을 식각하고 잔류 포토레지스트를 제거하는 단계 및, 산화막-질화막-산화막으로 이루어진 절연막을 형성하고, 그 위에 캐패시터 플레이트용 제2 폴리실리콘을 증착한 후, 도핑을 실시하는 단계를 포함해서 이루어진 것을 특징으로 한다.

이제 본 발명의 한 실시예에 대하여 첨부 도면을 참조하여 보다 상세하게 설명하게 된다. DRAM 소자의 적층형 캐패시터 제조시, 먼저 제 2A도에 도시한 바와 같이, 반도체 기판(21)상에 모스 트랜지스터, 층간 절연막(22), 콘택 홀이 형성된 전체 구조 상부에, 캐패시터 플레이트용 폴리실리콘(23)을 증착하고 도핑을 실시한 다음, 그 위에 열적 플로(flow) 특성이 좋은 도핑된 산화막(24)을 증착하고, 다시 그위에 힐록의 형성이 용이하도록 약 500Å의 두께로 얇게 알루미늄 등의 금속층(25)을 증착한다. 이때, 사이 도핑된 산화막은 보로-포스포러스 실리케이트 글래스(BPSG)막, 보론 실리케이트 글래스(BSG)막, 포스포러스 실리케이트 글래스(PSG)막 중에서 한가지를 선택하여 사용할 수 있다. 다음에는 제 2B도에 도시한 바와 같이, 플레이트 오븐(Plate Oven)에서 약 300℃의 온도로 약 1분 동안의 열처리 공정을 하므로써 열적 플로 특성이 좋은 도핑된 산화막(24)이 상기 금속층(25)에 균열을 일으키면서 그 사이에 힐록을 형성하도록 한다. 다음에 제 2C도에 도시한 바와 같이, 상기 금속층(25)을 식각 배리어로 이용하여 상기 도핑된 산화막(24)을 블랭킷(Blanket) 식각한다. 다음에는 제 2D도에 도시한 바와 같이, 상기 금속층(25)과 도핑된 산화막(24)을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 폴리실리콘(23)을 증착 두께의 약 1/2 정도로 식각하여 상기 폴리실리콘(23)에 많은 요철을 형성하고, 상기 금속(25)과 도핑된 산화막(24)을 차례로 제거한 다음, 상기 캐패시터 플레이트용 폴리실리콘(23)을 정의하기 위한 포토레지스트 패턴(26)을 형성한다. 다음에 제 2E도에 도시한 바와 같이 상기 포토레지스트 패턴(26)을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 폴리실리콘(23)을 식각으로 잔류 포토레지스트(26)를 제거한 후, 산화막-질화막-산화막으로 이루어진 ONO 구조의 절연막(27)을 형성하고, 그 위에 캐패시터의 다른쪽 플레이트를 형성하는 폴리실리콘(28)을 증착하고 도핑을 실시하므로써 적층형 캐패시터를 제조하게 된다.

고집적 반도체 소자 제조시, 전술한 바와 같은 본 발명에 따라 DRAM 소자의 적층형 캐패시터를 제조하므로서, 종래와 동일한 디자인 룰을 가지면서도, 간단한 공정으로 캐패시터 용량을 증대시킬 수 있다는 장점이 있다.

Claims (5)

1. 디램(DRAM) 소자의 적층형 캐패시터를 제조하는 방법에 있어서,

   반도체 기판 상에 모스 트랜지스터, 층간 절연막, 콘택 홀이 형성된 전체 구조 상부에 캐패시터 플레이트용 제1 폴리실리콘을 증착하고 도핑을 실시하는 단계와,

   도핑된 산화막을 증착하고 그 위에 소정의 두께로 금속층을 증착하는 단계와,

   열처리 공정을 실시하여 상기 금속층에 다수의 힐록을 형성하는 단계와,

   상기 금속층을 식각 배리어로 이용하여 상기 도핑된 산화막을 블랭킷 식각하는 단계와,

   상기 금속층과 도핑된 산화막을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘의 일부를 식각하는 단계와,

   상기 금속층과 도핑된 산화막을 차례로 제거하고 상기 캐패시터 플레이트용 제1 폴리실리콘을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와,

   상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘을 식각하고 잔류 포토레지스트를 제거하는 단계 및,

   산화막-질화막-산화막으로 이루어진 절연막을 형성하고, 그 위에 캐패시터 플레이트용 제2 폴리실리콘을 증착한 후, 도핑을 실시하는 단계를 포함해서 이루어진 적층형 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 도핑된 산화막은 보로-포스포러스 실리케이트 글래스(BPSG), 보론 실리케이트 글래스(BSG), 포스포러스 실리케이트 글래스(PSG) 중 어느 하나의 물질로 이루어진 것을 특징으로 하는 적층형 캐패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 금속층의 두께는 약 500Å인 것을 특징으로 하는 적층형 캐패시터 제조 방법.
4. 제 1 항 또는 제 3 항에 있어서,

   상기 열처리 공정은 약 300℃의 온도로 약 1분동안 실시하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
5. 제 1 항에 있어서,

   상기 제 1 폴리실리콘의 식각되는 두께는 증착되는 두께의 약 1/2인 것을 특징으로 하는 적층형 캐패시터 제조 방법.