KR960043208A - 디램(dram) 소자의 적층형 캐패시터 제조 방법 - Google Patents
디램(dram) 소자의 적층형 캐패시터 제조 방법 Download PDFInfo
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
DRAM 소자의 캐패시터 제조 방법.
2. 발명이 해결하려고 하는 기술적 과제
DRAM 소자에서의 캐패시터 용량을 증대시키려함.
3. 발명의 해결방법의 요지
캐패시터의 한쪽 플레이트(Plate)을 형성하는 캐패시터 플레이트용 폴리실리콘 상에 도핑된 산화막과 금속층을 증착시키고, 열처리 공정을 수행하여 힐록(Hillock)을 형성시킨 다음, 상기 금속층을 식각 배리어로 이용하여 도핑된 산화막을 식각하고, 다음에 상기 금속층과 도핑된 산화막을 식각 배리어로 이용하여 상기 폴리실리콘의 일부를 식각하여 상기 캐패시터 플레이트용 제 1 폴리실리콘에 많은 굴곡을 형성함으로써, 다른 한쪽의 플레이트를 형성하는 폴리실리콘과의 대응 면적을 증가시킴.
4. 발명의 중요한 용도
고집적 반도체 소자, 특히 DRAM 소자의 제조에 이용됨.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명에 따라 적층형 캐패시터를 제조하는 방법의 공정도.
Claims (5)
- 디램(DRAM) 소자의 적층형 캐패시터를 제조하는 방법에 있어서, 반도체 기판 상에 모스 트랜지스터, 층간 절연막, 콘택 홀이 형성된 전체 구조 상부에 캐패시터 플레이트용 제1 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 도핑된 산화막을 증착하고 그 위에 소정의 두께로 금속층을 증착하는 단계와, 열처리 공정을 실시하여 상기 금속층에 다수의 힐록을 형성하는 단계와, 상기 금속층을 식각 배리어로 이용하여 상기 도핑된 산화막을 블랭킷 식각하는 단계와, 상기 금속층과 도핑된 산화막을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘의 일부를 식각하는 단계와, 상기 금속층과 도핑된 산화막을 차례로 제거하고 상기 캐패시터 플레이트용 제1 폴리실리콘을 정의하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 캐패시터 플레이트용 제1 폴리실리콘을 식각하고 잔류 포토레지스트를 제거하는 단계 및, 산화막-질화막-산화막으로 이루어진 절연막을 형성하고, 그 위에 캐패시터 플레이트용 제2 폴리실리콘을 증착한 후, 도핑을 실시하는 단계를 포함해서 이루어진 적층형 캐패시터 제조 방법.
- 제1항에 있어서, 상기 도핑된 산화막은 보로-포스포러스 실리케이트 글래스(BPSG), 보론 실리케이트 글래스(BSG), 포스포러스 실리케이트글래스(PSG) 중 어느 하나의 물질로 이루어진 것을 특징으로 하는 적층형 캐패시터 제조 방법.
- 제1항에 있어서, 상기 금속층의 두께는 약 500Å인 것을 특징으로 하는 적층형 캐패시터 제조 방법.
- 제1항 또는 제3항에 있어서, 상기 열처리 공정은 약 300℃의 온도로 약 1분동안 실시하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제1폴리실리콘의 식각되는 두께는 증착되는 두께의 약 1/2인 것을 특징으로 하는 적층형 캐패시터 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR100190521B1 KR100190521B1 (ko) | 1999-06-01 |
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1995
- 1995-05-16 KR KR1019950012418A patent/KR100190521B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR100190521B1 (ko) | 1999-06-01 |
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