KR100196219B1 - 반도체 기억소자의 비트라인 제조방법 및 그 구조 - Google Patents
반도체 기억소자의 비트라인 제조방법 및 그 구조 Download PDFInfo
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Abstract
본 발명은 반도체 기억소자의 제조 방법 및 구조에 관한 것으로 특히 고집적 소자에 적합한 비트라인 형성에 관한 것이다. 이를 위하여 본 발명에서는, 반도체 기억소자의 비트라인 제조 방법에 있어서, 실리콘 기판에 게이트 통상의 공정으로 게이트 사이드 월까지를 형성하고, 비트라인 콘택홀을 형성한다음 메탈 실리사이드 막을 형성하기 위한 금속을 소정의 두께로 데포지션하는 단계(a)와, 비트라인 형성을 우해 폴리 실리콘 막을 데포지션하고, 텅스텐 실리사이드(WSix)를 소정의 두께로 데포지션 하는 단계(b)와, 포토 및 에치 공정으로 비트라인 패터닝을 실시하고 실리 사이데이션을 실시하는 단계(c)를 포함하여 이루어지며, 반도체 기억 소자의 비트라인 구조에 있어서, 하부에는 실리콘 기판으로 일부가 침투된 메탈 실리사이드 막이 형성되고, 중간층은 폴리 실리콘 막이 형성되고, 상부에는 텅스턴 실리사이드(WSix)가 형성되는 샌드위치형의 구조를 갖는 것을 특징으로 하는 반도체 기억소자의 비트라인 구조.
Description
제1도는 종래의 비트라인 제조 공정도.
제2도는 본 발명의 비트라인 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트
3 : 메탈 실리사이드 4 : 폴리실리콘 막
5 : 텅스텐 실리사이드
본 발명은 반도체 기억소자의 제조 방법 및 구조에 관한 것으로 특히 고집적 소자에 적합한 비트라인 형성에 관한 것이다.
종래 기술에서는 메탈 박막을 비트라인으로 사용하거나 폴리 실리콘 막에 전기전도성을 향상시키기 위해서 메탈 실리사이드를 셩성한 폴리 사이드 선을 기억소자의 비트라인으로 사용하였다. 그 공정을 첨부된 도면 제1도를 참조하여 설명하면 다음과 같다.
먼저 제1도의 (a)와 같이, 일반적인 CMOS 제조 공정에 의하여 게이트 사이드 월을 형성한 후 5000 ∼ 6000Å의 두꺼운 폴리 실리콘을 저압 화학기상증착(LPCVD) 방법에 의하여 데포지션한다. 그 후 제1도의 (b)와 같이 상기 두꺼운 실리콘을 에치 백하여 평탄화 한다.
계속해서 (c)와 같이 화학기상증착(CVD) 방법으로 메탈 실리사이드(예를들면 WSix, 텅스텐 실리사이드)막을 1000∼2000Å 정도의 두께로 데포지션하고, (d)와 같이 포토에치 공정으로 패터닝하여 비트라인을 형성한다.
이러한 종래 기술의 비트라인 형성 방법을 다음과 같은 문제점을 가지고 있다.
첫째, 비트라인 콘택부의 실리콘기판에 자연산화막이 쉽게 생성되는데, 이 산화막을 제거하기가 어려워서 콘택 저항이 높으며, 재현성 및 균일성을 갖는 비트라인 형성이 어렵다. 둘째, 전기 전도성을 높이기 위하여 비트라인폴리를 두껍게 형성해야 하므로 비트라인과 비트라인사이의 기생정전용량이 높아서 소자의 스위칭 속도가 느리게 된다. 셋째로, 폴리 실리콘 두께와 실리사이드의 두께만으로는 전도성 향상이 매우 어렵다.
따라서, 본 발명은 이러한 종래 기술상의 문제점을 개선하기 위한 것으로서 기존의 폴리사이드 비트라인의 구조와는 달리 실리콘기판과 폴리실리콘과의 콘택부위에 실리사이드를 형성하고, 그 위에 종래에서 보다 얇은 폴리실리콘 비트라인 및 메탈 실리사이드를 차례로 데포지션시킨 샌드위치형의 폴리사이드 비트라인을 형성하였다.
이하 첨부된 도면을 참조하여 본 발명의 제조공정을 상술하면 다음과 같다.
먼저 제2도의 (a)와 같이, 종래의 CMOS 제조 방법에 따라 실리콘기판(1)위에 게이트(2) 및 게이트 사이드 월을 형성하고, 메탈 실리사이드(3)를 형성하기 위해, 티타늄과 같은 금속을 500Å내외로 스퍼터링한다. 이어서(b)와 같이, 비트라인형성을 위해 폴리실리콘막(4)을 저압 화학기상증착(LPCVD) 방식으로 3000 내지 4000Å 정도 두께로 데포지션한 다음 텅스텐 실리사이드(5)(WSix)를 소정의 두께로 데포지션한다. 계속해서 (c)와 같이, 포토 및 에치 공정으로 비트라인 패터닝을 실시하고, (d)와 같이 650 ∼ 700℃에서 실리사이데이션을 진행하므로 본 발명의 비트라인 형성을 마치게 된다. 따라서 이러한 공정으로 형성된 비트라인은, 하부에는 실리콘기판으로 일부가 침투된 메탈 실리사이드막이 형성되고, 중간층은 폴리실리콘막이 형성되고, 상부에는 텅스템 실리사이드(WSxi)가 형성되는 샌드위치형인 구조를 갖게된다.
이와같이 본 발명의 제조방법으로 형성된 비트라인을 사용하므로 다음과 같은 효과를 얻을 수 있다.
첫째, 비트라인 저항 및 접촉 저항이 크게 줄어든다.
둘째, 비트라인 폴리실리콘막의 두께를 낮출 수 있으므로 비트라인 간의 기생 캐패시턴스를 줄일 수 있다.
셋째, 비트라인의 저항 및 기생 캐패시턴스를 줄이므로 기억소자의 정보 처리속도를 향상시킬 수 있다.
Claims (4)
- 반도체 기억소자의 비트라인 제조 방법에 있어서, 반도체기판 위에 금속실리사이드막을 형성하기 위한 금속을 형성하는 공정, 상기 금속위에 폴리실리콘을 형성하는 공정, 상기 폴리실리콘 위에 텅스텐 실리사이드막을 형성하는 공정, 상기 금속을 열처리하여 금속실리사이드막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 기억소자의 비트라인 제조방법.
- 반도체 기억소자의 비트라인 구조에 있어서, 금속실리사이드, 폴리실리콘, 텅스텐실리사이드가 적층으로 형성된 구조를 갖는 것을 특징으로 하는 반도체 기억소자의 비트라인 구조.
- 상기 제1항에 있어서, 상기 금속은 티타늄인 것을 특징으로 하는 반도체 기억소자의 비트라인 제조방법.
- 상기 제1항에 있어서, 상기 열처리가 650-700℃로 이루어지는 것을 특징으로 하는 반도체 기억소자의 비트라인 제조방법.
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