JPH0831821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0831821A JPH0831821A JP6158453A JP15845394A JPH0831821A JP H0831821 A JPH0831821 A JP H0831821A JP 6158453 A JP6158453 A JP 6158453A JP 15845394 A JP15845394 A JP 15845394A JP H0831821 A JPH0831821 A JP H0831821A
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Abstract
(57)【要約】
【目的】 急峻な段差部であっても、低抵抗のチタンシ
リサイド層による配線層を形成し得る半導体装置の製造
方法を提供することを目的とするものである。 【構成】 その側壁にスペーサが形成されたゲート電極
であるポリシリコン層３ｄ，３ｃの層間絶縁層４や熱酸
化膜４′等が被着され、ポリシリコン層３ｄ，３ｃ間の
コンタクトホールＢＣ３に導電性のポリシリコン層７が
形成され、層間絶縁膜９等が形成された後に、ポリシリ
コン層とチタン層が堆積され、比較的低温による第１の
急速加熱処理工程と、未反応チタンの除去工程と、比較
的高温の第２の急速加熱処理工程とで急峻な段差部に低
抵抗化されたチタンシリサンド層を形成する半導体装置
の製造方法である。
リサイド層による配線層を形成し得る半導体装置の製造
方法を提供することを目的とするものである。 【構成】 その側壁にスペーサが形成されたゲート電極
であるポリシリコン層３ｄ，３ｃの層間絶縁層４や熱酸
化膜４′等が被着され、ポリシリコン層３ｄ，３ｃ間の
コンタクトホールＢＣ３に導電性のポリシリコン層７が
形成され、層間絶縁膜９等が形成された後に、ポリシリ
コン層とチタン層が堆積され、比較的低温による第１の
急速加熱処理工程と、未反応チタンの除去工程と、比較
的高温の第２の急速加熱処理工程とで急峻な段差部に低
抵抗化されたチタンシリサンド層を形成する半導体装置
の製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は、中間配線領域に金属シ
リサイド配線を備える半導体装置の製造方法に関し、殊
に、金属シリサイド配線を形成する際に、シリサイド層
を形成する為の熱処理サイクルを工夫して、後続の熱処
理工程による配線材料の劣化と、それに伴う配線抵抗の
増大を抑制できる半導体装置の製造方法に係るものであ
る。
リサイド配線を備える半導体装置の製造方法に関し、殊
に、金属シリサイド配線を形成する際に、シリサイド層
を形成する為の熱処理サイクルを工夫して、後続の熱処
理工程による配線材料の劣化と、それに伴う配線抵抗の
増大を抑制できる半導体装置の製造方法に係るものであ
る。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴って配線
幅の縮小と配線長の増大をもたらし、ポリシリコン層に
よる配線では配線抵抗の増大により、高速化が困難にな
る傾向にある。このような観点からポリシリコン層より
電気抵抗を小さくできる高融点金属シリサイド配線によ
る配線技術が不可欠な技術となっている。金属とシリコ
ンとの化合物である金属シリサイドの代表的な例として
は、タングステンシリサイド（ＷＳｉx ），モリブデン
シリサイド（ＭｏＳｉx ）及びチタンシリサイド（Ｔｉ
ＳｉX ）がある。これらのうち、上記用途に対しては、
耐酸性や耐熱性及び耐蝕性（特に、フッ酸系エッチング
溶液）に優れているモリブデンシリサイドやタングステ
ンシリサイドが多用されている。しかし、微細化や高速
化へ向けて最大の問題は、配線抵抗をより低抵抗にする
ことであり、この要求に対してはチタンシリサイドが最
も有利といえる。
幅の縮小と配線長の増大をもたらし、ポリシリコン層に
よる配線では配線抵抗の増大により、高速化が困難にな
る傾向にある。このような観点からポリシリコン層より
電気抵抗を小さくできる高融点金属シリサイド配線によ
る配線技術が不可欠な技術となっている。金属とシリコ
ンとの化合物である金属シリサイドの代表的な例として
は、タングステンシリサイド（ＷＳｉx ），モリブデン
シリサイド（ＭｏＳｉx ）及びチタンシリサイド（Ｔｉ
ＳｉX ）がある。これらのうち、上記用途に対しては、
耐酸性や耐熱性及び耐蝕性（特に、フッ酸系エッチング
溶液）に優れているモリブデンシリサイドやタングステ
ンシリサイドが多用されている。しかし、微細化や高速
化へ向けて最大の問題は、配線抵抗をより低抵抗にする
ことであり、この要求に対してはチタンシリサイドが最
も有利といえる。
【０００３】以下、図９（ａ）の断面図を参照して従来
例について説明する。図９（ａ）に於いて、半導体基板
１０に形成したゲート酸化膜上にゲート電極等のポリシ
リコン層を形成し、ポリシリコン層１１の表面には窒化
珪素膜１２が被着され、更に、酸化膜等の絶縁層１３が
形成されている。イオン注入工程により低不純物濃度の
拡散層を形成した後に、ポリシリコン層１１及び窒化珪
素膜１２の側壁には絶縁性のスペーサ１１ａを形成して
拡散層１４を形成する。ＰＣはコンタクトホールであ
り、この部分にはポリシリコン層を堆積した後に、イオ
ン注入工程を経て、導電性を付与したポリシリコン層１
５を形成する。その後、絶縁層１３及びポリシリコン層
１５の表面に酸化膜が形成され、コンタクトホールＰＣ
部の酸化膜及び絶縁膜１６を除去した後に、チタンシリ
サイド層１７が形成される。チタンシリサイド層１７ａ
は、平坦部分に形成した層であり、チタンシリサイド層
１７ｂは、コンタクトホールＰＣ等の段差が急峻な部分
に形成した層である。このシリサイド層を形成するシリ
サイド化反応は、ポリシリコン層を堆積した後に、スパ
ッタリング法によってチタン薄膜を被着して、二回の急
速加熱処理工程（ＲＴＰ）で形成する。この急速熱処理
工程は、第１の急速加熱処理工程が窒素ガス雰囲気中で
処理温度が６４０℃、処理時間が６０秒で行われ、第２
の急速加熱処理工程が窒素ガス雰囲気中で処理温度が８
５０℃、処理時間が３０秒で行われる。
例について説明する。図９（ａ）に於いて、半導体基板
１０に形成したゲート酸化膜上にゲート電極等のポリシ
リコン層を形成し、ポリシリコン層１１の表面には窒化
珪素膜１２が被着され、更に、酸化膜等の絶縁層１３が
形成されている。イオン注入工程により低不純物濃度の
拡散層を形成した後に、ポリシリコン層１１及び窒化珪
素膜１２の側壁には絶縁性のスペーサ１１ａを形成して
拡散層１４を形成する。ＰＣはコンタクトホールであ
り、この部分にはポリシリコン層を堆積した後に、イオ
ン注入工程を経て、導電性を付与したポリシリコン層１
５を形成する。その後、絶縁層１３及びポリシリコン層
１５の表面に酸化膜が形成され、コンタクトホールＰＣ
部の酸化膜及び絶縁膜１６を除去した後に、チタンシリ
サイド層１７が形成される。チタンシリサイド層１７ａ
は、平坦部分に形成した層であり、チタンシリサイド層
１７ｂは、コンタクトホールＰＣ等の段差が急峻な部分
に形成した層である。このシリサイド層を形成するシリ
サイド化反応は、ポリシリコン層を堆積した後に、スパ
ッタリング法によってチタン薄膜を被着して、二回の急
速加熱処理工程（ＲＴＰ）で形成する。この急速熱処理
工程は、第１の急速加熱処理工程が窒素ガス雰囲気中で
処理温度が６４０℃、処理時間が６０秒で行われ、第２
の急速加熱処理工程が窒素ガス雰囲気中で処理温度が８
５０℃、処理時間が３０秒で行われる。
【０００４】
【発明が解決しようとする課題】上述のように平坦な部
分と急峻な段差部にチタンシリサイド層が形成された半
導体装置では、以下のような問題がある。図９（ｂ）
は、チタンシリサンド層の平坦部と段差部の抵抗値の変
化を示している。同図の（イ），（ロ）は段差部のチタ
ンシリサイド層のものであり、（ハ）は平坦部のチタン
シリサイド層のものである。また、（イ）はアニール工
程を行う場合であり、（ロ）はアニール工程を行わない
場合を示している。このチタンシリサイド層形成後の熱
処理工程は、熱処理温度が８５０℃であって、処理時間
が３０分である。同図から明らかなように、段差部
（イ），（ロ）の抵抗値では形成直後が夫々約３×１０
2 Ω／μｍ，約２×１０2 Ω／μｍであり、チタンシリ
サイド層の形成後の熱処理で約１０4 Ω／μｍに上昇し
ている。一方、平坦部（ハ）では９Ω／μｍから形成後
の熱処理で２０Ω／μｍ程度の上昇はあるもののその抵
抗値の変化は少ない。
分と急峻な段差部にチタンシリサイド層が形成された半
導体装置では、以下のような問題がある。図９（ｂ）
は、チタンシリサンド層の平坦部と段差部の抵抗値の変
化を示している。同図の（イ），（ロ）は段差部のチタ
ンシリサイド層のものであり、（ハ）は平坦部のチタン
シリサイド層のものである。また、（イ）はアニール工
程を行う場合であり、（ロ）はアニール工程を行わない
場合を示している。このチタンシリサイド層形成後の熱
処理工程は、熱処理温度が８５０℃であって、処理時間
が３０分である。同図から明らかなように、段差部
（イ），（ロ）の抵抗値では形成直後が夫々約３×１０
2 Ω／μｍ，約２×１０2 Ω／μｍであり、チタンシリ
サイド層の形成後の熱処理で約１０4 Ω／μｍに上昇し
ている。一方、平坦部（ハ）では９Ω／μｍから形成後
の熱処理で２０Ω／μｍ程度の上昇はあるもののその抵
抗値の変化は少ない。
【０００５】このようにチタンシリサイド層による配線
の抵抗値の増大は以下の要因によるものである。チタン
シリサイド層は、ポリシリコン層とチタン層のシリサイ
ド化反応によって形成される。チタンシリサイド層を形
成するポリシリコン層の平坦な部分では、不純物が平均
的にドープされるのに対し、段差部では表面層付近のみ
高濃度にドープされるため、ポリシリコン層内部のシー
ト抵抗が高くなる傾向にある。このような高濃度表面を
もつポリシリコン層部分ではシリサイド化反応が抑制さ
れる傾向にある。又、段差部におけるチタン層のステッ
プカバレージ比は、ベストケースであっても平坦な部分
の２０〜３０％であり、膜厚は極めて薄いものとなるの
で、チタンシリサイド層の形成が不十分となり易い。更
に、形成されたチタンシリサイド層（ＴｉＳｉ2 ）は、
これに続く高温熱処理により体積収縮が生じ、特に、チ
タンシリサイド層の薄い部分では配線層にストレスがか
かり易くなり、その結果、断線等が生じて抵抗値が高く
なる現象がある。このような理由で、急峻な側壁に形成
されたチタンシリサイド層は、その配線の抵抗が高くな
る傾向にある。
の抵抗値の増大は以下の要因によるものである。チタン
シリサイド層は、ポリシリコン層とチタン層のシリサイ
ド化反応によって形成される。チタンシリサイド層を形
成するポリシリコン層の平坦な部分では、不純物が平均
的にドープされるのに対し、段差部では表面層付近のみ
高濃度にドープされるため、ポリシリコン層内部のシー
ト抵抗が高くなる傾向にある。このような高濃度表面を
もつポリシリコン層部分ではシリサイド化反応が抑制さ
れる傾向にある。又、段差部におけるチタン層のステッ
プカバレージ比は、ベストケースであっても平坦な部分
の２０〜３０％であり、膜厚は極めて薄いものとなるの
で、チタンシリサイド層の形成が不十分となり易い。更
に、形成されたチタンシリサイド層（ＴｉＳｉ2 ）は、
これに続く高温熱処理により体積収縮が生じ、特に、チ
タンシリサイド層の薄い部分では配線層にストレスがか
かり易くなり、その結果、断線等が生じて抵抗値が高く
なる現象がある。このような理由で、急峻な側壁に形成
されたチタンシリサイド層は、その配線の抵抗が高くな
る傾向にある。
【０００６】その上、ＬＳＩ製造工程では汚染を極端に
嫌うために各工程に先立って酸による洗浄工程があり、
チタンシリサイド層はこのような酸による処理によって
溶解して薄くなり易い。また、後続する熱処理によりデ
フォメーション（例えば、グレイン移動或いはアルゴメ
ーション）が起こるおそれがある。その結果、段差部の
チタンシリサイド層が切断する場合もある。このような
要因でチタンシリサイド層による配線の抵抗値が高くな
り、半導体装置の特性劣化を招来し、電子回路の高速動
作に支障を与える欠点がある。
嫌うために各工程に先立って酸による洗浄工程があり、
チタンシリサイド層はこのような酸による処理によって
溶解して薄くなり易い。また、後続する熱処理によりデ
フォメーション（例えば、グレイン移動或いはアルゴメ
ーション）が起こるおそれがある。その結果、段差部の
チタンシリサイド層が切断する場合もある。このような
要因でチタンシリサイド層による配線の抵抗値が高くな
り、半導体装置の特性劣化を招来し、電子回路の高速動
作に支障を与える欠点がある。
【０００７】本発明は、上述のような課題に鑑みなされ
たものであり、急峻な段差部であっても、低抵抗のチタ
ンシリサイド層による配線層を形成し得る半導体装置の
製造方法を提供することを目的とする。
たものであり、急峻な段差部であっても、低抵抗のチタ
ンシリサイド層による配線層を形成し得る半導体装置の
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成する為
に、本発明の第１の半導体装置の製造方法は、ポリシリ
コン層上にチタン層を形成する工程と、６００℃以下の
温度で急速加熱処理して前記チタン層をシリサイド化す
る工程と、を含むことを特徴とする半導体装置の製造方
法である。又、本発明の第２の半導体装置の製造方法
は、ポリシリコン層上にチタン層を形成する工程と、６
００℃以下の温度で急速加熱処理して、前記チタン層に
チタンリッチ状態のチタンシリサイド層を形成する第１
の熱処理工程と、前記チタンシリサイド層に対してその
形成温度より高温で急速加熱処理を行う第２の熱処理工
程と、を含むことを特徴とする半導体装置の製造方法で
ある。このチタンリッチ状態とは、６００℃以上の温度
で生成するチタンシリサイド、すなわちＴｉＳｉ2 より
化学量論的にチタン含有量の多いチタンシリサイド、た
とえばＴｉＳｉ，Ｔｉ5 Ｓｉ3 等を言う。以下、チタン
リッチ状態とは同様な意味で用いている。
に、本発明の第１の半導体装置の製造方法は、ポリシリ
コン層上にチタン層を形成する工程と、６００℃以下の
温度で急速加熱処理して前記チタン層をシリサイド化す
る工程と、を含むことを特徴とする半導体装置の製造方
法である。又、本発明の第２の半導体装置の製造方法
は、ポリシリコン層上にチタン層を形成する工程と、６
００℃以下の温度で急速加熱処理して、前記チタン層に
チタンリッチ状態のチタンシリサイド層を形成する第１
の熱処理工程と、前記チタンシリサイド層に対してその
形成温度より高温で急速加熱処理を行う第２の熱処理工
程と、を含むことを特徴とする半導体装置の製造方法で
ある。このチタンリッチ状態とは、６００℃以上の温度
で生成するチタンシリサイド、すなわちＴｉＳｉ2 より
化学量論的にチタン含有量の多いチタンシリサイド、た
とえばＴｉＳｉ，Ｔｉ5 Ｓｉ3 等を言う。以下、チタン
リッチ状態とは同様な意味で用いている。
【０００９】又、本発明の第３の半導体装置の製造方法
は、ポリシリコン層上にチタン層を形成する工程と、６
００℃以下の温度で急速加熱処理して、前記チタン層に
チタンリッチ状態のチタンシリサイド層を形成する第１
の熱処理工程と、前記第１の熱処理工程における未反応
チタン層を除去する除去工程と、前記チタンシリサイド
層に対してその形成温度より高温で急速加熱処理を行う
第２の熱処理工程と、を含むことを特徴とする半導体装
置の製造方法である。又、上記第３の半導体装置の製造
方法に於いて、前記除去工程が硫酸と過酸化水素水を含
む水溶液を用いることを特徴とするものである。又、上
記の第３の半導体装置の製造方法に於いて、前記第１の
熱処理工程の温度が５５０〜５８０℃であり、前記第２
の熱処理工程の温度が８００〜９００℃であることを特
徴とするものである。
は、ポリシリコン層上にチタン層を形成する工程と、６
００℃以下の温度で急速加熱処理して、前記チタン層に
チタンリッチ状態のチタンシリサイド層を形成する第１
の熱処理工程と、前記第１の熱処理工程における未反応
チタン層を除去する除去工程と、前記チタンシリサイド
層に対してその形成温度より高温で急速加熱処理を行う
第２の熱処理工程と、を含むことを特徴とする半導体装
置の製造方法である。又、上記第３の半導体装置の製造
方法に於いて、前記除去工程が硫酸と過酸化水素水を含
む水溶液を用いることを特徴とするものである。又、上
記の第３の半導体装置の製造方法に於いて、前記第１の
熱処理工程の温度が５５０〜５８０℃であり、前記第２
の熱処理工程の温度が８００〜９００℃であることを特
徴とするものである。
【００１０】
【作用】本発明の半導体装置の製造方法は、シリサイド
化反応において、ＴｉＳｉ2 の最低形成温度である６０
０℃より低い温度で第１の熱処理工程である急速加熱処
理（ＲＴＰ）を行い、ＴｉＳｉ2 に比してチタンリッチ
状態のチタンシリサイド層（たとば、ＴｉＳｉ, Ｔｉ5
Ｓｉ3 ）を形成し、その後の熱処理工程で、更に、シリ
サイド化反応が進行するようにし、製造工程の最終段階
で所定の抵抗値となるチタンシリサイド層による配線層
を形成する。更に、第２の熱処理工程で、前記チタンシ
リサイド層に対してその形成温度より高温で急速加熱処
理（ＲＴＰ）を行ってシリサイド化反応を進行させ、低
抵抗のチタンシリサイド層を形成する。
化反応において、ＴｉＳｉ2 の最低形成温度である６０
０℃より低い温度で第１の熱処理工程である急速加熱処
理（ＲＴＰ）を行い、ＴｉＳｉ2 に比してチタンリッチ
状態のチタンシリサイド層（たとば、ＴｉＳｉ, Ｔｉ5
Ｓｉ3 ）を形成し、その後の熱処理工程で、更に、シリ
サイド化反応が進行するようにし、製造工程の最終段階
で所定の抵抗値となるチタンシリサイド層による配線層
を形成する。更に、第２の熱処理工程で、前記チタンシ
リサイド層に対してその形成温度より高温で急速加熱処
理（ＲＴＰ）を行ってシリサイド化反応を進行させ、低
抵抗のチタンシリサイド層を形成する。
【００１１】更に、前記第１と第２の熱処理工程との間
に、未反応チタン層を除去する除去工程を加えることに
よって、より電気的に抵抗値が低く品質の良好なチタン
シリサイド配線を形成する。又、前記除去工程が硫酸と
過酸化水素水を含む水溶液を用いることによって良好な
エッチングがなされ、より低抵抗のチタンシリサイド層
を形成する。又、前記第１の熱処理工程の温度が５５０
〜５８０℃の範囲とし、前記第２の熱処理工程の温度が
８００〜９００℃の範囲とし、抵抗値の低いチタンシリ
サイド層を形成する。
に、未反応チタン層を除去する除去工程を加えることに
よって、より電気的に抵抗値が低く品質の良好なチタン
シリサイド配線を形成する。又、前記除去工程が硫酸と
過酸化水素水を含む水溶液を用いることによって良好な
エッチングがなされ、より低抵抗のチタンシリサイド層
を形成する。又、前記第１の熱処理工程の温度が５５０
〜５８０℃の範囲とし、前記第２の熱処理工程の温度が
８００〜９００℃の範囲とし、抵抗値の低いチタンシリ
サイド層を形成する。
【００１２】
【実施例】以下、本発明に係る半導体装置の製造方法の
一実施例について図を参照して説明する。図１は、ＳＲ
ＡＭ（スタティック・ランダムアクセスメモリ）の等価
回路図であり、その回路構成を示すとともに、チタンシ
リサイド層を配線層として用いた部分について説明す
る。同図に於いて、ＤＴ１，ＤＴ２はプルダウン・トラ
ンジスタであり、ＰＴ１，ＰＴ２はパス・トランジスタ
であり、ＴＦＴ１，ＴＦＴ２はｐ型の薄膜電界効果型ト
ランジスタからなる負荷トランジスタである。プルダウ
ン・トランジスタＤＴ１のゲートは負荷トランジスタＴ
ＦＴ１のゲートに接続されるとともに、プルダウン・ト
ランジスタＤＴ２のドレイン、負荷トランジスタＴＦＴ
２のソース、及びパス・トランジスタＰＴ２のドレイン
に接続されている。プルダウン・トランジスタＤＴ２の
ゲートは負荷トランジスタＴＦＴ２のゲートに接続され
るとともに、プルダウン・トランジスタＤＴ１のドレイ
ン、負荷トランジスタＴＦＴ１のソース、及びパス・ト
ランジスタＰＴ１のドレインに接続されている。負荷ト
ランジスタＴＦＴ１，ＴＦＴ２のドレインは電圧源Ｖcc
に接続され、プルダウン・トランジスタＤＴ１，ＤＴ２
のソースは接地されている。パス・トランジスタＰＴ
１，ＰＴ２のゲートはワード線ＷＬ（３ｃ）に接続さ
れ、パス・トランジスタＰＴ１のソースはビット線Ｄで
あり、パス・トランジスタＰＴ２のソースが反ビット線
Ｄ＊である。
一実施例について図を参照して説明する。図１は、ＳＲ
ＡＭ（スタティック・ランダムアクセスメモリ）の等価
回路図であり、その回路構成を示すとともに、チタンシ
リサイド層を配線層として用いた部分について説明す
る。同図に於いて、ＤＴ１，ＤＴ２はプルダウン・トラ
ンジスタであり、ＰＴ１，ＰＴ２はパス・トランジスタ
であり、ＴＦＴ１，ＴＦＴ２はｐ型の薄膜電界効果型ト
ランジスタからなる負荷トランジスタである。プルダウ
ン・トランジスタＤＴ１のゲートは負荷トランジスタＴ
ＦＴ１のゲートに接続されるとともに、プルダウン・ト
ランジスタＤＴ２のドレイン、負荷トランジスタＴＦＴ
２のソース、及びパス・トランジスタＰＴ２のドレイン
に接続されている。プルダウン・トランジスタＤＴ２の
ゲートは負荷トランジスタＴＦＴ２のゲートに接続され
るとともに、プルダウン・トランジスタＤＴ１のドレイ
ン、負荷トランジスタＴＦＴ１のソース、及びパス・ト
ランジスタＰＴ１のドレインに接続されている。負荷ト
ランジスタＴＦＴ１，ＴＦＴ２のドレインは電圧源Ｖcc
に接続され、プルダウン・トランジスタＤＴ１，ＤＴ２
のソースは接地されている。パス・トランジスタＰＴ
１，ＰＴ２のゲートはワード線ＷＬ（３ｃ）に接続さ
れ、パス・トランジスタＰＴ１のソースはビット線Ｄで
あり、パス・トランジスタＰＴ２のソースが反ビット線
Ｄ＊である。
【００１３】チタンシリサイド層が配線として用いられ
る部分は、プルダウン・トランジスタＤＴ１のゲートか
らプルダウン・トランジスタＤＴ２のドレインに至る配
線Ｌ 1 と、プルダウン・トランジスタＤＴ２のゲートか
らプルダウン・トランジスタＤＴ１のドレインに至る配
線Ｌ2 である。このチタンシリサイド層はポリシリコン
層とチタンシリサイド層の二層構造である。更に、負荷
トランジスタＴＦＴ１，ＴＦＴ２として薄膜型電界効果
型トランジスタを用いる場合は、それらのゲート電極と
してチタンシリサイド層を用いる。又、このようなＳＲ
ＡＭの集積度をより高める場合は、負荷トランジスタＴ
ＦＴ１，ＴＦＴ２をプルダウン・トランジスタやパス・
トランジスタの上に積層することで高度集積化を達成し
ている。
る部分は、プルダウン・トランジスタＤＴ１のゲートか
らプルダウン・トランジスタＤＴ２のドレインに至る配
線Ｌ 1 と、プルダウン・トランジスタＤＴ２のゲートか
らプルダウン・トランジスタＤＴ１のドレインに至る配
線Ｌ2 である。このチタンシリサイド層はポリシリコン
層とチタンシリサイド層の二層構造である。更に、負荷
トランジスタＴＦＴ１，ＴＦＴ２として薄膜型電界効果
型トランジスタを用いる場合は、それらのゲート電極と
してチタンシリサイド層を用いる。又、このようなＳＲ
ＡＭの集積度をより高める場合は、負荷トランジスタＴ
ＦＴ１，ＴＦＴ２をプルダウン・トランジスタやパス・
トランジスタの上に積層することで高度集積化を達成し
ている。
【００１４】次に、図１のＳＲＡＭが集積された半導体
装置の製造工程の実施例について、図２乃至図４を参照
して説明する。図２は、ＳＲＡＭが集積された半導体装
置のパターンの概略を示す平面図であり、層間絶縁層は
省略して導電層を主に図示している。同図に於いて、２
ｓはプルダウン・トランジスタＤＴ１，ＤＴ２のソース
拡散層、２ｄはプルダウン・トランジスタＤＴ１，ＤＴ
２の夫々のドレイン拡散層、３ａ，３ｂはプルダウン・
トランジスタＤＴ１，ＤＴ２の夫々のゲート電極である
ポリシリコン層である。３ｃはパス・トランジスタＰＴ
１，ＰＴ２のゲート電極（ワード線ＷＬ）であるポリシ
リコン層であり、３ｄは隣接するＳＲＡＭのパス・トラ
ンジスタのゲート電極となるポリシリコン層である。
装置の製造工程の実施例について、図２乃至図４を参照
して説明する。図２は、ＳＲＡＭが集積された半導体装
置のパターンの概略を示す平面図であり、層間絶縁層は
省略して導電層を主に図示している。同図に於いて、２
ｓはプルダウン・トランジスタＤＴ１，ＤＴ２のソース
拡散層、２ｄはプルダウン・トランジスタＤＴ１，ＤＴ
２の夫々のドレイン拡散層、３ａ，３ｂはプルダウン・
トランジスタＤＴ１，ＤＴ２の夫々のゲート電極である
ポリシリコン層である。３ｃはパス・トランジスタＰＴ
１，ＰＴ２のゲート電極（ワード線ＷＬ）であるポリシ
リコン層であり、３ｄは隣接するＳＲＡＭのパス・トラ
ンジスタのゲート電極となるポリシリコン層である。
【００１５】ＰＣ１，ＰＣ２はゲート電極部のポリシリ
コン層３ａ，３ｂを部分的に露出させた埋込型のコンタ
クトホールであり、ＢＣ１，ＢＣ２はドレイン拡散層２
ｄを露出させたコンタクトホールである。コンタクトホ
ールＰＣ１とＢＣ１及びＰＣ２とＢＣ２は夫々チタンシ
リサイド層５ａ，５ｂで接続されている。ＢＣ３，ＢＣ
４は半導体基板を露出させたコンタクトホールであり、
コンタクトホールＢＣ３，ＢＣ４には導電性のポリシリ
コン層７が形成され、その上にチタンシリサイド層８が
形成されている。ＢＣ３，ＢＣ４は夫々ビット線Ｄ及び
反ビット線Ｄ＊のピックアップ部である。
コン層３ａ，３ｂを部分的に露出させた埋込型のコンタ
クトホールであり、ＢＣ１，ＢＣ２はドレイン拡散層２
ｄを露出させたコンタクトホールである。コンタクトホ
ールＰＣ１とＢＣ１及びＰＣ２とＢＣ２は夫々チタンシ
リサイド層５ａ，５ｂで接続されている。ＢＣ３，ＢＣ
４は半導体基板を露出させたコンタクトホールであり、
コンタクトホールＢＣ３，ＢＣ４には導電性のポリシリ
コン層７が形成され、その上にチタンシリサイド層８が
形成されている。ＢＣ３，ＢＣ４は夫々ビット線Ｄ及び
反ビット線Ｄ＊のピックアップ部である。
【００１６】次に、図２のＹ−Ｙ′線に沿った断面図で
ある図３（ａ）乃至（ｄ）に基づいて、その製造方法に
ついて説明する。図３（ａ）に示すように、半導体基板
１には、プルダウン・トランジスタＤＴ１，ＤＴ２のゲ
ート電極となるポリシリコン層（ポリ１）３ａ，３ｂが
形成され、その上層には窒化珪素膜が形成される。低不
純物濃度の拡散工程を経て、ポリシリコン層（ポリ１）
３ａ，３ｂと窒化珪素膜の側壁に側壁酸化膜であるスペ
ーサが形成され、ソース拡散層２ｓとドレイン拡散層２
ｄが形成される。シリコン酸化膜からなる層間絶縁膜が
全面に被着された後に、コンタクトホールＰＣ２，ＢＣ
２が形成される部分の絶縁膜が除去されて層間絶縁層４
が形成され、ポリシリコン層３ｂ上の窒化珪素膜が除去
される。
ある図３（ａ）乃至（ｄ）に基づいて、その製造方法に
ついて説明する。図３（ａ）に示すように、半導体基板
１には、プルダウン・トランジスタＤＴ１，ＤＴ２のゲ
ート電極となるポリシリコン層（ポリ１）３ａ，３ｂが
形成され、その上層には窒化珪素膜が形成される。低不
純物濃度の拡散工程を経て、ポリシリコン層（ポリ１）
３ａ，３ｂと窒化珪素膜の側壁に側壁酸化膜であるスペ
ーサが形成され、ソース拡散層２ｓとドレイン拡散層２
ｄが形成される。シリコン酸化膜からなる層間絶縁膜が
全面に被着された後に、コンタクトホールＰＣ２，ＢＣ
２が形成される部分の絶縁膜が除去されて層間絶縁層４
が形成され、ポリシリコン層３ｂ上の窒化珪素膜が除去
される。
【００１７】続いて、図３（ｂ）に示すように、ＬＰ
（減圧）ＣＶＤ法によってポリシリコン層５を約１００
０Å程度堆積した後に、その抵抗値を下げる為にイオン
注入工程（条件：加速エネルギーが８０〜１００Ｋｅ
Ｖ，ドーズ量が１〜５Ｅ１５／cm 2 ）を経て砒素（Ａ
ｓ）をポリシリコン層（ポリ２）にドープして、ランプ
アニール工程を経て活性化する。その後、フォトリソグ
ラフィー及びエッチング工程を経てをパターニングして
ポリシリコン層５を形成する。続いて、図３（ｃ）に示
すように、ポリシリコン層５上に０．１〜１０Ｐａ（Ｎ
／ｍ2 ）の範囲の圧力下で、スパッタリング法によりチ
タン層を５００〜７００Åの厚さに堆積する。真空保持
した状態で、直ちに、二回の急速加熱処理（ＲＴＰ）工
程であるランプアニール工程により、ポリシリコン層５
とチタン層６との接触部分にシリサイド化反応を進行さ
せる。図３（ｄ）に示すように、コンタクトホールＢＣ
２とＰＣ２をポリシリコン層５とチタンシリサイド層
６′の二層からなる配線層で接続する。
（減圧）ＣＶＤ法によってポリシリコン層５を約１００
０Å程度堆積した後に、その抵抗値を下げる為にイオン
注入工程（条件：加速エネルギーが８０〜１００Ｋｅ
Ｖ，ドーズ量が１〜５Ｅ１５／cm 2 ）を経て砒素（Ａ
ｓ）をポリシリコン層（ポリ２）にドープして、ランプ
アニール工程を経て活性化する。その後、フォトリソグ
ラフィー及びエッチング工程を経てをパターニングして
ポリシリコン層５を形成する。続いて、図３（ｃ）に示
すように、ポリシリコン層５上に０．１〜１０Ｐａ（Ｎ
／ｍ2 ）の範囲の圧力下で、スパッタリング法によりチ
タン層を５００〜７００Åの厚さに堆積する。真空保持
した状態で、直ちに、二回の急速加熱処理（ＲＴＰ）工
程であるランプアニール工程により、ポリシリコン層５
とチタン層６との接触部分にシリサイド化反応を進行さ
せる。図３（ｄ）に示すように、コンタクトホールＢＣ
２とＰＣ２をポリシリコン層５とチタンシリサイド層
６′の二層からなる配線層で接続する。
【００１８】次に、図２のコンタクトホールＢＣ３部分
のＸ−Ｘ′線に沿った断面図である図４に基づいて説明
する。同図に於いて、３ｃはパス・トランジスタＰＴ
１，ＰＴ２のゲート電極である絶縁性のスペーサを備え
るポリシリコン層（ポリ１）である。ポリシリコン層３
ｄは隣接部のＳＲＡＭのパス・トランジスタのゲート電
極であり、それらの上には窒化珪素膜が被着され、窒化
珪素膜をマスクとして拡散層２が形成されている。窒化
珪素膜を備えるポリシリコン層３ｃ，３ｄを覆うように
シリコン酸化膜による層間絶縁層４等が形成され、コン
タクトホールＢＣ３が形成される。コンタクトホールＢ
Ｃ３に露出する拡散層２を覆うように導電性のポリシリ
コン層（ポリ２）７が被着され、薄膜トランジスタのゲ
ート絶縁膜４′が形成され、更に、その上に薄膜トラン
ジスタＴＦＴ１の電極となるポリシリコン層（ポリ３）
からなる導電層５が形成される。更に、シリコン酸化膜
による層間絶縁膜９が形成され、ポリシリコン層（ポリ
４）とチタン層が形成され、二段回の急速加熱処理（Ｒ
ＴＰ）工程を行って、チタンシリサイド層８が形成され
る。このチタンシリサイド層８も先のシリサイド化反応
と略同じ製造工程で形成する。
のＸ−Ｘ′線に沿った断面図である図４に基づいて説明
する。同図に於いて、３ｃはパス・トランジスタＰＴ
１，ＰＴ２のゲート電極である絶縁性のスペーサを備え
るポリシリコン層（ポリ１）である。ポリシリコン層３
ｄは隣接部のＳＲＡＭのパス・トランジスタのゲート電
極であり、それらの上には窒化珪素膜が被着され、窒化
珪素膜をマスクとして拡散層２が形成されている。窒化
珪素膜を備えるポリシリコン層３ｃ，３ｄを覆うように
シリコン酸化膜による層間絶縁層４等が形成され、コン
タクトホールＢＣ３が形成される。コンタクトホールＢ
Ｃ３に露出する拡散層２を覆うように導電性のポリシリ
コン層（ポリ２）７が被着され、薄膜トランジスタのゲ
ート絶縁膜４′が形成され、更に、その上に薄膜トラン
ジスタＴＦＴ１の電極となるポリシリコン層（ポリ３）
からなる導電層５が形成される。更に、シリコン酸化膜
による層間絶縁膜９が形成され、ポリシリコン層（ポリ
４）とチタン層が形成され、二段回の急速加熱処理（Ｒ
ＴＰ）工程を行って、チタンシリサイド層８が形成され
る。このチタンシリサイド層８も先のシリサイド化反応
と略同じ製造工程で形成する。
【００１９】次に、チタンシリサイド層６′，８を形成
する製造工程について説明する。この製造工程は、ラン
プアニール工程による二回の急速加熱処理工程でなされ
る。第１回目の急速加熱処理工程の製造条件は、ＴｉＳ
ｉ2 の最低形成温度である６００℃より低い５６５〜５
７０℃の範囲内の温度に設定し、熱処理時間は４０〜５
０秒の範囲内で行う。この急速加熱処理工程で、チタン
リッチ状態のチタンシリサイド層、たとえばＴｉＳｉ，
Ｔｉ5 Ｓｉ3 を形成する。その後、チタンシリサイド層
より未反応チタンのエッチング比が大きいエッチング液
である硫酸と過酸化水素水を含む水溶液でチタンシリサ
イド層上の未反応チタンを選択的に除去する。続いて、
第２回目の急速加熱処理工程とし、熱処理時間が３０秒
間で８００〜９００℃の範囲の温度でランプアニール工
程による急速加熱処理工程で行って、より低抵抗化した
チタンシリサイド層を形成する。このチタンシリサイド
形成工程の後も、他の製造工程の熱処理工程によって、
更に、チタンシリサイド化反応が進行して最終的に低抵
抗化したチタンシリサイド層による配線層を形成した。
する製造工程について説明する。この製造工程は、ラン
プアニール工程による二回の急速加熱処理工程でなされ
る。第１回目の急速加熱処理工程の製造条件は、ＴｉＳ
ｉ2 の最低形成温度である６００℃より低い５６５〜５
７０℃の範囲内の温度に設定し、熱処理時間は４０〜５
０秒の範囲内で行う。この急速加熱処理工程で、チタン
リッチ状態のチタンシリサイド層、たとえばＴｉＳｉ，
Ｔｉ5 Ｓｉ3 を形成する。その後、チタンシリサイド層
より未反応チタンのエッチング比が大きいエッチング液
である硫酸と過酸化水素水を含む水溶液でチタンシリサ
イド層上の未反応チタンを選択的に除去する。続いて、
第２回目の急速加熱処理工程とし、熱処理時間が３０秒
間で８００〜９００℃の範囲の温度でランプアニール工
程による急速加熱処理工程で行って、より低抵抗化した
チタンシリサイド層を形成する。このチタンシリサイド
形成工程の後も、他の製造工程の熱処理工程によって、
更に、チタンシリサイド化反応が進行して最終的に低抵
抗化したチタンシリサイド層による配線層を形成した。
【００２０】尚、ポリ４に形成したチタンシリサイド層
８の熱処理工程は、先に形成したチタンシリサイド層に
も影響を与える為に、相互に処理温度及び時間を設定す
る必要がある。例えば、二層のチタンシリサンド層を形
成する場合は、第１層のチタンシリサイド層の処理温度
及び処理時間を、上記の製造条件より更に低い温度で、
且つ、短時間、或いは、処理時間のみを短時間として熱
処理する。第２層のチタンシリサイド層の形成条件は先
に説明した製造条件とする。更に、他の熱処理工程もこ
のチタンシリサイド層の形成に影響を与えてチタンシリ
サイド化が進行し、よりシリサイド層が厚くなって低抵
抗化した配線層が形成される。その為に、全体の製造工
程でシリサイド化反応の製造条件を設定することになる
が、少なくとも、第１回目の急速加熱処理工程ではチタ
ンリッチ状態のチタンシリサイド層を形成する。このチ
タンリッチ状態のチタンシリサイド層は、他の熱処理工
程でシリサイド化反応が進行して最終製造工程でより低
抵抗化した配線層を形成する。又、急速加熱処理工程
は、ランプアニール工程が最も適しているが、加熱炉に
よる急速加熱処理であってもよく、実施例に限定するも
のではない。又、急速加熱処理工程は、チタン層上に窒
化タチン（ＴｉＮ）層で被覆して行ってもよいことは明
らかである。
８の熱処理工程は、先に形成したチタンシリサイド層に
も影響を与える為に、相互に処理温度及び時間を設定す
る必要がある。例えば、二層のチタンシリサンド層を形
成する場合は、第１層のチタンシリサイド層の処理温度
及び処理時間を、上記の製造条件より更に低い温度で、
且つ、短時間、或いは、処理時間のみを短時間として熱
処理する。第２層のチタンシリサイド層の形成条件は先
に説明した製造条件とする。更に、他の熱処理工程もこ
のチタンシリサイド層の形成に影響を与えてチタンシリ
サイド化が進行し、よりシリサイド層が厚くなって低抵
抗化した配線層が形成される。その為に、全体の製造工
程でシリサイド化反応の製造条件を設定することになる
が、少なくとも、第１回目の急速加熱処理工程ではチタ
ンリッチ状態のチタンシリサイド層を形成する。このチ
タンリッチ状態のチタンシリサイド層は、他の熱処理工
程でシリサイド化反応が進行して最終製造工程でより低
抵抗化した配線層を形成する。又、急速加熱処理工程
は、ランプアニール工程が最も適しているが、加熱炉に
よる急速加熱処理であってもよく、実施例に限定するも
のではない。又、急速加熱処理工程は、チタン層上に窒
化タチン（ＴｉＮ）層で被覆して行ってもよいことは明
らかである。
【００２１】次に、図８を参照してチタンシリサイド化
反応で形成される未反応チタンを除去するエッチング液
について説明する。同図の横軸がチタンシリサイド層へ
の不純物のドーピング時間を示し、縦軸がそのポリシリ
コン層のシート抵抗値である。同図の（イ）が水酸化ア
ンモニウム（ＮＨ4 ＯＨ）と過酸化水素水（Ｈ2 Ｏ2 ）
を含む水溶液であり、（ロ）が硫酸（Ｈ2 ＳＯ4 ）と過
酸化水素水（Ｈ2 Ｏ2 ）を含む水溶液を用いた場合を示
している。この図から明らかなように、未反応チタンを
除去するエッチング液としては、（ロ）のエッチング液
を用いた方が、チタンシリサイド層のシート抵抗の抵抗
値を低くできること、すなわち、チタンシリサイドと未
反応チタンのエッチング選択比が高いことを示してお
り、未反応チタンのエッチング液としては、（ロ）のエ
ッチング液が効果的であることを示している。
反応で形成される未反応チタンを除去するエッチング液
について説明する。同図の横軸がチタンシリサイド層へ
の不純物のドーピング時間を示し、縦軸がそのポリシリ
コン層のシート抵抗値である。同図の（イ）が水酸化ア
ンモニウム（ＮＨ4 ＯＨ）と過酸化水素水（Ｈ2 Ｏ2 ）
を含む水溶液であり、（ロ）が硫酸（Ｈ2 ＳＯ4 ）と過
酸化水素水（Ｈ2 Ｏ2 ）を含む水溶液を用いた場合を示
している。この図から明らかなように、未反応チタンを
除去するエッチング液としては、（ロ）のエッチング液
を用いた方が、チタンシリサイド層のシート抵抗の抵抗
値を低くできること、すなわち、チタンシリサイドと未
反応チタンのエッチング選択比が高いことを示してお
り、未反応チタンのエッチング液としては、（ロ）のエ
ッチング液が効果的であることを示している。
【００２２】上記実施例のチタンシリサイド層の製造条
件は、図５乃至図７に示した実験結果から設定したもの
であり、以下に説明する。急速加熱処理温度とシート抵
抗値の関係は、図５から明らかなように、ポリシリコン
層とチタン層とのシリサイド化反応は処理温度が高い
程、シリサイド化反応が進行してシート抵抗値が低下す
ることを示している。図６は、１回目の加熱温度に対す
る単位長さ当たりの抵抗値（Ω／μｍ）の変化につい
て、平坦部（イ）と段差部（ロ）との相違を示したもの
である。同図から明らかなように、平坦部（イ）では、
チタンシリサイド層の形成温度が上昇するにつれて単位
長さ当たりの抵抗値が低下する。段差部（ロ）では、加
熱温度が上昇するにつれて単位長さ当たりの抵抗値は低
下し、５６５〜５７０℃で最も低抵抗となり、更に、処
理温度が上昇すると単位長さ当たりの抵抗値が上昇する
結果を得た。段差部のチタンシリサイド層では、最も単
位長さ当たりの抵抗値を下げることができる温度領域は
５６５〜５７０℃の範囲であった。概ね、以下の実験結
果から効果を有するランプアニールの条件は、５５０〜
５８０℃の範囲である。この加熱処理時間は４０〜５０
秒の範囲で行われた。
件は、図５乃至図７に示した実験結果から設定したもの
であり、以下に説明する。急速加熱処理温度とシート抵
抗値の関係は、図５から明らかなように、ポリシリコン
層とチタン層とのシリサイド化反応は処理温度が高い
程、シリサイド化反応が進行してシート抵抗値が低下す
ることを示している。図６は、１回目の加熱温度に対す
る単位長さ当たりの抵抗値（Ω／μｍ）の変化につい
て、平坦部（イ）と段差部（ロ）との相違を示したもの
である。同図から明らかなように、平坦部（イ）では、
チタンシリサイド層の形成温度が上昇するにつれて単位
長さ当たりの抵抗値が低下する。段差部（ロ）では、加
熱温度が上昇するにつれて単位長さ当たりの抵抗値は低
下し、５６５〜５７０℃で最も低抵抗となり、更に、処
理温度が上昇すると単位長さ当たりの抵抗値が上昇する
結果を得た。段差部のチタンシリサイド層では、最も単
位長さ当たりの抵抗値を下げることができる温度領域は
５６５〜５７０℃の範囲であった。概ね、以下の実験結
果から効果を有するランプアニールの条件は、５５０〜
５８０℃の範囲である。この加熱処理時間は４０〜５０
秒の範囲で行われた。
【００２３】図７は、平坦部と急峻な段差部に形成した
チタンシリサイド層がその後の熱処理でどの程度抵抗値
が変化したかを示したものであり、第１の急速加熱処理
工程が５５０℃で第２の急速加熱処理工程が８００℃の
場合の例である。同図は、段差部（イ），（ロ）と平坦
部（ハ）の抵抗値の変化を示したものである。チタンシ
リサイド層を形成した時の値と、他の熱処理工程（処理
温度：８５０℃、処理時間：３０分）後の値を示してお
り、段差部（イ），（ロ）が夫々２×１０2 （Ω／μ
ｍ），１×１０2 （Ω／μｍ）から６×１０2 （Ω／μ
ｍ）程度に上昇し、平坦部（ハ）では６×１０1 （Ω／
μｍ）から３×１０2 （Ω／μｍ）程度に上昇してい
る。
チタンシリサイド層がその後の熱処理でどの程度抵抗値
が変化したかを示したものであり、第１の急速加熱処理
工程が５５０℃で第２の急速加熱処理工程が８００℃の
場合の例である。同図は、段差部（イ），（ロ）と平坦
部（ハ）の抵抗値の変化を示したものである。チタンシ
リサイド層を形成した時の値と、他の熱処理工程（処理
温度：８５０℃、処理時間：３０分）後の値を示してお
り、段差部（イ），（ロ）が夫々２×１０2 （Ω／μ
ｍ），１×１０2 （Ω／μｍ）から６×１０2 （Ω／μ
ｍ）程度に上昇し、平坦部（ハ）では６×１０1 （Ω／
μｍ）から３×１０2 （Ω／μｍ）程度に上昇してい
る。
【００２４】この結果から明らかなように、平坦部のチ
タンシリサイド層の抵抗値が多少上昇するものの、段差
部では従来よりも抵抗値の上昇が抑制されている。第１
の急速加熱処理工程が５８０℃で第２の急速加熱処理工
程が８００℃の場合の結果においても、従来みられた段
差部のチタンシリサイド層の抵抗値の急激な上昇はみら
れず、チタンシリサイド層の低抵抗化が達成できた。
尚、上記の実施例では、チタンシリサイド層の製造方法
をＳＲＡＭの製造工程で説明しているが、この製造工程
では、概念的な製造工程を示すものであり、その細部の
製造工程については省略されている。又、実施例のＳＲ
ＡＭの製造工程に限定するものでもなく、チタンシリサ
イド層を配線層とし、急峻な段差部に形成される例は他
の半導体装置にもあり、このような半導体装置に本発明
の製造方法が適用できるのは明らかである。
タンシリサイド層の抵抗値が多少上昇するものの、段差
部では従来よりも抵抗値の上昇が抑制されている。第１
の急速加熱処理工程が５８０℃で第２の急速加熱処理工
程が８００℃の場合の結果においても、従来みられた段
差部のチタンシリサイド層の抵抗値の急激な上昇はみら
れず、チタンシリサイド層の低抵抗化が達成できた。
尚、上記の実施例では、チタンシリサイド層の製造方法
をＳＲＡＭの製造工程で説明しているが、この製造工程
では、概念的な製造工程を示すものであり、その細部の
製造工程については省略されている。又、実施例のＳＲ
ＡＭの製造工程に限定するものでもなく、チタンシリサ
イド層を配線層とし、急峻な段差部に形成される例は他
の半導体装置にもあり、このような半導体装置に本発明
の製造方法が適用できるのは明らかである。
【００２５】
【発明の効果】上述のように、本発明によれば、シリサ
イド化反応において、ＴｉＳｉ2 の形成温度（６００
℃）より低い温度で第１の熱処理工程である急速加熱処
理を行うことによって、チタンリッチ状態のチタンシリ
サイド層（たとえば、ＴｉＳｉ，Ｔｉ5 Ｓｉ3 ）を形成
することができ、その後の熱処理工程で更にシリサイド
化反応が進行するようにし、チタンシリサイド層の抵抗
値が大きくなるのを防止して、製造工程の最終段階でチ
タンシリサイド層の低抵抗化が達成できる極めて効果的
なものである。更に、シリサイド化反応における第２の
急速加熱処理工程は、前記チタンシリサイド層の形成温
度より高温で急速加熱処理を行ってより低抵抗化し、そ
の後の製造工程の熱処理で最も低い抵抗値を達成するよ
うに処理温度を設定しており、最終製造段階におけるチ
タンシリサイド層の低抵抗化に極めて効果的である。更
に、第１と第２の急速加熱処理工程との間に、未反応チ
タン層を除去する除去工程を加えることによって、より
低抵抗化に寄与する良好な品質のチタンシリサイド層を
形成できる効果を有する。
イド化反応において、ＴｉＳｉ2 の形成温度（６００
℃）より低い温度で第１の熱処理工程である急速加熱処
理を行うことによって、チタンリッチ状態のチタンシリ
サイド層（たとえば、ＴｉＳｉ，Ｔｉ5 Ｓｉ3 ）を形成
することができ、その後の熱処理工程で更にシリサイド
化反応が進行するようにし、チタンシリサイド層の抵抗
値が大きくなるのを防止して、製造工程の最終段階でチ
タンシリサイド層の低抵抗化が達成できる極めて効果的
なものである。更に、シリサイド化反応における第２の
急速加熱処理工程は、前記チタンシリサイド層の形成温
度より高温で急速加熱処理を行ってより低抵抗化し、そ
の後の製造工程の熱処理で最も低い抵抗値を達成するよ
うに処理温度を設定しており、最終製造段階におけるチ
タンシリサイド層の低抵抗化に極めて効果的である。更
に、第１と第２の急速加熱処理工程との間に、未反応チ
タン層を除去する除去工程を加えることによって、より
低抵抗化に寄与する良好な品質のチタンシリサイド層を
形成できる効果を有する。
【００２６】又、前記除去工程が硫酸と過酸化水素水を
含む水溶液を用いて良好なエッチングがなされ、チタン
シリサイド層の配線抵抗をより低抵抗化できる利点があ
る。又、上記第１の急速加熱処理工程の温度が５５０〜
５８０℃であり、第２の急速加熱処理工程の温度が８０
０〜９００℃の範囲であれば、最終製造段階におけるチ
タンシリサイド層の配線抵抗を低く設定することができ
るので、ＳＲＡＭ等の配線抵抗を低く設定することがで
き、高速動作に極めて効果的である。
含む水溶液を用いて良好なエッチングがなされ、チタン
シリサイド層の配線抵抗をより低抵抗化できる利点があ
る。又、上記第１の急速加熱処理工程の温度が５５０〜
５８０℃であり、第２の急速加熱処理工程の温度が８０
０〜９００℃の範囲であれば、最終製造段階におけるチ
タンシリサイド層の配線抵抗を低く設定することができ
るので、ＳＲＡＭ等の配線抵抗を低く設定することがで
き、高速動作に極めて効果的である。
【図１】本発明に係る半導体装置の製造方法の一実施例
が適応されるＳＲＡＭの等価回路図である。
が適応されるＳＲＡＭの等価回路図である。
【図２】本発明に係る半導体装置の概略を示す平面図で
ある。
ある。
【図３】図２のＹ−Ｙ′線に沿った断面図である。
【図４】図２のＸ−Ｘ′線に沿った断面図である。
【図５】チタンシリサイド層の処理温度とシート抵抗の
関係を示す図である。
関係を示す図である。
【図６】段差部と平坦部のチタンシリサイド層の単位長
さ当たりの抵抗と処理温度との関係を示す図である。
さ当たりの抵抗と処理温度との関係を示す図である。
【図７】段差部と平坦部のチタンシリサイド層の抵抗値
の変化を示す図である。
の変化を示す図である。
【図８】未反応チタンの除去状態を示す図である。
【図９】（ａ）は従来のチタンシリサイド層による配線
層を示す断面図、（ｂ）はチタンシリサイド層の抵抗値
の変化を示す図である。
層を示す断面図、（ｂ）はチタンシリサイド層の抵抗値
の変化を示す図である。
１ 半導体基板 ２ｄ ドレイン拡散層 ２ｓ ソース拡散層 ３ａ〜３ｄ ポリシリコン層 ４ 層間絶縁層 ５ ポリシリコン層 ５ａ，５ｂ チタンシリサイド層（チタンシリサイド層
／ポリシリコン層） ６ チタン層 ６′ チタンシリサイド層 ７ 導電性のポリシリコン層 ８ チタンシリサイド層 ９ 層間絶縁膜 ＰＣ１，ＰＣ２，ＢＣ１，ＢＣ２ コンタクトホール
／ポリシリコン層） ６ チタン層 ６′ チタンシリサイド層 ７ 導電性のポリシリコン層 ８ チタンシリサイド層 ９ 層間絶縁膜 ＰＣ１，ＰＣ２，ＢＣ１，ＢＣ２ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (5)
- 【請求項１】 ポリシリコン層上にチタン層を形成する
工程と、 ６００℃以下の温度で急速加熱処理して、前記チタン層
をシリサイド化する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 ポリシリコン層上にチタン層を形成する
工程と、 ６００℃以下の温度で急速加熱処理して、前記チタン層
にチタンリッチ状態のチタンシリサイド層を形成する第
１の熱処理工程と、 前記チタンシリサイド層に対してその形成温度より高温
で急速加熱処理を行う第２の熱処理工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 ポリシリコン層上にチタン層を形成する
工程と、 ６００℃以下の温度で急速加熱処理して、前記チタン層
にチタンリッチ状態のチタンシリサイド層を形成する第
１の熱処理工程と、 前記第１の熱処理工程における未反応チタン層を除去す
る除去工程と、 前記チタンシリサイド層に対してその形成温度より高温
で急速加熱処理を行う第２の熱処理工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記除去工程において硫酸と過酸化水素
水を含む水溶液を用いることを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 前記第１の熱処理工程の温度が５５０〜
５８０℃であり、前記第２の熱処理工程の温度が８００
〜９００℃であることを特徴とする請求項３又は請求項
４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158453A JPH0831821A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158453A JPH0831821A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831821A true JPH0831821A (ja) | 1996-02-02 |
Family
ID=15672088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158453A Withdrawn JPH0831821A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260524B1 (ko) * | 1997-06-27 | 2000-08-01 | 김영환 | 반도체소자의금속배선형성방법 |
-
1994
- 1994-07-11 JP JP6158453A patent/JPH0831821A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100260524B1 (ko) * | 1997-06-27 | 2000-08-01 | 김영환 | 반도체소자의금속배선형성방법 |
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