KR100260524B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 금속 실리사이드(Silicide)를 사용하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
금속 배선 형성시 금속 실리사이드층이 오픈(Open) 되어 소자의 불량을 방지 하고자 한다.
3.발명의 해결방법의 요지
금속 실리사이드층 형성 후 열처리 공정으로 층덮힘을 향상시킨다.
4.발명의 중요한 용도
반도체 소자 제조공정

Description

반도체 소자의 금속 배선 형성 방법{Method for forming a metal line in a semiconductor device}
반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 금속 실리사이드(Silicide)를 사용하는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
일반적으로 금속 배선 형성은 기판내에 배치된 각 소자간의 전기적 연결이 되도록 하는 중요한 요소이다.
종래 반도체 소자의 금속 배선 형성방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 실리콘 기판(1) 상에 터널산화막(2), 제 1 폴리실리콘막(3), 층간 절연막(4), 제 2 폴리실리콘막(5) 및 TEOS막을 순차적으로 형성한 후 상기 터널산화막(2), 제 1 폴리실리콘막(3), 층간 절연막(4), 제 2 폴리실리콘막(5) 및 TEOS막(6)을 마스크 및 식각공정으로 패터닝하여 메모리 셀을 형성한다. 그 후 상기 하부 배선 전체 상부에 질화막(7)을 형성한 후 상기 TEOS막(6)이 노출되도록 상기 질화막(7)을 패터닝한다. 그후 워드라인(Word Line)인 제 3 폴리사이드막(8)을 형성한 후 전체 상부면에 금속 실리사이드(9)를 증착한다. 이때 금속 실리사이드(9)의 조성비는 W:Si = 1 :2.6 으로 텅스텐의 전기 비저항 값이 다결정 실리콘에 비해 훨씬 낮고 열적 안정성이 우수하다는 장점을 지니고 있으나, 상기 금속 실리사이드(9) 증착이 제 3 폴리실리콘막(8) 라인을 따라 포지티브 경사(Positive slope)가 되지 않고 (10) 부분에 네거티브(negative) 경사로 증착된다. 이 결과로 워드라인(Word Line) 으로 사용되는 제 3 폴리실리콘막(8) 및 금속실리사이드(9)의 저항이 높아지면서 속도가 감소하게 된다. 따라서, 종래에는 네거티브 경사로 인하여 오픈(Open)된 (10) 부분에 질화막(도시않됨)을 형성하였으나 공정 마진이 저하되는 문제점이 발생한다.
따라서, 본 발명은 층 덮힘이 우수한 금속 실리사이드가 형성하여 워드라인의 전기적인 속도를 증가시키고 공정마진을 향상시키는 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 실리콘 기판상에 적층된 메모리 셀 및 비메모리셀이 제공되는 단계와, 전체 상부면에 폴리실리콘막 및 금속 실리사이드막을 순차적으로 형성한 후 질소가스 분위기 하에서 열처리 공정을 실시하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 소자의 단면도.
도 3a 내지 도 3b는 본 발명에 다른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 도표.
〈도면의 주요부분에 대한 부호의 설명〉
1 및 11 : 실리콘 기판 2 및 12 : 터널 산화막
3 및 13 : 제 1 폴리실리콘막 4 및 14 : 층간 절연막
5 및 15 : 제 2 폴리실리콘 6 및 16 : TEOS막
7 및 17 : 질화막 8 및 18 : 제 3 폴리실리콘막
9 및 19 : 금속 실리사이드
본 발명은 금속 실리사이드를 금속 배선으로 사용하는 모든 반도체 소자 제조에 적용되며 이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
도 2를 참조하면, 실리콘 기판(11) 상에 터널산화막(12), 제 1 폴리실리콘막(13), 층간 절연막(14), 제 2 폴리실리콘막(15) 및 TEOS막(16)을 순차적으로 형성한 후 상기 터널산화막(12), 제 1 폴리실리콘막(13), 층간 절연막(14), 제 2 폴리실리콘막(15) 및 TEOS막(16)을 마스크 및 식각공정으로 패터닝하여 메모리 셀을 형성한다. 그 후 상기 메모리 셀 전체 상부에 질화막(17)을 형성한 후 상기 TEOS막(16)이 노출되도록 상기 질화막(17)을 패터닝한다. 그후 워드라인(Word Line)인 제 3 폴리사이드막(18)을 형성한 후 전체 상부면에 금속 실리사이드(19)를 증착한다.이때 금속 실리사이드(19)는 텅스텐(W) 및 실리콘(Si)으로 이루어 지며, 조성비는 W:Si = 1 :2.5 내지 1 : 2.7이다. 그 후 종래 상기 금속 실리사이드(19) 증착 후 오픈 되는 것을 방지하기 위해 실시하였던 질화막 증착 공정을 하지 않고 열처리 공정을 실시한다. 이때 열처리 공정은 750 내지 850℃의 온도 및 질소(N2) 가스 분위기에서 실시하여, 네거티브 경사인 (20) 부분이 완전히 매립된다.
참고로, 도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 도표이다.
도 3a는 상기 금속 실리사이드(19)를 증착한 후 열처리 공정을 실시하지 않은 상태의 텅스텐 및 실리콘의 농도 변화를 나타낸 도표이다.
도 3b는 상기 열처리 공정을 실시한 후의 텅스텐 및 실리콘의 농도 변화를 나타낸 도표이다. (21) 부분은 상기 제 3 폴리실리콘막(18)과 금속 실리사이드(19)사이의 경계면으로 제 3 폴리실리콘막(18) 표면에 실리사이드가 형성된다.
상술한 바와같이 종래 상기 금속 실리사이드 증착 후 오픈 되는 것을 방지하기 위해 실시하였던 질화막 증착 공정을 하지 않고, 질소 가스 분위기 하에서 열처리 공정을 실시하여 워드라인의 저항값이 낮아지고 속도는 향상된다. 또한 금속 실리사이드의 오픈되어 발생하는 소자의 불량이 방지되어 소자의 수율 및 신뢰성이 향상되는 효과가 있다.

Claims (2)

  1. 실리콘 기판상에 적층된 메모리 셀 및 비메모리셀이 제공되는 단계와,
    전체 상부면에 폴리실리콘막 및 금속 실리사이드막을 순차적으로 형성한 후 질소가스 분위기 하에서 열처리 공정을 실시하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 금속 실리사이드는 텅스텐과 규소로 이루어지며 그 조성비는 1 : 2.5 내지 1 : 2.7로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
KR1019970028503A 1997-06-27 1997-06-27 반도체소자의금속배선형성방법 KR100260524B1 (ko)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347950A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
JPH0831821A (ja) * 1994-07-11 1996-02-02 Nkk Corp 半導体装置の製造方法

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JPS6347950A (ja) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp 半導体装置
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