KR100260520B1 - 반도체 소자의 콘택 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 75
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000008096 xylene Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical group Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 abstract 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 238000000137 annealing Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 2
- UZPZYFDULMKDMB-UHFFFAOYSA-N 1,2-dichloro-3,4-dimethylbenzene Chemical group CC1=CC=C(Cl)C(Cl)=C1C UZPZYFDULMKDMB-UHFFFAOYSA-N 0.000 description 1
- 241000219289 Silene Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052918 calcium silicate Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02592—Microstructure amorphous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 워드라인과 비트라인의 콘택 구조를 금속 실리사이드층과 도프트 폴리실리콘층의 콘택이 아닌 도프트 폴리실리콘층과 도프트 폴리실리콘층의 콘택으로 형성하여 콘택 저항이 감소되도록 하는 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
워드 라인 및 비트라인은 도프트 폴리실리콘층 및 금속 실리사이드층의 적층 구조로 이루어진 금속 폴리사이드로 형성되어 있으므로 콘택 형성시 워드라인의 금속 실리사이드층과 비트라인의 도프트 폴리실리콘층이 콘택되어 콘택 저항이 증가하는 문제점이 발생함.
3. 발명의 해결 방법의 요지
워드라인의 금속 실리사이드층 상부에 캐핑층으로 도프트 폴리실리콘층을 형성하여 워드라인과 비트라인의 콘택 구조를 도프트 폴리실리콘층과 도프트 폴리실리콘층의 콘택으로 형성함.
4. 발명의 중요한 용도
반도체 소자의 콘택 형성 방법.
Description
본 발명은 반도체 소자의 콘택(contact) 형성 방법에 관한 것으로, 특히 워드라인(word line)과 비트라인(bit line)의 콘택 구조를 금속 실리사이드(silicide)층과 도프트 폴리실리콘(doped polisilicon)층의 콘택이 아닌 도프트 폴리실리콘층과 도프트 폴리실리콘층의 콘택으로 형성하여 콘택 저항이 감소되도록 하는 방법에 관한 것이다.
도프트 폴리실리콘층 및 금속 실리사이드층으로 이루어진 금속 폴리사이드(polycide) 구조는, 반도체 소자의 고집적화에 따른 신호 처리 속도를 증가시키기 위하여 종래의 도프트 폴리실리콘층을 대체하여 사용되고 있다. 금속은 주로 텅스텐(W)이 이용되고 있으며, 일반적으로 비트라인 및 워드라인은 캐패시터(capacitor)층으로 신호 이송을 위해 셀(cell)의 주변 회로 부위에서 콘택된다. 이 때 콘택 저항이 신호 이송 속도를 좌우하는 주요 인자가 된다. 따라서 신호 처리시 딜레이 타임(delay time)을 감소시키기 위해서는 콘택 저항을 최대로 감소시켜야 한다.
도면을 통하여 종래의 기술에 의한 반도체 소자의 콘택 형성 방법을 설명하고자 한다. 도 1은 종래의 기술에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위해 도시한 단면도로써, 반도체 기판(11) 상부에 게이트 산화막(12)을 형성한 후, 제 1 도프트 폴리실리콘층(13) 및 제 1 금속 실리사이드층(14)을 순차로 형성하여 금속 폴리사이드 구조의 워드라인을 형성한다. 워드라인 상부에 층간 절연막(15)을 형성하고 선택된 영역에 콘택 홀을 형성한다. 이 후 공정으로 콘택 홀을 포함하는 전체 구조 상부에 제 2 도프트 폴리실리콘층(16) 및 제 2 금속 실리사이드층(17)을 순차로 형성하여 금속 폴리사이드 구조의 비트라인을 형성한다. 따라서 비트라인의 제 2 도프트 폴리실리콘층(16)과 워드라인의 제 1 금속 실리사이드층(14)이 이종접합(heterojunction)된 콘택이 형성되므로, ψWSix와 ψdoped poly Si의 차이로 정의되는 0.65 eV의 장벽(barrier height)이 형성되어, 워드라인의 제 1 금속 실리사이드층(14)내 전자가 이동하는 동안에 터널링 전류(tunnelling)가 감소되고 콘택 저항이 증가한다. 또한 콘택 홀 식각 과정에서 콘택 홀 저면에 노출되는 워드라인의 제 1 금속 실리사이드층(14)이 풀라즈마에 노출됨으로 인하여, 표면이 거칠어져 비트라인의 제 2 도프트 폴리실리콘층(16)과의 콘택 계면 확보에 문제점이 발생하는 한편, WO3및 WC 등과 같은 화합물이 생성되어 콘택 저항을 증가시킨다.
본 발명은 위와 같은 문제점을 해결하여 콘택 저항이 감소된 안정된 콘택을 형성하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 반도체 소자의 콘택 형성 방법은, 반도체 기판 상부에 게이트 산화막을 형성한 후, 제 1 도프트 폴리실리콘층 및 제 1 금속 실리사이드층을 순차로 형성하여 금속 폴리사이드 구조의 워드라인을 형성하는 단계와, 상기 제 1 금속 실리사이드층 상부에 불순물로 인이 주입된 도프트 캐핑 실리콘층을 형성하는 단계와, 상기 도프트 캐핑 실리콘층 상부에 층간 절연막을 형성하고, 선택된 영역에 콘택 홀을 형성한 후, 콘택 홀을 포함하는 전체 구조 상부에 제 2 도프트 폴리실리콘층 및 제 2 금속 실리사이드층을 순차로 형성하여 금속 폴리사이드 구조의 비트라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래의 기술에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위해 도시한 단면도.
도 2은 본 발명에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위해 도시한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11 및 21 : 반도체 기판 12 및 22 : 게이트 산화막
13 및 23 : 워드라인용 도프트 폴리실리콘층
14 및 24 : 워드라인용 금속 실리사이드층
15 및 26 : 층간 절연막 25 : 캐핑층용 도프트 실리콘층
16 및 27 : 비트라인용 도프트 폴리실리콘층
17 및 28 : 비트라인용 금속 실리사이드층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2은 본 발명에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위해 도시한 단면도로써, 반도체 기판(21) 상부에 게이트 산화막(22)을 형성한 후, 제 1 도프트 폴리실리콘층(23) 및 제 1 금속 실리사이드층(24)을 순차로 형성하여 금속 폴리사이드 구조의 워드라인을 형성한다. 이 때 제 1 금속 실리사이드층(24)을 형성하는 과정의 후반부에서 사일렌(SiH4) 가스 또는 디클로로사일렌(SiH2Cl2) 가스를 흘려준다. 이와 같은 공정의 추가로 제 1 금속 실리사이드층(24) 상부에 비정질 또는 결정질의 언도프트 캐핑 실리콘층이 형성되는데, 100 Å ∼ 600 Å의 두께로 형성되도록 제어한다. 이러한 비정질 또는 결정질의 언도프트 캐핑 실리콘층에 인(P)을 불순물로 주입하는 이온 주입 공정을 실시하고, 600 ℃ ∼ 900 ℃의 온도 영역에서 열처리하여 결정화시키면, 도면에 도시된 것과 같은 도프트 캐핑 실리콘층(25)이 형성된다. 이 때 이온 주입 공정에서 인의 농도는 1E13 ∼ 1E21 dopant/㎤가 되도록 제어한다.
비정질 또는 결정질의 도프트 캐핑 실리콘층(25)을 형성하는 또다른 방법은, 제 1 금속 실리사이드층(24)을 형성하는 과정의 후반부에서 사일렌 가스 및 PH3가스를 함께 흘려주어 도프트 캐핑 실리콘층(25)을 형성할 수도 있다. 이 때 사일렌 가스 및 PH3가스의 혼합비는 1 : 1.2 ∼ 1 : 1.8이 되도록 제어한다.
도프트 캐핑 실리콘층(25)이 형성된 상부 구조에 층간 절연막(26)을 형성하고 비트라인 콘택을 형성시키면, 도프트 캐핑 실리콘층(25)과 비트라인의 제 2 도프트 폴리실리콘층(27)이 콘택되므로, 전기적 전압-전류 특성이 확보되어 콘택 저항이 감소된다. 이로 인하여 신호 이송 속도가 증가되고, 소자 구동시 요구되는 작동 전압을 감소 시킬 수 있다. 또한 콘택 형성시 도프트 캐핑 실리콘층(25)으로 인하여 접착 강도가 증가되므로 공정 진행이 수월해 지는 장점이 있다.
상술한 바와 같이 본 발명에 의하면, 도프트 캐핑 실리콘층과 비트라인용 도프트 폴리실리콘층이 콘택되므로, 전기적 전압-전류 특성이 확보되어 콘택 저항이 감소된다. 따라서 신호 이송 속도가 증가되고, 소자 구동시 요구되는 작동 전압이 감소되고, 콘택 형성시 도프트 캐핑 실리콘층으로 인하여 접착 강도가 증가되므로 공정 진행이 수월해 지는 탁월한 효과가 있다.
Claims (5)
- 반도체 기판 상부에 게이트 산화막을 형성한 후, 제 1 도프트 폴리실리콘층 및 제 1 금속 실리사이드층을 순차로 형성하여 금속 폴리사이드 구조의 워드라인을 형성하는 단계와,상기 제 1 금속 실리사이드층 상부에 불순물로 인이 주입된 도프트 캐핑 실리콘층을 형성하는 단계와,상기 도프트 캐핑 실리콘층 상부에 층간 절연막을 형성하고, 선택된 영역에 콘택 홀을 형성한 후, 콘택 홀을 포함하는 전체 구조 상부에 제 2 도프트 폴리실리콘층 및 제 2 금속 실리사이드층을 순차로 형성하여 금속 폴리사이드 구조의 비트라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 도프트 캐핑 실리콘층은 제 1 금속 실리사이드층 형성 공정의 후반부에서 사일렌 가스 및 디클로로사일렌 가스중 어느 하나를 흘려주어 비정질의 언도프트 캐핑 실리콘층을 형성하는 단계와,상기 비정질의 언도프트 캐핑 실리콘층에 인을 불순물로 주입하는 이온 주입 공정을 실시하고, 600 ℃ 내지 900 ℃의 온도 영역에서 열처리하여 결정화시키는 단계로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 도프트 캐핑 실리콘층을 형성하는 또다른 방법은 제 1 금속 실리사이드층을 형성하는 과정의 후반부에서 사일렌 가스 및 PH3가스를 1 대 1.2 내지 1 대 1.8의 비율로 혼합하여 흘려줌으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 도프트 캐핑 폴리실리콘층은 100 Å 내지 600 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 불순물은 농도가 1E13 내지 1E21 dopant/㎤인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079258A KR100260520B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079258A KR100260520B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 콘택 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990059061A KR19990059061A (ko) | 1999-07-26 |
| KR100260520B1 true KR100260520B1 (ko) | 2000-08-01 |
Family
ID=19530089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970079258A KR100260520B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100260520B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11335697B2 (en) | 2016-05-09 | 2022-05-17 | Samsung Electronics Co., Ltd. | Vertical memory devices having contact plugs vertically extending through plurality of gate electrodes and contacting lower circuit pattern |
-
1997
- 1997-12-30 KR KR1019970079258A patent/KR100260520B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990059061A (ko) | 1999-07-26 |
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