JP2000106398A - 集積回路中のコンタクト及びその製法 - Google Patents
集積回路中のコンタクト及びその製法Info
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Abstract
(57)【要約】 （修正有）
【課題】 製造が簡単で、低いコンタクト抵抗を与える
結果になり、キャパシタ素子の形成に必要な処理温度に
耐える充分な熱的安定性を有する拡散バリアを持つコン
タクトを形成する技術を与えること。 【解決手段】 集積回路中にコンタクトを製造するため
の方法において、半導体１０２の上に誘電体層１０６を
形成し；前記誘電体層中にコンタクトホールを形成して
前記半導体の一部分を露出し；前記コンタクトホール内
にシリサイド層１１４を形成し；前記シリサイド層の上
に窒化タングステン（ＷＮ）層１１６を堆積し；次い
で、前記ＷＮ層の上に金属相互接続層１１８を形成す
る；諸工程を含む上記方法。シリサイド層；前記シリサ
イド層の上の窒化タングステン層；及び前記窒化タング
ステン層の上の金属層；から成るコンタクト。
結果になり、キャパシタ素子の形成に必要な処理温度に
耐える充分な熱的安定性を有する拡散バリアを持つコン
タクトを形成する技術を与えること。 【解決手段】 集積回路中にコンタクトを製造するため
の方法において、半導体１０２の上に誘電体層１０６を
形成し；前記誘電体層中にコンタクトホールを形成して
前記半導体の一部分を露出し；前記コンタクトホール内
にシリサイド層１１４を形成し；前記シリサイド層の上
に窒化タングステン（ＷＮ）層１１６を堆積し；次い
で、前記ＷＮ層の上に金属相互接続層１１８を形成す
る；諸工程を含む上記方法。シリサイド層；前記シリサ
イド層の上の窒化タングステン層；及び前記窒化タング
ステン層の上の金属層；から成るコンタクト。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路中
にコンタクトを製造する分野に関し、具体的には窒化チ
タンのコンタクトバリアを有するコンタクト及びその製
法に関する。
にコンタクトを製造する分野に関し、具体的には窒化チ
タンのコンタクトバリアを有するコンタクト及びその製
法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
(ＤＲＡＭ)デバイス等の集積回路の密度が増大するにつ
れて、金属層を接続するためのコンタクトホールの大き
さも増大しているが、コンタクトホールのアスペクト比
が増大してきている。その結果、サブミクロンの相補型
酸化金属半導体（ＣＭＯＳ）装置のためのコンタクト構
造体の製造は難しい。コンタクト構造体は、キャパシタ
素子を製造した後に形成されるのが典型的である。しか
し、もしキャパシタ構造体を形成する前にコンタクト構
造体を形成することができ、キャパシタ構造体の形成に
必要な高温工程に耐えることができるならば、製造工程
は簡単にすることができ、コンタクトホールのアスペク
ト比を小さくすることができる。
(ＤＲＡＭ)デバイス等の集積回路の密度が増大するにつ
れて、金属層を接続するためのコンタクトホールの大き
さも増大しているが、コンタクトホールのアスペクト比
が増大してきている。その結果、サブミクロンの相補型
酸化金属半導体（ＣＭＯＳ）装置のためのコンタクト構
造体の製造は難しい。コンタクト構造体は、キャパシタ
素子を製造した後に形成されるのが典型的である。しか
し、もしキャパシタ構造体を形成する前にコンタクト構
造体を形成することができ、キャパシタ構造体の形成に
必要な高温工程に耐えることができるならば、製造工程
は簡単にすることができ、コンタクトホールのアスペク
ト比を小さくすることができる。
【０００３】
【発明が解決しようとする課題】必要であると感じられ
てきたことは、製造が簡単で、低いコンタクト抵抗を与
える結果になり、キャパシタ素子の形成に必要な処理温
度に耐える充分な熱的安定性を有する拡散バリアを持つ
コンタクトを形成する技術を与えることである。
てきたことは、製造が簡単で、低いコンタクト抵抗を与
える結果になり、キャパシタ素子の形成に必要な処理温
度に耐える充分な熱的安定性を有する拡散バリアを持つ
コンタクトを形成する技術を与えることである。
【０００４】
【課題を解決するための手段】窒化タングステン拡散バ
リアを有するコンタクト構造体及びその製法をここに開
示する。耐火性金属を堆積した後、迅速熱処理を行って
シリサイドを形成し、次に前記シリサイドの上に窒化タ
ングステン拡散バリアを形成することによりコンタクト
抵抗を小さくする。本発明の一つの利点は、良好な熱安
定性及び低いコンタクト抵抗を有するコンタクトを与え
ることである。この利点及び他の利点は、図面と共に明
細書を参照することにより当業者に明らかになるであろ
う。
リアを有するコンタクト構造体及びその製法をここに開
示する。耐火性金属を堆積した後、迅速熱処理を行って
シリサイドを形成し、次に前記シリサイドの上に窒化タ
ングステン拡散バリアを形成することによりコンタクト
抵抗を小さくする。本発明の一つの利点は、良好な熱安
定性及び低いコンタクト抵抗を有するコンタクトを与え
ることである。この利点及び他の利点は、図面と共に明
細書を参照することにより当業者に明らかになるであろ
う。
【０００５】
【発明の実施の形態】本発明を、金属相互接続層とトラ
ンジスタのソース／ドレイン領域との間に接点を形成す
る方法に関して記述する。当業者には、別法として、本
発明の利点を一般に珪素材料へのコンタクトに適用する
ことができることは明らかであろう。
ンジスタのソース／ドレイン領域との間に接点を形成す
る方法に関して記述する。当業者には、別法として、本
発明の利点を一般に珪素材料へのコンタクトに適用する
ことができることは明らかであろう。
【０００６】ＴｉＮは、集積回路のコンタクトのための
拡散バリア材料として最も広く用いられてきた。しか
し、そのコンタクトを形成した後、装置が高温処理に耐
えなければならない場合には、コンタクトの損傷を防ぐ
ため非常に厚いＴｉＮ層が必要である。テキサス・イン
ストルメンツ社に譲渡された１２／５／９７に出願され
た米国特許出願Ｎｏ．６０／０６７，６０８（TI‐2416
4）に記載の通り、ＷＮ（窒化タングステン）は良好な
拡散バリア材料であり、それはＴｉＮバリアよりも低い
面積抵抗及び一層良好な熱安定性を与える。しかし、良
好なコンタクトを製造するためには、拡散バリアは、下
の層（例えば、ＴｉＳｉ2）及び上の層（例えば、Ｗ）
との交じり合を防ぐのみならず、低いコンタクト抵抗を
与えなければならない。残念ながら、ＷＮ拡散バリアを
有するコンタクトは、非常に大きなコンタクト抵抗を有
する場合がある。下に記載する本発明の態様は、ＴｉＮ
よりも一層良好な熱安定性及び低いコンタクト抵抗を有
するＷＮ拡散バリアを有するコンタクトを与える。
拡散バリア材料として最も広く用いられてきた。しか
し、そのコンタクトを形成した後、装置が高温処理に耐
えなければならない場合には、コンタクトの損傷を防ぐ
ため非常に厚いＴｉＮ層が必要である。テキサス・イン
ストルメンツ社に譲渡された１２／５／９７に出願され
た米国特許出願Ｎｏ．６０／０６７，６０８（TI‐2416
4）に記載の通り、ＷＮ（窒化タングステン）は良好な
拡散バリア材料であり、それはＴｉＮバリアよりも低い
面積抵抗及び一層良好な熱安定性を与える。しかし、良
好なコンタクトを製造するためには、拡散バリアは、下
の層（例えば、ＴｉＳｉ2）及び上の層（例えば、Ｗ）
との交じり合を防ぐのみならず、低いコンタクト抵抗を
与えなければならない。残念ながら、ＷＮ拡散バリアを
有するコンタクトは、非常に大きなコンタクト抵抗を有
する場合がある。下に記載する本発明の態様は、ＴｉＮ
よりも一層良好な熱安定性及び低いコンタクト抵抗を有
するＷＮ拡散バリアを有するコンタクトを与える。
【０００７】本発明の第一態様では、半導体本体１０２
を加工して、トランジスタ１０４等のトランジスタ及び
他のデバイス（図示せず）を形成する。図１Ａに関し、
半導体本体１０２を更に加工してポリメタル（poly-met
al）誘電体（ＰＭＤ）１０６を形成し、それをパターン
化してエッチングし、コンタクトホール１０８を形成す
る。コンタクトホール１０８は珪素１１０の一部分を露
出し、それは、例えばトランジスタ１０４のソース／ド
レイン領域でもよい。
を加工して、トランジスタ１０４等のトランジスタ及び
他のデバイス（図示せず）を形成する。図１Ａに関し、
半導体本体１０２を更に加工してポリメタル（poly-met
al）誘電体（ＰＭＤ）１０６を形成し、それをパターン
化してエッチングし、コンタクトホール１０８を形成す
る。コンタクトホール１０８は珪素１１０の一部分を露
出し、それは、例えばトランジスタ１０４のソース／ド
レイン領域でもよい。
【０００８】図１Ｂに関し、耐火性金属（好ましくはチ
タンＴｉ）１１２の層をコンタクトホール１０８中の珪
素部分１１０の上を含め、半導体本体１０２の上に堆積
する。Ｔｉ １１２は、例えば、当分野で既知のよう
に、平行スパッタリング、イオン化スパッタリング、又
は化学蒸着により堆積することができる。Ｔｉ層１１２
の厚さは、２００Åの程度である。別法として、Ｃｏ、
Ｎｉ等の他の耐火性金属を層１１２のために用いてもよ
いことは、当業者に明らかであろう。
タンＴｉ）１１２の層をコンタクトホール１０８中の珪
素部分１１０の上を含め、半導体本体１０２の上に堆積
する。Ｔｉ １１２は、例えば、当分野で既知のよう
に、平行スパッタリング、イオン化スパッタリング、又
は化学蒸着により堆積することができる。Ｔｉ層１１２
の厚さは、２００Åの程度である。別法として、Ｃｏ、
Ｎｉ等の他の耐火性金属を層１１２のために用いてもよ
いことは、当業者に明らかであろう。
【０００９】堆積した後、Ｔｉ層１１２を、窒素含有雰
囲気を用いて迅速熱処理（ＲＴＰ）アニーリングにかけ
る。ＲＴＰアニーリングは、約６５０℃、好ましくは６
５０〜７００℃の範囲の温度で行う。アニーリングの時
間は約３０秒間である。アニーリングの目的は、Ｔｉと
珪素とを反応させて、図１Ｃに示すようなシリサイド１
１４を形成することにある。窒化チタン（ＴｉＮ）１１
５の薄い層も形成される。もしチタン堆積と同じ室中で
その反応工程を行うことができないならば、Ｔｉ層１１
２の表面にＴｉＯx が形成されることがあることに注意
すべきである。ＴｉＯx は、最終コンタクト構造体のコ
ンタクト抵抗を増大することがある。
囲気を用いて迅速熱処理（ＲＴＰ）アニーリングにかけ
る。ＲＴＰアニーリングは、約６５０℃、好ましくは６
５０〜７００℃の範囲の温度で行う。アニーリングの時
間は約３０秒間である。アニーリングの目的は、Ｔｉと
珪素とを反応させて、図１Ｃに示すようなシリサイド１
１４を形成することにある。窒化チタン（ＴｉＮ）１１
５の薄い層も形成される。もしチタン堆積と同じ室中で
その反応工程を行うことができないならば、Ｔｉ層１１
２の表面にＴｉＯx が形成されることがあることに注意
すべきである。ＴｉＯx は、最終コンタクト構造体のコ
ンタクト抵抗を増大することがある。
【００１０】ＲＴＰアニーリング後に、図１Ｄに示す通
り、シリサイド層１１４の上を含めた構造体の上に窒化
タングステン（ＷＮ）１１６の層を形成する。ＷＮ層１
１６は、当分野で既知のように、化学蒸着（ＣＶＤ）に
より蒸着してもよい。ＷＮ層１１６の厚さは３００Åの
程度、好ましくは５０〜５００Åの範囲にある。次に、
金属相互接続層１１８を堆積し、パターン化し、次いで
エッチングする。好ましくは、金属相互接続層１１８
は、Ｗからなる。次にアニーリングを行う。アニーリン
グは８００℃の程度の温度で行い、５分の程度の時間を
有する。
り、シリサイド層１１４の上を含めた構造体の上に窒化
タングステン（ＷＮ）１１６の層を形成する。ＷＮ層１
１６は、当分野で既知のように、化学蒸着（ＣＶＤ）に
より蒸着してもよい。ＷＮ層１１６の厚さは３００Åの
程度、好ましくは５０〜５００Åの範囲にある。次に、
金属相互接続層１１８を堆積し、パターン化し、次いで
エッチングする。好ましくは、金属相互接続層１１８
は、Ｗからなる。次にアニーリングを行う。アニーリン
グは８００℃の程度の温度で行い、５分の程度の時間を
有する。
【００１１】本発明の第二態様として、半導体本体２０
２を加工し、トランジスタ２０４等のトランジスタ及び
他のデバイス（図示せず）を形成する。半導体本体２０
２を更に加工して、ポリメタル誘電体（ＰＭＤ）２０６
を形成し、それをパターン化し、エッチングしてコンタ
クトホール２０８を形成する。コンタクトホール２０８
は珪素２１０の一部分を露出し、それは、例えばトラン
ジスタ２０４のソース／ドレイン領域でもよい。図２Ａ
に関し、チタン（Ｔｉ）２１２の層を、コンタクトホー
ル２０８中の珪素部分２１０の上を含め半導体本体２０
２の上に堆積する。Ｔｉ ２１２は、例えば、当分野で
知られているように、スパッタリング又はＣＶＤにより
蒸着してもよい。Ｔｉ層２１２の厚さは２００Åの程度
である。
２を加工し、トランジスタ２０４等のトランジスタ及び
他のデバイス（図示せず）を形成する。半導体本体２０
２を更に加工して、ポリメタル誘電体（ＰＭＤ）２０６
を形成し、それをパターン化し、エッチングしてコンタ
クトホール２０８を形成する。コンタクトホール２０８
は珪素２１０の一部分を露出し、それは、例えばトラン
ジスタ２０４のソース／ドレイン領域でもよい。図２Ａ
に関し、チタン（Ｔｉ）２１２の層を、コンタクトホー
ル２０８中の珪素部分２１０の上を含め半導体本体２０
２の上に堆積する。Ｔｉ ２１２は、例えば、当分野で
知られているように、スパッタリング又はＣＶＤにより
蒸着してもよい。Ｔｉ層２１２の厚さは２００Åの程度
である。
【００１２】次に、ＴｉＮ ２１３の薄い層をＴｉ層２
１２の上に堆積する。ＴｉＮ層２１３の厚さは約１００
Åである。ＴｉＮ層２１３の目的は、Ｔｉ層２１２の表
面にＴｉＯ層が形成されるのを防ぐことにある。ＴｉＮ
層２１３がないと、構造体を加工室の間（例えば、堆積
室とシリサイド反応室との間、又はＴｉ堆積とＷＮ堆積
との間）で移動させた時、ＴｉＯがＴｉ層２１２の上に
形成されることがある。ＴｉＮ層２１３を堆積した後、
Ｔｉ層２１２を迅速熱処理（ＲＴＰ）アニーリングにか
ける。ＲＴＰアニーリングは、約６５０℃、好ましくは
６５０〜７００℃の範囲の温度で行う。アニーリングの
時間は約３０秒間である。アニーリングの目的は、Ｔｉ
と珪素とを反応させ、図２Ｂに示すように、シリサイド
２１４を形成することであり、それはコンタクト抵抗を
低下する。
１２の上に堆積する。ＴｉＮ層２１３の厚さは約１００
Åである。ＴｉＮ層２１３の目的は、Ｔｉ層２１２の表
面にＴｉＯ層が形成されるのを防ぐことにある。ＴｉＮ
層２１３がないと、構造体を加工室の間（例えば、堆積
室とシリサイド反応室との間、又はＴｉ堆積とＷＮ堆積
との間）で移動させた時、ＴｉＯがＴｉ層２１２の上に
形成されることがある。ＴｉＮ層２１３を堆積した後、
Ｔｉ層２１２を迅速熱処理（ＲＴＰ）アニーリングにか
ける。ＲＴＰアニーリングは、約６５０℃、好ましくは
６５０〜７００℃の範囲の温度で行う。アニーリングの
時間は約３０秒間である。アニーリングの目的は、Ｔｉ
と珪素とを反応させ、図２Ｂに示すように、シリサイド
２１４を形成することであり、それはコンタクト抵抗を
低下する。
【００１３】ＲＴＰアニーリングの後、窒化タングステ
ン（ＷＮ）２１６の層を、図２Ｃに示したように、シリ
サイド層２１４及びＴｉＮ層２１３の上を含めた構造体
の上に形成する。ＷＮ層２１６は、当分野で知られてい
るように、化学蒸着（ＣＶＤ）により蒸着してもよい。
ＷＮ層２１６の厚さは３００Åの程度、好ましくは５０
〜５００Åの範囲にある。ＷＮを使用することによりコ
ンタクトの面積抵抗を低下する。その結果、同じ全面積
抵抗で、一層薄い金属層を相互接続のために用いること
ができる。このことは、今度はキャパシタンスを減少さ
せる結果になる。このことは、特にＤＲＡＭメモリチッ
プのビットラインに有用である。次に、金属相互接続層
２１８を堆積し、パターン化し、そしてエッチングす
る。金属相互接続層２１８はＷからなるのが好ましい。
次にアニーリングを行う。アニーリングは８００℃の程
度の温度で行い、５分の程度の時間を有する。
ン（ＷＮ）２１６の層を、図２Ｃに示したように、シリ
サイド層２１４及びＴｉＮ層２１３の上を含めた構造体
の上に形成する。ＷＮ層２１６は、当分野で知られてい
るように、化学蒸着（ＣＶＤ）により蒸着してもよい。
ＷＮ層２１６の厚さは３００Åの程度、好ましくは５０
〜５００Åの範囲にある。ＷＮを使用することによりコ
ンタクトの面積抵抗を低下する。その結果、同じ全面積
抵抗で、一層薄い金属層を相互接続のために用いること
ができる。このことは、今度はキャパシタンスを減少さ
せる結果になる。このことは、特にＤＲＡＭメモリチッ
プのビットラインに有用である。次に、金属相互接続層
２１８を堆積し、パターン化し、そしてエッチングす
る。金属相互接続層２１８はＷからなるのが好ましい。
次にアニーリングを行う。アニーリングは８００℃の程
度の温度で行い、５分の程度の時間を有する。
【００１４】
【表１】
【００１５】表１は、幾つかの方法及びｎ−チャンネル
及びｐ−チャンネルトランジスタの両方についてのコン
タクト抵抗及び面積抵抗を示している。二つのトランジ
スタの大きさは夫々の型について示してある。全ての場
合で、Ｔｉは平行スパッタリングにより蒸着した。ＷＮ
の厚さはフィールド領域で５００Åであった。各方法
は、Ｍ１堆積後、続いて８００℃５分のアニーリングに
かけた。抵抗値は、最終アニーリングの前及び後の両方
について示してある。
及びｐ−チャンネルトランジスタの両方についてのコン
タクト抵抗及び面積抵抗を示している。二つのトランジ
スタの大きさは夫々の型について示してある。全ての場
合で、Ｔｉは平行スパッタリングにより蒸着した。ＷＮ
の厚さはフィールド領域で５００Åであった。各方法
は、Ｍ１堆積後、続いて８００℃５分のアニーリングに
かけた。抵抗値は、最終アニーリングの前及び後の両方
について示してある。
【００１６】方法１では、Ｔｉを珪素の上に堆積し、次
に窒化タングステンの堆積を行なった。Ｔｉの厚さは４
００Åであり、ＷＮの厚さは５００Åであった。堆積に
続き、シリサイド形成のために７２５℃、３０秒の迅速
熱処理を行なった。面積抵抗（Ｍ１Ω／□）は低かっ
た。しかし、この方法は高いコンタクト抵抗を与える結
果になり、特にＰ−チャンネルトランジスタの場合には
そうであった。表１中のｎ／ａは、余りにも高くて測定
範囲外であった抵抗を指している。Ｔｉの厚さを２００
Åに減少させた時でも、悪いコンタクト抵抗が観察され
た。この方法を用いると、漏洩電流も高くなることが見
出された。
に窒化タングステンの堆積を行なった。Ｔｉの厚さは４
００Åであり、ＷＮの厚さは５００Åであった。堆積に
続き、シリサイド形成のために７２５℃、３０秒の迅速
熱処理を行なった。面積抵抗（Ｍ１Ω／□）は低かっ
た。しかし、この方法は高いコンタクト抵抗を与える結
果になり、特にＰ−チャンネルトランジスタの場合には
そうであった。表１中のｎ／ａは、余りにも高くて測定
範囲外であった抵抗を指している。Ｔｉの厚さを２００
Åに減少させた時でも、悪いコンタクト抵抗が観察され
た。この方法を用いると、漏洩電流も高くなることが見
出された。
【００１７】方法２は、本発明の第一態様に関する。こ
の場合、２００ÅのＴｉを珪素の上に堆積する。次にＲ
ＴＰアニーリング（シリサイド形成のため）を行い、然
る後、５００ÅのＷＮを堆積させた。面積抵抗は方法１
の場合よりも増大したが、方法４の場合よりも低かっ
た。コンタクト抵抗は、Ｐ−チャンネルトランジスタの
場合について方法１よりも著しく減少した。５分アニー
リング後のコンタクト抵抗も減少した。
の場合、２００ÅのＴｉを珪素の上に堆積する。次にＲ
ＴＰアニーリング（シリサイド形成のため）を行い、然
る後、５００ÅのＷＮを堆積させた。面積抵抗は方法１
の場合よりも増大したが、方法４の場合よりも低かっ
た。コンタクト抵抗は、Ｐ−チャンネルトランジスタの
場合について方法１よりも著しく減少した。５分アニー
リング後のコンタクト抵抗も減少した。
【００１８】方法３は、本発明の第二の態様に関する。
この場合、２００ÅのＴｉを堆積し、次に１００ÅのＴ
ｉＮを堆積した。次にＲＴＰアニーリング（シリサイド
形成のため）を行い、次に５００ÅのＷＮの堆積を行な
った。面積抵抗は四つの方法の中で最も低かった。更
に、コンタクト抵抗はＰ−チャンネル及びＮ−チャンネ
ルトランジスタの両方について方法１の場合よりも低下
した。一層薄いＴｉＮにより、方法４と比較して一層低
い応力を与える結果になり、アニーリングでＲＴＰシリ
サイドが反応した後に堆積したＷＮは、パンチスルーを
防止した。
この場合、２００ÅのＴｉを堆積し、次に１００ÅのＴ
ｉＮを堆積した。次にＲＴＰアニーリング（シリサイド
形成のため）を行い、次に５００ÅのＷＮの堆積を行な
った。面積抵抗は四つの方法の中で最も低かった。更
に、コンタクト抵抗はＰ−チャンネル及びＮ−チャンネ
ルトランジスタの両方について方法１の場合よりも低下
した。一層薄いＴｉＮにより、方法４と比較して一層低
い応力を与える結果になり、アニーリングでＲＴＰシリ
サイドが反応した後に堆積したＷＮは、パンチスルーを
防止した。
【００１９】方法４は従来法で、この場合２００ÅのＴ
ｉを堆積し、次にＥＣＶＤにより５００ÅのＴｉＮを蒸
着した。次にシリサイド形成のためのＲＴＰを行なっ
た。面積抵抗はＷＮを用いた他の方法の場合よりも高か
った。コンタクト抵抗は方法３の場合と同様であった。
更に、５００ÅのＴｉＮのＥＣＶＤについて幾つかの問
題点がある。第一に、その方法は遅く、炭素含有量が高
い。第二に５００Åは最低の厚さで、この厚さは応力問
題を起こすことがある。
ｉを堆積し、次にＥＣＶＤにより５００ÅのＴｉＮを蒸
着した。次にシリサイド形成のためのＲＴＰを行なっ
た。面積抵抗はＷＮを用いた他の方法の場合よりも高か
った。コンタクト抵抗は方法３の場合と同様であった。
更に、５００ÅのＴｉＮのＥＣＶＤについて幾つかの問
題点がある。第一に、その方法は遅く、炭素含有量が高
い。第二に５００Åは最低の厚さで、この厚さは応力問
題を起こすことがある。
【００２０】本発明を、態様の例示に関連して記述して
きたが、この記述は限定的な意味に解釈されるべきでは
ない。本発明の他の態様と同様、例示した態様の種々の
修正及び組合せが、記載を参照することにより当業者に
は明らかになるであろう。従って、特許請求の範囲はそ
のような修正又は態様を包含するものである。
きたが、この記述は限定的な意味に解釈されるべきでは
ない。本発明の他の態様と同様、例示した態様の種々の
修正及び組合せが、記載を参照することにより当業者に
は明らかになるであろう。従って、特許請求の範囲はそ
のような修正又は態様を包含するものである。
【００２１】以上の説明に関して更に以下の項を開示す
る。 (1) 集積回路中にコンタクトを製造するための方法にお
いて、半導体の上に誘電体層を形成し、該半導体の一部
分を露出して該誘電体層中にコンタクトホールを形成
し、該コンタクトホール内にシリサイド層を形成し、該
シリサイド層の上に窒化タングステン（ＷＮ）層を堆積
し、次いで前記ＷＮ層の上に金属相互接続層を形成す
る、諸工程からなる上記方法。 (2) シリサイド層を形成する工程は、コンタクトホール
中にチタン（Ｔｉ）層を堆積し、次いで迅速熱処理（Ｒ
ＴＰ）アニーリングを行って該Ｔｉ層の一部を該シリサ
イド層に転化し、次いで、ＷＮ層を堆積する、諸工程を
含む、第１項記載の方法。 (3) ＲＴＰアニーリング工程は、６５０〜７００℃の範
囲の温度で、３０秒程度の時間行う、第２項記載の方
法。 (4) Ｔｉ層が約２００Åの厚さを有する、第２項記載の
方法。 (5) ＲＴＰアニーリングを行う工程の前に、Ｔｉ層の上
に窒化チタン（ＴｉＮ）の層を堆積する工程を更に含
む、第２項記載の方法。 (6) ＴｉＮ層が約１００Åの厚さを有する、第５項記載
の方法。 (7) ＷＮ層が、約３００Åの厚さを有する、第１項記載
の方法。 (8) 金属相互接続層がタングステン（Ｗ）からなる、第
１項記載の方法。 (9) シリサイド層、該シリサイド層の上の窒化タングス
テン層、及び該窒化タングステン層の上の金属層、から
なるコンタクト。 (10) シリサイド層と窒化タングステン層との間に窒化
チタン層を更に有する、第９項記載のコンタクト。 (11) コンタクト及びコンタクトを形成する方法。チタ
ン層１１２を堆積する。次にＲＴＰアニーリングを行
い、チタン層１１２と下の珪素１１２とを反応させ、シ
リサイド層１１４を形成する。ＲＴＰアニーリングの
後、バリア層として窒化タングステン層１１６を堆積す
る。次に窒化タングステン層１１６の上に金属相互接続
層１１８を形成する。
る。 (1) 集積回路中にコンタクトを製造するための方法にお
いて、半導体の上に誘電体層を形成し、該半導体の一部
分を露出して該誘電体層中にコンタクトホールを形成
し、該コンタクトホール内にシリサイド層を形成し、該
シリサイド層の上に窒化タングステン（ＷＮ）層を堆積
し、次いで前記ＷＮ層の上に金属相互接続層を形成す
る、諸工程からなる上記方法。 (2) シリサイド層を形成する工程は、コンタクトホール
中にチタン（Ｔｉ）層を堆積し、次いで迅速熱処理（Ｒ
ＴＰ）アニーリングを行って該Ｔｉ層の一部を該シリサ
イド層に転化し、次いで、ＷＮ層を堆積する、諸工程を
含む、第１項記載の方法。 (3) ＲＴＰアニーリング工程は、６５０〜７００℃の範
囲の温度で、３０秒程度の時間行う、第２項記載の方
法。 (4) Ｔｉ層が約２００Åの厚さを有する、第２項記載の
方法。 (5) ＲＴＰアニーリングを行う工程の前に、Ｔｉ層の上
に窒化チタン（ＴｉＮ）の層を堆積する工程を更に含
む、第２項記載の方法。 (6) ＴｉＮ層が約１００Åの厚さを有する、第５項記載
の方法。 (7) ＷＮ層が、約３００Åの厚さを有する、第１項記載
の方法。 (8) 金属相互接続層がタングステン（Ｗ）からなる、第
１項記載の方法。 (9) シリサイド層、該シリサイド層の上の窒化タングス
テン層、及び該窒化タングステン層の上の金属層、から
なるコンタクト。 (10) シリサイド層と窒化タングステン層との間に窒化
チタン層を更に有する、第９項記載のコンタクト。 (11) コンタクト及びコンタクトを形成する方法。チタ
ン層１１２を堆積する。次にＲＴＰアニーリングを行
い、チタン層１１２と下の珪素１１２とを反応させ、シ
リサイド層１１４を形成する。ＲＴＰアニーリングの
後、バリア層として窒化タングステン層１１６を堆積す
る。次に窒化タングステン層１１６の上に金属相互接続
層１１８を形成する。
【図１Ａ】本発明の第一態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
【図１Ｂ】本発明の第一態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
【図１Ｃ】本発明の第一態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
【図１Ｄ】本発明の第一態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
【図２Ａ】本発明の第二態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
【図２Ｂ】本発明の第二態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
【図２Ｃ】本発明の第二態様により製造したコンタクト
の、種々の製造段階での断面図である。
の、種々の製造段階での断面図である。
１０２ 半導体本体 １０４ トランジスタ １０６ ポリメタル誘電体 １０８ コンタクトホール １１０ 珪素部分 １１２ Ｔｉ層 １１４ シリサイド層 １１５ ＴｉＮ層 １１８ 金属相互接続層 ２０２ 半導体本体 ２０４ トランジスタ ２０６ ポリメタル誘電体 ２０８ コンタクトホール ２１０ 珪素部分 ２１２ Ｔｉ層 ２１３ ＴｉＮ層 ２１４ シリサイド ２１６ ＷＮ層 ２１８ 金属相互接続層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジオン − ピン ルー アメリカ合衆国，テキサス，ダラス，フォ レスト レーン，ナンバー1310，9744
Claims (2)
- 【請求項１】 集積回路中にコンタクトを製造するため
の方法において、 半導体の上に誘電体層を形成し、 該半導体の一部分を露出して該誘電体層中にコンタクト
ホールを形成し、 該コンタクトホール内にシリサイド層を形成し、 該シリサイド層の上に窒化タングステン（ＷＮ）層を堆
積し、次いで該ＷＮ層の上に金属相互接続層を形成す
る、諸工程を含む上記方法。 - 【請求項２】 シリサイド層、 該シリサイド層の上の窒化タングステン層、及び該窒化
タングステン層の上の金属層、から成るコンタクト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10149298P | 1998-09-23 | 1998-09-23 | |
| US101492 | 1998-09-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000106398A true JP2000106398A (ja) | 2000-04-11 |
Family
ID=22284932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11267926A Pending JP2000106398A (ja) | 1998-09-23 | 1999-09-22 | 集積回路中のコンタクト及びその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6093642A (ja) |
| JP (1) | JP2000106398A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7407888B2 (en) | 2005-06-17 | 2008-08-05 | Fujitsu Limited | Semiconductor device and a fabrication process thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028002A (en) * | 1996-05-15 | 2000-02-22 | Micron Technology, Inc. | Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients |
| US6235632B1 (en) * | 1998-01-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Tungsten plug formation |
| US10629708B2 (en) * | 2017-11-14 | 2020-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure with barrier layer and method for forming the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPH07161659A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体装置およびその製造方法 |
| KR100281887B1 (ko) * | 1994-01-18 | 2001-03-02 | 윤종용 | 반도체장치의 제조방법 |
| JP3280803B2 (ja) * | 1994-08-18 | 2002-05-13 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JPH0936228A (ja) * | 1995-07-21 | 1997-02-07 | Sony Corp | 配線形成方法 |
| US5633200A (en) * | 1996-05-24 | 1997-05-27 | Micron Technology, Inc. | Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer |
-
1999
- 1999-07-15 US US09/354,508 patent/US6093642A/en not_active Expired - Lifetime
- 1999-09-22 JP JP11267926A patent/JP2000106398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7407888B2 (en) | 2005-06-17 | 2008-08-05 | Fujitsu Limited | Semiconductor device and a fabrication process thereof |
| US7557446B2 (en) | 2005-06-17 | 2009-07-07 | Fujitsu Microelectronics Limited | Semiconductor device and a fabrication process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6093642A (en) | 2000-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A977 | Report on retrieval |
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|
| A02 | Decision of refusal |
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