JP3280803B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にバリアメタルを介してシリコン基板に
金属配線を形成する方法に関する。
【０００２】
【従来の技術】コンタクト部におけるシリコン（Ｓｉ）
基板に形成された不純物拡散層と、シリコン（Ｓｉ）基
板上に形成する金属配線とのオーミック接続する際、金
属配線とシリコン（Ｓｉ）との反応を防止するためにバ
リアメタルの中間層が用いられる。バリアメタルとして
はチタン（Ｔｉ）と窒化チタン（ＴｉＮ）が一般的に良
く用いられる。
【０００３】層間絶縁膜に開口したコンタクト孔でのシ
リコン（Ｓｉ）基板とタングステン（Ｗ）配線との接続
方法では、シリコン（Ｓｉ）基板に形成された不純物拡
散層上に層間絶縁膜を形成し、その層間絶縁膜にコンタ
クト孔を開口し、基板表面にチタン（Ｔｉ）膜と窒化チ
タン（ＴｉＮ）膜をバリアメタルとして順次形成し、窒
化チタン（ＴｉＮ）膜をアニールするための熱処理をお
こなう。そしてタングステン（Ｗ）膜を堆積形成し、次
いで、第２の層間絶縁膜を形成し、ガラスフロー等の熱
処理をおこない、第２の層間絶縁膜に第２のコンタクト
孔を開口し、最後にアルミニウム（Ａｌ）膜を堆積しコ
ンタクト部の金属配線接続が完成する。従来、バリアメ
タルとして用いられている窒化チタン（ＴｉＮ）膜は、
一般にチタン（Ｔｉ）をターゲット電極としたＡｒ＋Ｎ
2 雰囲気中での反応性スパッタ法により形成され、また
チタン（Ｔｉ）膜のＮ2あるいはＮＨ3 雰囲気中でのラ
ンプアニール（ＲＴＮ）によっても形成されていた。そ
して、その後のアニールを経て窒化チタン（ＴｉＮ）膜
の結晶完全化がおこなわれる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置及びその製造装置では、窒化チタン（Ｔｉ
Ｎ）膜形成後の熱処理による結晶完全化の際、窒化チタ
ン（ＴｉＮ）膜の収縮が起こり窒化チタン（ＴｉＮ）膜
に微細なクラックが発生する。このため窒化チタン（Ｔ
ｉＮ）膜のバリア性が低下しコンタクト部でのリーク電
流が多くなる。また、タングステン（Ｗ）膜堆積後にガ
ラスフロー等の高温アニールが加わると、シリコン（Ｓ
ｉ）基板のシリコン（Ｓｉ）原子が窒化チタン（Ｔｉ
Ｎ）膜を透過して、タングステン（Ｗ）層と反応しタン
グステンシリサイド（ＷＳｉx)層を生成するためコンタ
クト部の抵抗が増大する。
【０００５】
【課題を解決するための手段】本発明は、層間絶縁膜を
形成されたコンタクト構造において、シリコン（Ｓｉ）
基板に設けられた不純物拡散上に、チタンシリサイド
（ＴｉＳｉｘ）層と複数の窒化チタン（ＴｉＮ）層を設
け、複数の窒化チタン（ＴｉＮ）層を［１１１］より
［２００］にて結晶配向が強くなるように構成したもの
である。
【０００６】
【作用】本発明は、前記構成により、高温アニールによ
ってもコンクタクト部のリーク電流の少ない、さらにコ
ンタクト抵抗の増大のない、高信頼性のオーミックコン
タクトの形成が可能となる。
【０００７】
【実施例】図１は本発明の実施例を示すコンタクト部の
断面図である。図１において、シリコン（Ｓｉ）基板１
上にＣＶＤ酸化（ＳｉＯ2)膜やリンガラス（ＰＳＧ）膜
等からなる第１の層間絶縁膜２を堆積した後、パターニ
ングし第１のコンタクト孔９を形成する。次に、第１の
コンタクト 孔９のシリコン（Ｓｉ）基板１に不純物拡
散を行い不純物拡散層３を形成する。そして、スパッタ
リング法によりチタン（Ｔｉ）膜４を１０乃至３０ｎｍ
堆積する。
【０００８】次に、８００乃至９００℃のＮ２雰囲気中
でランプアニール（ＲＴＮ）を行い、チタン（Ｔｉ）膜
４を１６乃至４８ｎｍ程度のチタンシリサイド（ＴｉＳ
ｉｘ）層５と２ｎｍ程度の第１の窒化チタン（ＴｉＮ）
膜６に変成し、その上に反応性スパッタリング法により
第２の窒化チタン（ＴｉＮ）膜７を３０乃至１００ｎｍ
堆積する。反応性スパッタリング条件は、Ｎ２ガス１０
０％、ガス圧力４ｍｍＴｏｒｒ、パワー６ＫＷである。
この時の反応性スパッタリング法により形成された窒化
チタン（ＴｉＮ）膜の結晶配向は［２００］主体となる
傾向、即ち［１１１］より［２００］にて結晶配向が強
くなる傾向があり、文献Solid State Devices and Mate
rials,Ｔokyo,1988,pp.569-572でも報告されている通り
である。さらに、ＣＶＤ法にてタングステン（Ｗ）膜８
を２００乃至４００ｎｍ堆積し、パターニングを行いタ
ングステン（Ｗ）膜８、第２の窒化チタン（ＴｉＮ）膜
７、第１の窒化チタン（ＴｉＮ）膜６、チタン（Ｔｉ）
膜４を順次エッチングする。
【０００９】次に、図示はしないが、酸化シリコン（Ｓ
ｉＯ２）やリンガラス（ＰＳＧ）等の第２の層間絶縁膜
を堆積し、８５０乃至９５０℃程度のガラスフローを行
ない、パターニングし第２のコンタクト孔を第２の層間
絶縁膜に開口し、アルミニウム（Ａｌ）膜を堆積する。
【００１０】図２に、本実施例におけるコンタクト部の
シート抵抗のアニール温度依存性を示した。図から明ら
かなように従来の装置あるいは方法では達成できなかっ
た、８５０乃至９５０℃における高温アニールにおいて
も、コンタクト抵抗の顕著な増加はみられず、窒化チタ
ン（ＴｉＮ）膜のバリア性が維持されていることがわか
る。
【００１１】この現象は、窒化チタン（ＴｉＮ）膜の結
晶性に依るものと考えられる。従来一般に広く用いられ
ている窒化チタン（ＴｉＮ）膜は、周知であるように
［１１１］に結晶配向した、図３の模式図に示されたよ
うな柱状結晶である。柱状であるが故に熱処理の際の結
晶完全化により応力が集中し、クラックが発生し易い。
さらに、柱状の粒界のため原子が粒界拡散を起こして窒
化チタン（ＴｉＮ）膜を透過し易くなる。この場合、シ
リコン（Ｓｉ）基板より供給されたシリコン（Ｓｉ）原
子は、窒化チタン（ＴｉＮ）膜を透過しタングステン
（Ｗ）膜と反応し、チタンシリサイド（ＴｉＳｉx）膜
となりコンタクト部の抵抗が増加していたものと考えら
れる。
【００１２】図４に本実施例におけるチタンシリサイド
（ＴｉＳｉｘ）膜と第１及び第２の窒化チタン（Ｔｉ
Ｎ）膜の試料のアニール後のＸ線回折の強度を示す。図
から明らかなように、積層した窒化チタン（ＴｉＮ）膜
の結晶配向性は、第１の窒化チタン（ＴｉＮ）膜を形成
するためのチタン（Ｔｉ）膜のランプアニール（ＲＴ
Ｎ）温度に依存していることが理解できる。７００℃の
ランプアニール（ＲＴＮ）では、［１１１］主体に結晶
配向しているが、８００℃以上のランプアニール（ＲＴ
Ｎ）では、［２００］に強く結晶配向した膜となってい
ることが分かる。本実施例は、８００℃以上の高温のラ
ンプアニールを施すことにより第１の窒化チタン（Ｔｉ
Ｎ）膜を［１１１］より［２００］にて結晶配向を強く
し、そして、第１の窒化チタン（ＴｉＮ）膜を種結晶と
して、従来［２００］に結晶配向し易いと考えられる生
成条件により第２の窒化チタン（ＴｉＮ）膜を形成し、
［２００］への結晶配向性が得られたものと推察でき
る。
【００１３】結晶配向した窒化チタン（ＴｉＮ）膜の構
造は、図５の模式図で示したように粒状結晶である。熱
処理の際、結晶完全化が起こっても応力が散漫し、クラ
ックが発生しにくい。また、粒状の粒界であるため、粒
界拡散がたとえ起こったとしてもシリコン（Ｓｉ）基板
より供給されたシリコン（Ｓｉ）原子が、窒化チタン
（ＴｉＮ）膜を透過する確率は極めて低いと思われる。
以上の理由によりコンタクト部のリーク電流の発生も少
なく、タングステン（Ｗ）膜とのシリサイド反応も起こ
らず、コンタクト部の抵抗増加もあまり見られなかった
と考えられる。
【００１４】
【発明の効果】以上説明したように本発明は、積層した
窒化チタン（ＴｉＮ）膜の結晶配向性を［１１１］より
［２００］にて強くするように構成したために、後の高
温の熱処理においても積層した窒化チタン（ＴｉＮ）膜
のバリア性の劣化を防止することが可能となった。した
がって、コンタクト部における接合リーク不良の発生及
びコンタクト抵抗不良の発生が抑制され、高信頼性の半
導体装置及びその製造方法を実現することができた。
【図面の簡単な説明】
【図１】本発明の実施例を説明するための半導体装置の
断面図である。
【図２】コンタクト部におけるタングステン膜のシート
抵抗のアニール温度依存性を示す図である。
【図３】［１１１］に結晶配向した窒化チタン（Ｔｉ
Ｎ）膜の柱状結晶の模式図である。
【図４】本発明の実施例におけるチタンシリサイド（Ｔ
ｉＳｉx）膜と第１及び第２の窒化チタン（ＴｉＮ）膜
を積層した試料のアニール後におけるＸ線回折の強度を
示す図である。
【図５】［２００］に結晶配向した窒化チタン（Ｔｉ
Ｎ）膜の粒状結晶の模式図である。
【符合の説明】
１ シリコン基板 ２ 第１の層間絶縁膜 ３ 不純物拡散層 ４ チタン膜 ５ チタンシリサイド膜 ６ 第１の窒化チタン膜 ７ 第２の窒化チタン膜 ８ タングステン膜 ９ 第１のコンタクト孔
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−119129（ＪＰ，Ａ) 特開 平７−201779（ＪＰ，Ａ) 特開 平７−45554（ＪＰ，Ａ) 特開 平７−45553（ＪＰ，Ａ) 特開 平６−260445（ＪＰ，Ａ) 特開 平６−204170（ＪＰ，Ａ) 特開 平６−151815（ＪＰ，Ａ) 特開 平６−97112（ＪＰ，Ａ) 特開 平６−20997（ＪＰ，Ａ) 特開 平５−190493（ＪＰ，Ａ) 特開 平４−112529（ＪＰ，Ａ) 特開 平１−231318（ＪＰ，Ａ) 特表 平９−500175（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/285 301 H01L 21/768

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板に形成された不純物拡散層
    と金属配線のオーミックコンタクトを有する半導体装置
    に於て、 該不純物拡散層とオーミック接触をすべき部分にチタン
    シリサイド層を有し、該チタンシリサイド層上に複数の
    窒化チタン層が形成され、前記複数の窒化チタン層は
    ［１１１］より［２００］にて結晶配向が強いことを特
    徴とする半導体装置。
  2. 【請求項２】 シリコン基板上に形成された不純物拡散
    層と金属配線のオーミックコンタクトを有する半導体装
    置の製造方法に於て、 上記拡散層上に存在する層間絶縁膜にコンタクト孔を開
    口する工程と、 該コンタクト孔にチタン層を形成する工程と、［１１１］より［２００］にて結晶配向が強くなる温度
    での 熱処理により該チタン層の表面部を第１の窒化チタ
    ン層に変え、該第１の窒化チタン層を［１１１］より
    ［２００］にて結晶配向を強くさせる工程と、 該第１の窒化チタン層上に［１１１］より［２００］に
    て結晶配向を強くした第２の窒化チタン層を形成する工
    程とを少なくとも備えたことを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 前記熱処理は８００乃至９００℃の窒素
    あるいはアンモニア雰囲気のランプアニールであること
    を特徴とする請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記第２の窒化チタン層を形成した後
    に、８５０乃至９００℃で熱処理する工程を含むことを
    特徴とする請求項２又は３記載の半導体装置の製造方
    法。
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US08/493,581 US5654235A (en) 1994-08-18 1995-06-22 Method of manufacturing contact structure using barrier metal
EP95304445A EP0697729B1 (en) 1994-08-18 1995-06-23 Contact structure using barrier metal and method of manufacturing the same
DE69522397T DE69522397T2 (de) 1994-08-18 1995-06-23 Kontaktstruktur mit metallischer Sperrschicht und Herstellungsverfahren
KR1019950024998A KR100269439B1 (ko) 1994-08-18 1995-08-14 반도체장치및그제조방법
US08/835,060 US5920122A (en) 1994-08-18 1997-04-03 Contact structure using barrier metal and method of manufacturing the same

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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5776831A (en) * 1995-12-27 1998-07-07 Lsi Logic Corporation Method of forming a high electromigration resistant metallization system
US6225222B1 (en) * 1995-12-29 2001-05-01 United Microelectronics Corporation Diffusion barrier enhancement for sub-micron aluminum-silicon contacts
KR100225946B1 (ko) * 1996-06-27 1999-10-15 김영환 반도체 소자의 금속 배선 형성방법
US6266110B1 (en) * 1996-07-30 2001-07-24 Kawasaki Steel Corporation Semiconductor device reeventing light from entering its substrate transistor and the same for driving reflection type liquid crystal
KR100198634B1 (ko) * 1996-09-07 1999-06-15 구본준 반도체 소자의 배선구조 및 제조방법
JPH10125627A (ja) * 1996-10-24 1998-05-15 Fujitsu Ltd 半導体装置の製造方法および高融点金属ナイトライド膜の形成方法
KR100241506B1 (ko) * 1997-06-23 2000-03-02 김영환 반도체 소자의 금속 배선 형성 방법
FR2765398B1 (fr) * 1997-06-25 1999-07-30 Commissariat Energie Atomique Structure a composant microelectronique en materiau semi-conducteur difficile a graver et a trous metallises
KR100268803B1 (ko) * 1997-06-30 2000-10-16 김영환 반도체 소자의 도전층 제조방법
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
KR19990030794A (ko) * 1997-10-06 1999-05-06 윤종용 반도체장치의 제조방법 및 이에 따라 제조되는 반도체장치
JP3248570B2 (ja) * 1997-10-09 2002-01-21 日本電気株式会社 半導体装置の製造方法
KR100457409B1 (ko) * 1997-12-30 2005-02-23 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
KR100290467B1 (ko) * 1997-12-31 2001-08-07 박종섭 반도체소자의확산방지막형성방법
US6215186B1 (en) * 1998-01-12 2001-04-10 Texas Instruments Incorporated System and method of forming a tungstein plug
US6136690A (en) 1998-02-13 2000-10-24 Micron Technology, Inc. In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications
KR20000007410A (ko) * 1998-07-03 2000-02-07 김영환 반도체 소자의 금속배선 형성방법
KR100331545B1 (ko) 1998-07-22 2002-04-06 윤종용 다단계 화학 기상 증착 방법에 의한 다층 질화티타늄막 형성방법및 이를 이용한 반도체 소자의 제조방법
US6100185A (en) * 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
US6117793A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Using silicide cap as an etch stop for multilayer metal process and structures so formed
US6187673B1 (en) * 1998-09-03 2001-02-13 Micron Technology, Inc. Small grain size, conformal aluminum interconnects and method for their formation
US6093642A (en) * 1998-09-23 2000-07-25 Texas Instruments Incorporated Tungsten-nitride for contact barrier application
US5998873A (en) * 1998-12-16 1999-12-07 National Semiconductor Corporation Low contact resistance and low junction leakage metal interconnect contact structure
KR100607305B1 (ko) * 1998-12-28 2006-10-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US6177338B1 (en) * 1999-02-08 2001-01-23 Taiwan Semiconductor Manufacturing Company Two step barrier process
US6365507B1 (en) 1999-03-01 2002-04-02 Micron Technology, Inc. Method of forming integrated circuitry
US6524951B2 (en) * 1999-03-01 2003-02-25 Micron Technology, Inc. Method of forming a silicide interconnect over a silicon comprising substrate and method of forming a stack of refractory metal nitride over refractory metal silicide over silicon
KR100326253B1 (ko) * 1999-12-28 2002-03-08 박종섭 반도체 소자의 캐패시터 형성방법
US6688584B2 (en) * 2001-05-16 2004-02-10 Micron Technology, Inc. Compound structure for reduced contact resistance
US6670267B2 (en) * 2001-06-13 2003-12-30 Mosel Vitelic Inc. Formation of tungstein-based interconnect using thin physically vapor deposited titanium nitride layer
US6503824B1 (en) 2001-10-12 2003-01-07 Mosel Vitelic, Inc. Forming conductive layers on insulators by physical vapor deposition
US6780086B2 (en) 2001-10-12 2004-08-24 Mosel Vitelic, Inc. Determining an endpoint in a polishing process
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
US7311946B2 (en) * 2003-05-02 2007-12-25 Air Products And Chemicals, Inc. Methods for depositing metal films on diffusion barrier layers by CVD or ALD processes
US7114403B2 (en) * 2003-05-30 2006-10-03 Oakville Hong Kong Co., Ltd Fluid collection and application device and methods of use of same
US20050106753A1 (en) * 2003-07-11 2005-05-19 Oakville Trading Hong Kong Limited Sanitary fluid collection, application and storage device and methods of use of same
WO2005050167A2 (en) * 2003-11-14 2005-06-02 Oakville Hong Kong Co., Limited Rapid sample collection and analysis device
KR100519642B1 (ko) * 2003-12-31 2005-10-07 동부아남반도체 주식회사 반도체 소자 형성 방법
US20050221612A1 (en) * 2004-04-05 2005-10-06 International Business Machines Corporation A low thermal budget (mol) liner, a semiconductor device comprising said liner and method of forming said semiconductor device
KR100621630B1 (ko) * 2004-08-25 2006-09-19 삼성전자주식회사 이종 금속을 이용하는 다마신 공정
US8871155B2 (en) * 2005-11-30 2014-10-28 Alere Switzerland Gmbh Devices for detecting analytes in fluid sample
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
US7684227B2 (en) 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
US20090130466A1 (en) * 2007-11-16 2009-05-21 Air Products And Chemicals, Inc. Deposition Of Metal Films On Diffusion Layers By Atomic Layer Deposition And Organometallic Precursor Complexes Therefor
JP2011146507A (ja) * 2010-01-14 2011-07-28 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8530875B1 (en) 2010-05-06 2013-09-10 Micron Technology, Inc. Phase change memory including ovonic threshold switch with layered electrode and methods for forming same
JP2013021012A (ja) 2011-07-07 2013-01-31 Renesas Electronics Corp 半導体装置の製造方法
US9166158B2 (en) 2013-02-25 2015-10-20 Micron Technology, Inc. Apparatuses including electrodes having a conductive barrier material and methods of forming same
US9263281B2 (en) * 2013-08-30 2016-02-16 Vanguard International Semiconductor Corporation Contact plug and method for manufacturing the same
JP6690333B2 (ja) * 2016-03-16 2020-04-28 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN106684034B (zh) * 2016-08-22 2019-08-20 上海华力微电子有限公司 一种在接触孔中制备薄膜的方法
US20180331118A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10453747B2 (en) * 2017-08-28 2019-10-22 Globalfoundries Inc. Double barrier layer sets for contacts in semiconductor device
CN111029358A (zh) * 2019-12-26 2020-04-17 华虹半导体(无锡)有限公司 Cmos图像传感器及其制造方法
US20210327881A1 (en) * 2020-04-17 2021-10-21 Micron Technology, Inc. Methods of Utilizing Etch-Stop Material During Fabrication of Capacitors, Integrated Assemblies Comprising Capacitors
KR20220055526A (ko) * 2020-10-26 2022-05-04 삼성디스플레이 주식회사 반도체 구조물을 포함하는 적층 구조물 및 이의 제조 방법
US11688601B2 (en) * 2020-11-30 2023-06-27 International Business Machines Corporation Obtaining a clean nitride surface by annealing

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160328A (ja) * 1986-12-24 1988-07-04 Mitsubishi Electric Corp 半導体装置の製造方法
US4937657A (en) * 1987-08-27 1990-06-26 Signetics Corporation Self-aligned metallization for semiconductor device and process using selectively deposited tungsten
JPH02119129A (ja) * 1988-10-28 1990-05-07 Seiko Epson Corp 半導体装置の製造方法
US5231055A (en) * 1989-01-13 1993-07-27 Texas Instruments Incorporated Method of forming composite interconnect system
JPH02235372A (ja) * 1989-03-08 1990-09-18 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2537413B2 (ja) * 1989-03-14 1996-09-25 三菱電機株式会社 半導体装置およびその製造方法
US5162262A (en) * 1989-03-14 1992-11-10 Mitsubishi Denki Kabushiki Kaisha Multi-layered interconnection structure for a semiconductor device and manufactured method thereof
US5000818A (en) * 1989-08-14 1991-03-19 Fairchild Semiconductor Corporation Method of fabricating a high performance interconnect system for an integrated circuit
JP3109091B2 (ja) * 1990-08-31 2000-11-13 日本電気株式会社 半導体装置の製造方法
DE69102851T2 (de) * 1990-10-09 1995-02-16 Nec Corp Verfahren zur Herstellung eines Ti/TiN/Al Kontaktes unter Benutzung eines reaktiven Zerstäubungsprozesses.
JP2737470B2 (ja) * 1990-10-09 1998-04-08 日本電気株式会社 半導体装置の製造方法
JPH05160070A (ja) * 1991-05-31 1993-06-25 Texas Instr Inc <Ti> 半導体装置の接点とその製法
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
JPH0536843A (ja) * 1991-07-30 1993-02-12 Nec Corp 半導体装置
JPH06151815A (ja) * 1992-11-13 1994-05-31 Ricoh Co Ltd 半導体装置とその製造方法
JPH06204170A (ja) * 1993-01-07 1994-07-22 Seiko Epson Corp 半導体装置およびその製造方法
US5455197A (en) * 1993-07-16 1995-10-03 Materials Research Corporation Control of the crystal orientation dependent properties of a film deposited on a semiconductor wafer
US5514908A (en) * 1994-04-29 1996-05-07 Sgs-Thomson Microelectronics, Inc. Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries

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Publication number Publication date
KR960009110A (ko) 1996-03-22
EP0697729B1 (en) 2001-08-29
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