KR100607305B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
오오믹 콘택 재료로 고온에서 티타늄과 실리콘이 반응하여 티타늄실리사이드를 형성하여 사용할 때 접합 영역의 실리콘을 소모하고, 접합 영역의 도펀트를 흡수하며, 응집 현상이 발생하는 현상을 궁극적으로 억제하고자 한다.
3. 발명의 해결 방법의 요지
오오믹 콘택 재료로 티타늄실리사이드보다 고온에서 물리적 안정성이 뛰어난 새로운 재료를 사용하여 응집 현상을 억제하고, 희생 실리콘막을 콘택의 저부에 증착하여 접합부의 실리콘과 도펀트의 손실을 방지하므로써 콘택 저항의 증가를 최소로 하여 소자가 구동하는데 필요로 하는 최소의 콘택 저항을 얻을 수 있도록 한다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 오오믹 콘택 재료로 티타늄실리사이드보다 고온에서 물리적 안정성이 뛰어난 새로운 오오믹 콘택 재료를 사용하여 응집 현상을 억제하고, 희생 실리콘막을 콘택의 저부에 증착하여 접합부의 실리콘과 도펀트의 손실을 방지하므로써 콘택 저항의 증가를 최소로 하여 소자가 구동하는데 필요로 하는 최소의 콘택 저항을 얻을 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
도 1은 종래의 폴리사이드 비트라인 형성 방법을 설명하기 위한 소자의 단면도이다. 접합 영역(12)이 형성된 반도체 기판(11) 상부에 층간 절연막(13)이 형성된다. 층간 절연막(13)의 선택된 영역을 식각하여 접합 영역을 노출시키는 콘택 홀을 형성한다. 콘택 홀을 포함한 전체 구조 상부에 N형 도프트 폴리실리콘막(14)을 증착한 후 텅스텐실리사이드막(14)을 형성한다.
상기와 같은 방법으로 형성된 비트라인은 반도체 소자의 집적도가 높아지면서 비트라인의 선폭도 감소하게 되어 폴리실리콘과 텅스텐실리사이드의 반응에 의해 형성된 폴리사이드 재료로는 비트라인의 배선 저항이 높아져 소자가 요구하는 동작 속도를 얻지 못하고 있다. 또한, 비트라인 재료로 N형 도프트 폴리실리콘막을 사용하기 때문에 N+와 P+ 접합 영역에 동시에 비트라인 콘택을 형성할 수 없고 N+ 접합 영역에만 콘택을 형성할 수 있으므로 설계에 어려움이 있다.
이러한 문제를 해결하기 위하여 텅스텐을 비트라인 재료로 사용하는 공정을 개발하기 위해 수많은 연구가 진행되고 있으나, 현재까지 COB(capacitor over bitline) 구조에서 확고한 텅스텐 비트라인 공정은 개발되어 있지 않다. 현재 가장 많이 연구되고 있는 텅스텐 비트라인 형성 방법을 도 2(a) 및 도 2(b)를 이용하여 설명한다.
도 2(a)를 참조하면, 접합 영역(22)이 형성된 반도체 기판(21) 상부에 층간 절연막(23)이 형성된다. 층간 절연막(23)의 선택된 영역을 식각하여 접합 영역(22)을 노출시키는 콘택 홀을 형성한다. 콘택 홀을 포함한 전체 구조 상부에 Ti막(24)을 형성하고, 접합 영역(22)의 실리콘과 텅스텐이 고온에서 반응하는 것을 막는 장벽 금속층으로 TiN막(25)을 형성한다. 그리고, 콘택 홀이 매립되도록 전체 구조 상부에 비트라인 재료인 텅스텐막(26)을 형성한 후 RIE 식각 공정을 실시하여 비트라인을 패터닝한다.
도 2(b)를 참조하면, 비트라인을 형성한 후 캐패시터를 형성하기 위한 공정으로 800℃ 이상의 고온 열공정을 거치게 되는데, 이때 이미 형성된 비트라인 콘택이 변형된다. 열처리 공정에 의해 Ti막(24)과 접합 영역(22)의 실리콘이 반응하여 티타늄실리사이드(27)가 형성되지만, 콘택 저부를 따라 얇고 균일하게 형성되지 않고, 고온에서 표면 에너지가 낮은 원형의 형태로 응집되어 형성된다. 또한 티타늄실리사이드가 형성되는 과정에서 접합 영역에 도핑되어 있는 도펀트들이 티타늄실리사이드로 흡수되어 접합 영역의 도펀트 농도가 낮아지게 된다. 이 두가지 이유로 인하여 텅스텐 비트라인의 콘택 저항이 매우 열악해진다.
이와 같은 티타늄실리사이드의 응집 현상과 도펀트 서킹(dipant sucking) 현상은 높은 비트라인 콘택 저항을 유발하여 소자의 정상 동작을 어렵게 한다.
즉, 오오믹 콘택 재료로 고온에서 티타늄과 실리콘이 반응하여 티타늄실리사이드를 형성하여 사용할 때 접합 영역의 실리콘을 소모하고, 접합 영역의 도펀트를 흡수하며, 응집 현상이 발생하는 현상을 궁극적으로 억제하는 기술이 현재까지는 없다.
따라서, 본 발명은 오오믹 콘택 재료로 티타늄실리사이드보다 고온에서 물리적 안정성이 뛰어난 새로운 오오믹 콘택 재료를 사용하여 응집 현상을 억제하고, 희생 실리콘막을 콘택의 저부에 증착하여 접합부의 실리콘과 도펀트의 손실을 방지하므로써 콘택 저항의 증가를 최소로 하여 소자가 구동하는데 필요로 하는 최소의 콘택 저항을 얻을 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 층간 절연막의 선택된 영역을 식각하여 반도체 기판의 접합 영역을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀의 저부에 희생 실리콘막을 형성하는 단계와, 상기 희생 산화막이 형성된 콘택 홀을 포함한 전체 구조 상부에 제 1 실리사이드막 및 장벽 금속층을 형성하는 단계와, 열처리 공정을 실시하고, 이로 인해 상기 희생 실리콘막과 상기 제 1 실리사이드막이 반응되어 열적 안정성이 뛰어난 제 2 실리사이드막이 형성되고, 상기 장벽 금속층도 변형되는 단계와, 전체 구조 상부에 금속층을 증착한 후 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 접합 영역(32)이 형성된 반도체 기판(31) 상부에 층간 절연막(33)이 형성된다. 층간 절연막(33)의 선택된 영역을 식각하여 접합 영역(32)을 노출시키는 콘택 홀을 형성한다. 선택적 에피 성장 방법을 이용하여 약 300Å 정도의 두께로 희생 실리콘막(34)을 콘택 저부에 성장시킨다. 오오믹 콘택 재료로 티타늄실리사이드 대신에 고온에서 물리적으로 더 안정한 텅스텐실리사이드막(35)을 PVD 방식으로 약 300Å의 두께로 증착한다. 본 예에서는 가장 바람직한 경우로 텅스텐실리사이드를 증착하였으나, 소자의 형성 조건에 따라 다양한 실리사이드 재료를 사용할 수 있다. 예를 들어, TiSi2, W5Si3, CoSi2, MoSi2, PtSi2, TaSi2, Ta5Si3 등을 사용할 수 있다. 그리고 텅스텐과 실리콘의 반응을 방지하는 장벽 금속층으로 W2N막(36)을 CVD 방식으로 증착한다. 이것도 가장 바람직한 경우이나, 금속 질화막 재료는 모두 사용할 수 있다. 즉, HfN, Mo2N, TaN, ZrN, TiSiN, TaSiN, WN 등을 사용할 수 있다.
도 3(b)는 N2 분위기에서 1차 열처리 공정을 실시한 상태의 단면도이다. 600∼800℃의 1차 열처리 공정의 결과로 희생 실리콘막(34)과 텅스텐실리사이드막(35)과의 반응에 의해 열적 안정성이 뛰어난 실리사이드막(37)이 형성된다. 또한 CVD 방식으로 증착된 W2N막(36)도 열처리 공정을 거치면서 확산 장벽 특성이 뛰어난 WN막(38)으로 변형된다.
도 3(c)는 전체 구조 상부에 텅스텐막(39)을 증착하고 비트라인을 패터닝한 후 캐패시터의 고온 열처리 공정을 실시하여도 안정된 금속 비트라인 콘택이 형성되는 상태를 도시한 단면도이다.
상술한 바와 같이 본 발명에 의하면 현재 대다수의 DRAM 제조사들이 채택하고 있는 COB 구조에서 최초로 텅스텐 비트라인을 형성하므로써 소자의 동작 속도 뿐만 아니라 설계의 혁신적인 간편화에 의해 차세대 제품 개발을 단출시킬 수 있으며, 칩 사이즈의 수축도(shrinkability)가 증대되어 제조 단가를 줄일 수 있다.
도 1은 종래의 폴리사이드 비트라인 형성 방법을 설명하기 위한 소자의 단면도.
도 2(a) 및 도 2(b)는 종래의 텅스텐 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 및 31 : 반도체 기판 12, 22 및 32 : 접합 영역
13, 23 및 33 : 층간 절연막 14 : 도프트 폴리실리콘막
15 및 35: 텅스텐실리사이드막 24 : Ti막
25 : TiN막 26 및 39 : 텅스텐막
27 : 티타늄실리사이드막 34 : 희생 실리콘막
36 : W2N막 37 : 실리사이드막
38 : WN막
Claims (7)
- 층간 절연막의 선택된 영역을 식각하여 반도체 기판의 접합 영역을 노출시키는 콘택 홀을 형성하는 단계와,상기 콘택 홀의 저부에 희생 실리콘막을 형성하는 단계와,상기 희생 실리콘막이 형성된 콘택 홀을 포함한 전체 구조 상부에 제 1 실리사이드막과 금속질화막으로 이루어진 제 1 장벽금속층을 순차 형성하는 단계와,열처리 공정을 수행하여 상기 희생 실리콘막을 상기 제 1 실리사이드막과 반응시키어 상기 제 1 실리사이드막보다 열적 안정성이 우수한 제 2 실리사이드막을 형성하고, 상기 제 1 장벽금속층을 상기 제 1 장벽금속층보다 확산 장벽 특성이 우수한 제 2 장벽금속층으로 변형시키는 단계와,전체 구조 상부에 금속층을 증착한 후 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 희생 실리콘막은 선택적 에피 성장 방법에 의해 약 300Å 정도의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 제 1 실리사이드막은 WSi2, W5Si3, CoSi2, MoSi2, PtSi2, TaSi2, Ta5Si3 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 장벽금속층의 재료는 W2N, HfN, Mo2N, TaN, ZrN, TiSiN, TaSiN, WN 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 열처리 공정은 질소 분위기에서 600 내지 800℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 실리사이드막은 PVD 방법에 의해 약 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 4 항에 있어서, 상기 제 1 장벽금속층 재료로 사용되는 W2N막은 CVD 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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