JPH10116798A - チタンシリサイド膜形成方法 - Google Patents
チタンシリサイド膜形成方法Info
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- JPH10116798A JPH10116798A JP9253246A JP25324697A JPH10116798A JP H10116798 A JPH10116798 A JP H10116798A JP 9253246 A JP9253246 A JP 9253246A JP 25324697 A JP25324697 A JP 25324697A JP H10116798 A JPH10116798 A JP H10116798A
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Abstract
(57)【要約】
【課題】 実質的にＣ５４相であるチタンシリサイド層
の簡単な形成方法を得る。 【解決手段】 シリコン層１０の上にシリサイディング
メタル層２０が形成される。次に、これらの層は第１の
温度まで加熱されてシリサイド層１２が形成される。こ
のシリサイド層１２は実質的に第１の相（例えば、Ｃ４
９，ＴｉＳｉ2 ）とすることができる。次に、応力を加
えながらシリサイド層１２を加熱して、恐らくは実質的
に第２の相（例えば、Ｃ５４，ＴｉＳｉ2 ）の、シリサ
イド層１２が形成される。好ましい実施例では、応力は
キャップ層１４を堆積して加えられる。
の簡単な形成方法を得る。 【解決手段】 シリコン層１０の上にシリサイディング
メタル層２０が形成される。次に、これらの層は第１の
温度まで加熱されてシリサイド層１２が形成される。こ
のシリサイド層１２は実質的に第１の相（例えば、Ｃ４
９，ＴｉＳｉ2 ）とすることができる。次に、応力を加
えながらシリサイド層１２を加熱して、恐らくは実質的
に第２の相（例えば、Ｃ５４，ＴｉＳｉ2 ）の、シリサ
イド層１２が形成される。好ましい実施例では、応力は
キャップ層１４を堆積して加えられる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの製
造に関し、特に改良されたシリサイドプロセスに関す
る。
造に関し、特に改良されたシリサイドプロセスに関す
る。
【０００２】
【従来の技術】集積回路がより小型になるにつれて、抵
抗率の低い材料が配線として必要とされてきている。タ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）等のメタルシリサイドおよびコバルト（Ｃｏ）ポリ
サイドは非常に魅力的な候補材料である。チタンポリサ
イドは抵抗率が最も低いため、特に魅力的である。
抗率の低い材料が配線として必要とされてきている。タ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）等のメタルシリサイドおよびコバルト（Ｃｏ）ポリ
サイドは非常に魅力的な候補材料である。チタンポリサ
イドは抵抗率が最も低いため、特に魅力的である。
【０００３】自己整合シリサイド（もしくはサリサイ
ド）プロセスが、現在トランスファーゲートおよびｎ型
もしくはｐ型拡散層の抵抗率を低下させるのに使用され
ている。サイエンスフォーラム社“Ｔｉ ＳＡＬＩＣＩ
ＤＥ Ｐｒｏｃｅｓｓ”，ＶＬＳＩ Ｐｒｏｃｅｓｓ
Ｄａｔａ Ｂｏｏｋ，第３２２頁参照。しかしながら、
ゲート幅が一層狭くなるため、ショートチャネル効果を
回避するのに非常に浅い接合が必要となる。チタンシリ
サイド（ＴｉＳｉ2 ）界面からｐ−ｎ（もしくはｎ−
ｐ）接合までの深さは限界に近いため、残念ながら、浅
い接合のデバイスに従来のチタンサリサイドプロセスを
適用するのは困難である。
ド）プロセスが、現在トランスファーゲートおよびｎ型
もしくはｐ型拡散層の抵抗率を低下させるのに使用され
ている。サイエンスフォーラム社“Ｔｉ ＳＡＬＩＣＩ
ＤＥ Ｐｒｏｃｅｓｓ”，ＶＬＳＩ Ｐｒｏｃｅｓｓ
Ｄａｔａ Ｂｏｏｋ，第３２２頁参照。しかしながら、
ゲート幅が一層狭くなるため、ショートチャネル効果を
回避するのに非常に浅い接合が必要となる。チタンシリ
サイド（ＴｉＳｉ2 ）界面からｐ−ｎ（もしくはｎ−
ｐ）接合までの深さは限界に近いため、残念ながら、浅
い接合のデバイスに従来のチタンサリサイドプロセスを
適用するのは困難である。
【０００４】耐火メタルシリサイドの中では、ＴｉＳｉ
2 はシリコンＭＯＳデバイス上のコンタクトおよび配線
のような応用にとって最適の選択であると考えられる。
シリコンに対するチタンの薄膜反応によりＴｉＳｉ2 が
形成される場合が多い。薄膜反応において最も頻繁に観
察されるＴｉＳｉ2 の２つの異なる結晶構造はＣ４９型
およびＣ５４型である。Ｃ４９型構造は底心斜方であ
り、Ｃ５４構造は面心斜方である。Ｃ５４相は２相状態
図に生じる唯一のＴｉＳｉ2 相であり、Ｃ５４相は準安
定と考えられる。ジェオン等の“Ｍｏｒｐｈｏｌｏｇｙ
ａｎｄ ｐｈａｓｅ ｓｔａｂｉｌｉｔｙ ｏｆ Ｔ
ｉＳｉ2 ｏｎ Ｓｉ”，Ｊ．Ａｐｐｌ．Ｐｈｙ．７１
（９），Ｍａｙ １９９２，第４２６９−７６頁を参照
されたい。
2 はシリコンＭＯＳデバイス上のコンタクトおよび配線
のような応用にとって最適の選択であると考えられる。
シリコンに対するチタンの薄膜反応によりＴｉＳｉ2 が
形成される場合が多い。薄膜反応において最も頻繁に観
察されるＴｉＳｉ2 の２つの異なる結晶構造はＣ４９型
およびＣ５４型である。Ｃ４９型構造は底心斜方であ
り、Ｃ５４構造は面心斜方である。Ｃ５４相は２相状態
図に生じる唯一のＴｉＳｉ2 相であり、Ｃ５４相は準安
定と考えられる。ジェオン等の“Ｍｏｒｐｈｏｌｏｇｙ
ａｎｄ ｐｈａｓｅ ｓｔａｂｉｌｉｔｙ ｏｆ Ｔ
ｉＳｉ2 ｏｎ Ｓｉ”，Ｊ．Ａｐｐｌ．Ｐｈｙ．７１
（９），Ｍａｙ １９９２，第４２６９−７６頁を参照
されたい。
【０００５】製造中に、準安定Ｃ４９は例えばおよそ５
００℃の比較的低温で形成され、安定なＣ５４構造はお
よそ７００℃の高温で形成される。チタンサリサイド層
の形成中に、核形成の自由エネルギー障壁が低いため、
初期核形成はＣ５４相ではなく準安定Ｃ４９相に対して
行われる。残念ながら、Ｃ５４はＣ４９に較べてパッキ
ング密度が高いため、Ｃ４９相からＣ５４相への変化は
困難である。この密度差によりアニールプロセス中に体
積が減少する。しかしながら、任意の相変化の前に粘着
性ボンドにより体積の減少が拘束されて引張応力を生じ
るため、シリコン基板等の堅い表面上のＴｉＳｉ2 は自
由に収縮できない。Ｃ５４相ＴｉＳｉ2の体積が１．０
８倍に膨張すると（３８０ＭＰａよりも大きい引張応
力）、Ｃ４９ＴｉＳｉ2 の総エネルギーはＣ５４ＴｉＳ
ｉ2 のそれよりも小さくなる。“Ｔｈｅｏｒｅｔｉｃａ
ｌ ｓｔｕｄｙ ｏｆ ｓｔｒｅｓｓ ｉｎｄｕｃｅｄ
Ｃ５４−ｔｏ−Ｃ４９ ｔｒａｎｓｉｔｉｏｎ ｏｆ
ＴｉＳ2 ”，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆ ５６ｔｈ Ａｎｎｕａｌ Ｍｅｅｔｉｎｇ，１
９９５，Ｔｈｅ Ｊａｐａｎ Ｓｏｃｉｅｎｔｙ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓを参照されたい。
００℃の比較的低温で形成され、安定なＣ５４構造はお
よそ７００℃の高温で形成される。チタンサリサイド層
の形成中に、核形成の自由エネルギー障壁が低いため、
初期核形成はＣ５４相ではなく準安定Ｃ４９相に対して
行われる。残念ながら、Ｃ５４はＣ４９に較べてパッキ
ング密度が高いため、Ｃ４９相からＣ５４相への変化は
困難である。この密度差によりアニールプロセス中に体
積が減少する。しかしながら、任意の相変化の前に粘着
性ボンドにより体積の減少が拘束されて引張応力を生じ
るため、シリコン基板等の堅い表面上のＴｉＳｉ2 は自
由に収縮できない。Ｃ５４相ＴｉＳｉ2の体積が１．０
８倍に膨張すると（３８０ＭＰａよりも大きい引張応
力）、Ｃ４９ＴｉＳｉ2 の総エネルギーはＣ５４ＴｉＳ
ｉ2 のそれよりも小さくなる。“Ｔｈｅｏｒｅｔｉｃａ
ｌ ｓｔｕｄｙ ｏｆ ｓｔｒｅｓｓ ｉｎｄｕｃｅｄ
Ｃ５４−ｔｏ−Ｃ４９ ｔｒａｎｓｉｔｉｏｎ ｏｆ
ＴｉＳ2 ”，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆ ５６ｔｈ Ａｎｎｕａｌ Ｍｅｅｔｉｎｇ，１
９９５，Ｔｈｅ Ｊａｐａｎ Ｓｏｃｉｅｎｔｙ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓを参照されたい。
【０００６】２つのアニールプロセスを使用してチタン
シリサイド層を作り出すことが知られている。例えば、
米国特許第５，０４３，３００号（１９９１年８月２７
日に公開され、本開示の一部としてここに組み入れられ
ている）には洗浄した半導体ウェーハ上にチタン層を堆
積させることが教示されている。次に、酸素を含むガス
に晒さないよう注意しながら、真空堆積室からアニーリ
ング室へウェーハが移される。アニーリング室内で、ウ
ェーハは窒素雰囲気内でおよそ５００℃から６９５℃の
温度でおよそ２０から６０秒アニールされる。このプロ
セスステップによりチタンシリサイド層が形成され、シ
リサイド上に窒化チタン層が形成される。さらに、シリ
コン酸化物の表面上に堆積されているチタンが反応して
窒化チタンが形成される。次に、ウェーハ温度がおよそ
８００℃から９００℃へ高められてチタンシリサイドが
安定相へ変換される。次に、ウェーハをエッチングして
窒化チタンが除去される。
シリサイド層を作り出すことが知られている。例えば、
米国特許第５，０４３，３００号（１９９１年８月２７
日に公開され、本開示の一部としてここに組み入れられ
ている）には洗浄した半導体ウェーハ上にチタン層を堆
積させることが教示されている。次に、酸素を含むガス
に晒さないよう注意しながら、真空堆積室からアニーリ
ング室へウェーハが移される。アニーリング室内で、ウ
ェーハは窒素雰囲気内でおよそ５００℃から６９５℃の
温度でおよそ２０から６０秒アニールされる。このプロ
セスステップによりチタンシリサイド層が形成され、シ
リサイド上に窒化チタン層が形成される。さらに、シリ
コン酸化物の表面上に堆積されているチタンが反応して
窒化チタンが形成される。次に、ウェーハ温度がおよそ
８００℃から９００℃へ高められてチタンシリサイドが
安定相へ変換される。次に、ウェーハをエッチングして
窒化チタンが除去される。
【０００７】日本の神奈川県で１９９５年８月に行われ
た日本応用物理協会の会合で２つの論文が発表された。
オーフチ等の論文“Ｔｈｅｏｒｅｔｉｃａｌ Ｓｔｕｄ
ｙｏｎ Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｃ５４ ｔｏ
Ｃ４９ Ｐｈａｓｅ Ｔｒａｎｓｉｔｉｏｎ ｏｆ
ＴｉＳｉ2 ”ではＴｉＳｉ2 の相変化に応力がどのよう
に影響を及ぼすかが理論的に研究されている。この論文
に、著者はＣ４９およびＣ５４構造ＴｉＳｉ2 の総エネ
ルギーの体積依存性を示す図面を添付している。体積は
応力を加えないＣ５４のそれにより正規化されている。
体積が１．０８を越えて膨張すると、Ｃ５４の総エネル
ギーはＣ４９のそれよりも高くなる。この値はエネルギ
ー対体積の関係を微分して得られる３８０ＭＰａの引張
応力に対応する。この論文において、著者は引張応力が
３８０ＭＰａを越えるとＣ４９からＣ５４への相変化は
起こらないと結論している。
た日本応用物理協会の会合で２つの論文が発表された。
オーフチ等の論文“Ｔｈｅｏｒｅｔｉｃａｌ Ｓｔｕｄ
ｙｏｎ Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ Ｃ５４ ｔｏ
Ｃ４９ Ｐｈａｓｅ Ｔｒａｎｓｉｔｉｏｎ ｏｆ
ＴｉＳｉ2 ”ではＴｉＳｉ2 の相変化に応力がどのよう
に影響を及ぼすかが理論的に研究されている。この論文
に、著者はＣ４９およびＣ５４構造ＴｉＳｉ2 の総エネ
ルギーの体積依存性を示す図面を添付している。体積は
応力を加えないＣ５４のそれにより正規化されている。
体積が１．０８を越えて膨張すると、Ｃ５４の総エネル
ギーはＣ４９のそれよりも高くなる。この値はエネルギ
ー対体積の関係を微分して得られる３８０ＭＰａの引張
応力に対応する。この論文において、著者は引張応力が
３８０ＭＰａを越えるとＣ４９からＣ５４への相変化は
起こらないと結論している。
【０００８】また、この会議において、カワムラ等は
“Ｓｔｒｅｓｓ Ｅｆｆｅｃｔ ｏｎｔｈｅ Ｃ４９−
Ｃ５４ Ｐｈａｓｅ Ｔｒａｎｓｉｔｉｏｎ ｏｆ Ｔ
ｉＳｉ2 ”という表題の論文を発表している。ＴｉＳｉ
2 の形成において、いわゆる２ステップアニーリングプ
ロセスが一般的に使用される。最初のステップで、Ｔｉ
／Ｓｉの２層（パターン化されていたりいなかったりす
る）が低温でアニールされてＣ４９相ＴｉＳｉ2 を形成
する。次に、第２のステップで、Ｃ４９相ＴｉＳｉ2 が
高温でアニールされてＣ５４相へ変化する。この論文の
著者は、圧縮応力を加えてＳｉウェーハの背面にチタン
層を堆積させることにより、Ｃ４９からＣ５４への相変
化を強化しようとした。彼らは前面および背面の両方に
Ｔｉ層を堆積させ、次にウェーハを６００℃でアルゴン
雰囲気内で１５分間アニールして両面にＣ４９ＴｉＳｉ
2 を形成した。その後、ウェーハを６５０℃でアルゴン
雰囲気内で３０秒間アニールしてＣ５４ＴｉＳｉ2 を形
成した。
“Ｓｔｒｅｓｓ Ｅｆｆｅｃｔ ｏｎｔｈｅ Ｃ４９−
Ｃ５４ Ｐｈａｓｅ Ｔｒａｎｓｉｔｉｏｎ ｏｆ Ｔ
ｉＳｉ2 ”という表題の論文を発表している。ＴｉＳｉ
2 の形成において、いわゆる２ステップアニーリングプ
ロセスが一般的に使用される。最初のステップで、Ｔｉ
／Ｓｉの２層（パターン化されていたりいなかったりす
る）が低温でアニールされてＣ４９相ＴｉＳｉ2 を形成
する。次に、第２のステップで、Ｃ４９相ＴｉＳｉ2 が
高温でアニールされてＣ５４相へ変化する。この論文の
著者は、圧縮応力を加えてＳｉウェーハの背面にチタン
層を堆積させることにより、Ｃ４９からＣ５４への相変
化を強化しようとした。彼らは前面および背面の両方に
Ｔｉ層を堆積させ、次にウェーハを６００℃でアルゴン
雰囲気内で１５分間アニールして両面にＣ４９ＴｉＳｉ
2 を形成した。その後、ウェーハを６５０℃でアルゴン
雰囲気内で３０秒間アニールしてＣ５４ＴｉＳｉ2 を形
成した。
【０００９】この論文には、前面のＴｉＳｉ2 層のシー
ト抵抗をアニーリング時間（各３０秒間の６５０℃での
いくつかのアニーリングサイクル）の関数としてどのよ
うに減少するかを示す図面が含まれている。背面のＴｉ
の厚さはもう１つのパラメータとして変動された。結果
はＴｉＳｉ2 のシート抵抗が背面のＴｉの厚さの増加と
共に迅速に減少することを示している。著者は前面のＴ
ｉＳｉ2 層に加えた応力を測定して、背面ＴｉＳｉ2 が
ある時に圧縮応力が加わったことを発見した。
ト抵抗をアニーリング時間（各３０秒間の６５０℃での
いくつかのアニーリングサイクル）の関数としてどのよ
うに減少するかを示す図面が含まれている。背面のＴｉ
の厚さはもう１つのパラメータとして変動された。結果
はＴｉＳｉ2 のシート抵抗が背面のＴｉの厚さの増加と
共に迅速に減少することを示している。著者は前面のＴ
ｉＳｉ2 層に加えた応力を測定して、背面ＴｉＳｉ2 が
ある時に圧縮応力が加わったことを発見した。
【００１０】もう１つの周知のプロセスはキャップドシ
リサイドプロセスであり、そこではシリサイド反応を実
行する前にメタル層をキャップ材料で被覆することによ
り、酸素コンタミネーションの問題が回避される。キャ
ップ窒化物を使用するプロセスが、本開示の一部として
ここに組み入れられている、米国特許第４，９４０，５
０９号に教示されている。この教示では、製造されるウ
ェーハの露出されたシリコン部分にシリサイドメタルが
堆積される。次に、メタル上に５００Åの窒化シリコン
が堆積されデバイスを加熱して露出されたシリコン部分
とメタルを反応させメタルシリサイドを形成する。次
に、シリサイド層の導電特性に悪影響を与えることなく
窒化物層を除去することができる。シリサイド反応温度
が７００℃よりも低ければ、ＴｉＳｉ2 の２つの共存す
るＣ４９およびＣ５４相が生成されているはずである。
より満足なレベルの導電率を達成するために、従来技術
はシリサイドされない反応物を取り除いた後で、ウェー
ハを高温アニールすることを教示している。酸化物キャ
ップされたチタンシリサイドを形成することは、本開示
の一部としてここに組み入れられている、米国特許第
４，６９０，７３０号にも教示されている。
リサイドプロセスであり、そこではシリサイド反応を実
行する前にメタル層をキャップ材料で被覆することによ
り、酸素コンタミネーションの問題が回避される。キャ
ップ窒化物を使用するプロセスが、本開示の一部として
ここに組み入れられている、米国特許第４，９４０，５
０９号に教示されている。この教示では、製造されるウ
ェーハの露出されたシリコン部分にシリサイドメタルが
堆積される。次に、メタル上に５００Åの窒化シリコン
が堆積されデバイスを加熱して露出されたシリコン部分
とメタルを反応させメタルシリサイドを形成する。次
に、シリサイド層の導電特性に悪影響を与えることなく
窒化物層を除去することができる。シリサイド反応温度
が７００℃よりも低ければ、ＴｉＳｉ2 の２つの共存す
るＣ４９およびＣ５４相が生成されているはずである。
より満足なレベルの導電率を達成するために、従来技術
はシリサイドされない反応物を取り除いた後で、ウェー
ハを高温アニールすることを教示している。酸化物キャ
ップされたチタンシリサイドを形成することは、本開示
の一部としてここに組み入れられている、米国特許第
４，６９０，７３０号にも教示されている。
【００１１】
【発明が解決しようとする課題】本発明は従来技術の問
題点を克服するシリサイド領域の形成方法を教示するも
のである。特に、実質的にＣ５４相であるチタンシリサ
イド領域の簡単な形成方法が本発明により提供される。
実施例では、本方法は２つの加熱ステップを使用し第２
の加熱ステップ中に圧縮応力が加わるようにされる。こ
のユニークな方法により高導電率シリサイド層の形成が
容易になる。
題点を克服するシリサイド領域の形成方法を教示するも
のである。特に、実質的にＣ５４相であるチタンシリサ
イド領域の簡単な形成方法が本発明により提供される。
実施例では、本方法は２つの加熱ステップを使用し第２
の加熱ステップ中に圧縮応力が加わるようにされる。こ
のユニークな方法により高導電率シリサイド層の形成が
容易になる。
【００１２】
【課題を解決するための手段】一実施例では、シリコン
層上にシリサイドメタル層が形成される。次に、これら
の層を第１の温度まで加熱してシリサイド層を形成す
る。このシリサイド層は実質的に第１の相である。次
に、応力を加えながらシリサイド層を加熱して実質的に
第２の相のシリサイド層を形成することができる。
層上にシリサイドメタル層が形成される。次に、これら
の層を第１の温度まで加熱してシリサイド層を形成す
る。このシリサイド層は実質的に第１の相である。次
に、応力を加えながらシリサイド層を加熱して実質的に
第２の相のシリサイド層を形成することができる。
【００１３】一実施例では、シリコン層および耐火メタ
ルを第１の温度まで加熱してシリサイドが生成される。
シリコン領域上に酸化物や窒化物等の絶縁層が堆積され
る。次に、絶縁体を除去せずに、シリサイドが第２のよ
り高い温度まで加熱される。
ルを第１の温度まで加熱してシリサイドが生成される。
シリコン領域上に酸化物や窒化物等の絶縁層が堆積され
る。次に、絶縁体を除去せずに、シリサイドが第２のよ
り高い温度まで加熱される。
【００１４】好ましい実施例では、チタンシリサイド層
が形成される。シリサイド領域上にチタン層を形成した
後で、典型的には５５０℃と６００℃の間である第１の
温度までデバイスが加熱される。このアニールステップ
により実質的にＣ４９相のチタンシリサイド層が形成さ
れる。チタンシリサイド層上にキャップ層（例えば、酸
化物もしくは窒化物層）を形成することができる。この
キャップ層はシリサイド層に圧縮応力を加えるように堆
積される。次に、実質的にＣ５４相のチタンシリサイド
が形成されるようにシリサイド層を第２の温度まで加熱
することができる。
が形成される。シリサイド領域上にチタン層を形成した
後で、典型的には５５０℃と６００℃の間である第１の
温度までデバイスが加熱される。このアニールステップ
により実質的にＣ４９相のチタンシリサイド層が形成さ
れる。チタンシリサイド層上にキャップ層（例えば、酸
化物もしくは窒化物層）を形成することができる。この
キャップ層はシリサイド層に圧縮応力を加えるように堆
積される。次に、実質的にＣ５４相のチタンシリサイド
が形成されるようにシリサイド層を第２の温度まで加熱
することができる。
【００１５】したがって、一局面において本発明はＣ４
９チタンシリサイドの形成後にキャップ層を堆積するこ
とを教示するものである。キャップ層はその応力が引張
応力として制御される。その結果、Ｃ４９チタンシリサ
イドの応力はこのキャップ層堆積により圧縮応力として
制御される。したがって、Ｃ４９相からＣ５４相への変
化は自由エネルギー障壁を最小限に抑えることにより、
うまく制御される。
９チタンシリサイドの形成後にキャップ層を堆積するこ
とを教示するものである。キャップ層はその応力が引張
応力として制御される。その結果、Ｃ４９チタンシリサ
イドの応力はこのキャップ層堆積により圧縮応力として
制御される。したがって、Ｃ４９相からＣ５４相への変
化は自由エネルギー障壁を最小限に抑えることにより、
うまく制御される。
【００１６】その結果、本発明により実用的で低コスト
の低抵抗配線形成方法が提供される。二酸化シリコンお
よび窒化シリコン等の標準材料を使用してキャップ層を
形成できるため、付加製造装置や困難な処理技術は不要
である。
の低抵抗配線形成方法が提供される。二酸化シリコンお
よび窒化シリコン等の標準材料を使用してキャップ層を
形成できるため、付加製造装置や困難な処理技術は不要
である。
【００１７】
【発明の実施の形態】以下にさまざまな実施例の製作お
よび使用について詳細に検討する。しかしながら、本発
明により多様な特定の状況で実施できる多くの発明概念
が提供される。検討する特定の実施例は本発明を製作お
よび使用するための特定の方法を単に例示するにすぎ
ず、発明の範囲を制限するものではない。
よび使用について詳細に検討する。しかしながら、本発
明により多様な特定の状況で実施できる多くの発明概念
が提供される。検討する特定の実施例は本発明を製作お
よび使用するための特定の方法を単に例示するにすぎ
ず、発明の範囲を制限するものではない。
【００１８】本発明は従来技術の方法の欠点の多くを克
服するメタルシリサイドの形成方法を教示するものであ
る。一局面において、本発明はシリサイドの形成中に応
力を加えようとするものである。この応力によりシリサ
イド領域の形成が容易になる。
服するメタルシリサイドの形成方法を教示するものであ
る。一局面において、本発明はシリサイドの形成中に応
力を加えようとするものである。この応力によりシリサ
イド領域の形成が容易になる。
【００１９】好ましい実施例では、チタンシリサイド領
域が形成される。従来技術の困難を克服するために、チ
タンシリサイド領域上にキャップ層が形成される。キャ
ップ層の応力の制御が提案される。
域が形成される。従来技術の困難を克服するために、チ
タンシリサイド領域上にキャップ層が形成される。キャ
ップ層の応力の制御が提案される。
【００２０】この目標を達成するための単純化したプロ
セスフロー図を図１に示す。ステップ１において、シリ
コン層が設けられる。次に、ステップ２において、シリ
コン層上にチタン層が形成される。図示するプロセスフ
ローのステップ３において、シリコンおよびチタン層を
加熱してチタンシリサイド層が形成される。典型的に、
この加熱すなわちアニーリングステップは比較的低温で
実行され、したがって、チタンシリサイドの準安定Ｃ４
９相が形成される。ステップ４において、シリコン領域
上にキャップ層が形成される。次に、シリサイド層をキ
ャップと共により高い温度で加熱してＣ５４相チタンシ
リサイドが形成される。
セスフロー図を図１に示す。ステップ１において、シリ
コン層が設けられる。次に、ステップ２において、シリ
コン層上にチタン層が形成される。図示するプロセスフ
ローのステップ３において、シリコンおよびチタン層を
加熱してチタンシリサイド層が形成される。典型的に、
この加熱すなわちアニーリングステップは比較的低温で
実行され、したがって、チタンシリサイドの準安定Ｃ４
９相が形成される。ステップ４において、シリコン領域
上にキャップ層が形成される。次に、シリサイド層をキ
ャップと共により高い温度で加熱してＣ５４相チタンシ
リサイドが形成される。
【００２１】Ｃ５４相はＣ４９相よりもパッキング密度
が高いため、引張応力によりＣ４９からＣ５４への相変
化は困難となる。このパッキング密度の差により、図２
ａに示すような体積差が生じる。この実施例では、Ｃ４
９相材料はＬo 単位の幅であり、Ｃ５４相材料はΔＬ単
位だけ短い。（図２ａは１次元で例示されているが、実
際の材料は３次元の全てに差がある。）Ｃ５４チタンシ
リサイドが強制的に１．０８倍に膨張されると、Ｃ４９
の総エネルギーはＣ５４のそれよりも小さくなる。した
がって、Ｃ４９は引張応力を加えられて安定化する。Ｃ
４９からＣ５４への変化を容易にするために、相変化を
伴う引張応力を解消しなければならない。すなわち、相
変化の前に（すなわち、第２のアニーリングの前に）Ｃ
４９へ圧縮応力を加えることにより、引張応力を回避す
ることができる。
が高いため、引張応力によりＣ４９からＣ５４への相変
化は困難となる。このパッキング密度の差により、図２
ａに示すような体積差が生じる。この実施例では、Ｃ４
９相材料はＬo 単位の幅であり、Ｃ５４相材料はΔＬ単
位だけ短い。（図２ａは１次元で例示されているが、実
際の材料は３次元の全てに差がある。）Ｃ５４チタンシ
リサイドが強制的に１．０８倍に膨張されると、Ｃ４９
の総エネルギーはＣ５４のそれよりも小さくなる。した
がって、Ｃ４９は引張応力を加えられて安定化する。Ｃ
４９からＣ５４への変化を容易にするために、相変化を
伴う引張応力を解消しなければならない。すなわち、相
変化の前に（すなわち、第２のアニーリングの前に）Ｃ
４９へ圧縮応力を加えることにより、引張応力を回避す
ることができる。
【００２２】Ｃ４９に必要な圧縮応力の量は、次のよう
に算出することができる。
に算出することができる。
【数１】
【００２３】この等式で、ＥはＣ４９ＴｉＳｉ2 のヤン
グ率でありΔＬおよびＬo は図２ａに明示されたディメ
ンジョンである。
グ率でありΔＬおよびＬo は図２ａに明示されたディメ
ンジョンである。
【００２４】図２ｂに示す一実施例では、シリサイド層
１２上にキャップ層１４を堆積することにより圧縮応力
を達成することができる。酸化物や窒化物層１４内の応
力は圧力、温度、およびＲＦ電力（プラズマプロセスを
使用する場合）等のプロセス条件を変えて制御すること
ができる。このキャップ層１４はチタンシリサイド層１
２内の引張応力を調整するのに使用することができる。
図２ｂにおいて、キャップ層１４内の内向きの矢符は引
張応力を示すのに使用され、チタンシリサイド層１２内
の外向きの矢符は圧縮応力を示すのに使用される。
１２上にキャップ層１４を堆積することにより圧縮応力
を達成することができる。酸化物や窒化物層１４内の応
力は圧力、温度、およびＲＦ電力（プラズマプロセスを
使用する場合）等のプロセス条件を変えて制御すること
ができる。このキャップ層１４はチタンシリサイド層１
２内の引張応力を調整するのに使用することができる。
図２ｂにおいて、キャップ層１４内の内向きの矢符は引
張応力を示すのに使用され、チタンシリサイド層１２内
の外向きの矢符は圧縮応力を示すのに使用される。
【００２５】次に、この方法を利用する２つの代表的な
プロセスフローについて説明する。最初のフローは図３
ａ−図３ｇを参照して説明し、第２のフローは図４ａ−
図４ｇを参照して説明する。
プロセスフローについて説明する。最初のフローは図３
ａ−図３ｇを参照して説明し、第２のフローは図４ａ−
図４ｇを参照して説明する。
【００２６】最初に図３ａを参照して、領域１６が設け
られる。一実施例では、領域１６はゲート酸化物、フィ
ールド酸化物あるいは層間酸化物等の二酸化シリコン領
域を含むことができる。他の実施例では、異なる領域が
考えられる。例えば、領域１６は窒化物層や半導体領域
とすることができる。層１０が付着するかぎり、特定の
開始材料は本発明にとって重要ではない。
られる。一実施例では、領域１６はゲート酸化物、フィ
ールド酸化物あるいは層間酸化物等の二酸化シリコン領
域を含むことができる。他の実施例では、異なる領域が
考えられる。例えば、領域１６は窒化物層や半導体領域
とすることができる。層１０が付着するかぎり、特定の
開始材料は本発明にとって重要ではない。
【００２７】領域１６の上にシリコン層１０が形成され
る。好ましい実施例では、例えば化学気相成長により、
多結晶質シリコン領域が堆積される。必須ではないが、
好ましくは、このポリシリコン層１０はドープされる。
さらに、シリコン領域１０はアモルファスシリコンもし
くは単結晶シリコンにより構成することができる。ま
た、下層領域１６およびシリコン層１０は単一領域とす
ることができる。
る。好ましい実施例では、例えば化学気相成長により、
多結晶質シリコン領域が堆積される。必須ではないが、
好ましくは、このポリシリコン層１０はドープされる。
さらに、シリコン領域１０はアモルファスシリコンもし
くは単結晶シリコンにより構成することができる。ま
た、下層領域１６およびシリコン層１０は単一領域とす
ることができる。
【００２８】図３ｂに示すように、シリコン層１０上に
チタン層１４が形成される。このチタン膜１４はスパッ
タその他の方法で形成することができる。
チタン層１４が形成される。このチタン膜１４はスパッ
タその他の方法で形成することができる。
【００２９】図３ｃおよび図３ｄに示すように、シリコ
ンおよびチタン領域１０，２０上に配線パターンが形成
される。この実施例では、ホトレジスト層１８がパター
ン化され、次に従来のドライエッチャーを使用してポリ
シリコンおよびチタン層１０，１２がエッチングされ
る。他のエッチング技術を使用することもできる。
ンおよびチタン領域１０，２０上に配線パターンが形成
される。この実施例では、ホトレジスト層１８がパター
ン化され、次に従来のドライエッチャーを使用してポリ
シリコンおよびチタン層１０，１２がエッチングされ
る。他のエッチング技術を使用することもできる。
【００３０】レジスト材料１８を除去した後で、その領
域を第１の温度まで加熱することによりポリシリコン層
１０上にチタンシリサイド１２が形成される。この温度
はおよそ５００℃から８００℃の範囲とすることがで
き、好ましくはおよそ５５０℃と６００℃の間とされ
る。このアニールステップは窒素および水素環境内で実
行することができる。反応室はおよそ５０および５００
パスカル間の圧力に維持することができる。
域を第１の温度まで加熱することによりポリシリコン層
１０上にチタンシリサイド１２が形成される。この温度
はおよそ５００℃から８００℃の範囲とすることがで
き、好ましくはおよそ５５０℃と６００℃の間とされ
る。このアニールステップは窒素および水素環境内で実
行することができる。反応室はおよそ５０および５００
パスカル間の圧力に維持することができる。
【００３１】ポストアニール構造を図３ｅに示す。図か
らお判りのように、チタン層２０およびポリシリコン層
１０は反応してチタンシリサイド領域１２を形成してい
る。実施例では、ポリシリコン材料１０が幾分残るが、
層１０全体を反応により消滅させることができる。
らお判りのように、チタン層２０およびポリシリコン層
１０は反応してチタンシリサイド領域１２を形成してい
る。実施例では、ポリシリコン材料１０が幾分残るが、
層１０全体を反応により消滅させることができる。
【００３２】さらに、チタンシリサイド領域１２上に窒
化チタン領域２２を形成することができる。図３ｆに示
すように、非反応チタンおよび窒化チタン領域２２は取
り除かれる。それはＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ディップを使
用して行うことができる。このようにして、図３ｆに示
す構造はポリシリコン１０上に形成されたＣ４９チタン
シリサイド相１２を有する。
化チタン領域２２を形成することができる。図３ｆに示
すように、非反応チタンおよび窒化チタン領域２２は取
り除かれる。それはＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ディップを使
用して行うことができる。このようにして、図３ｆに示
す構造はポリシリコン１０上に形成されたＣ４９チタン
シリサイド相１２を有する。
【００３３】このプロセスフローの次のステップはチタ
ンシリサイド領域１２上にキャップ層１４を堆積するこ
とである。このステップは、減圧ＣＶＤ（ＬＰＣＶＤ）
もしくはプラズマＣＶＤ（ＰＥＣＶＤ）により二酸化ケ
イ素（ＳｉＯ2 ）等の酸化物や窒化ケイ素（Ｓｉ
3 Ｎ4 ）等の窒化物を堆積して形成することができる。
ンシリサイド領域１２上にキャップ層１４を堆積するこ
とである。このステップは、減圧ＣＶＤ（ＬＰＣＶＤ）
もしくはプラズマＣＶＤ（ＰＥＣＶＤ）により二酸化ケ
イ素（ＳｉＯ2 ）等の酸化物や窒化ケイ素（Ｓｉ
3 Ｎ4 ）等の窒化物を堆積して形成することができる。
【００３４】キャップ層１４の引張応力を調整してＣ４
９相ＴｉＳｉ2 の応力を圧縮性に調整することができ
る。堆積プロセス中にプロセス条件を変えることによ
り、酸化物（もしくは窒化物）層１４の応力を変えるこ
とができる。例えば、プロセス圧力、ＲＦ電力および温
度はＰＥＣＶＤにより形成される酸化物の応力に影響を
及ぼす。
９相ＴｉＳｉ2 の応力を圧縮性に調整することができ
る。堆積プロセス中にプロセス条件を変えることによ
り、酸化物（もしくは窒化物）層１４の応力を変えるこ
とができる。例えば、プロセス圧力、ＲＦ電力および温
度はＰＥＣＶＤにより形成される酸化物の応力に影響を
及ぼす。
【００３５】表１−３は、あるプロセスパラメータを変
えることにより応力がどのように変わるかを示す例であ
る。
えることにより応力がどのように変わるかを示す例であ
る。
【００３６】
【表１】ＲＦ電力 応力 ３６０Ｗ ５０ＭＰａ ４５０Ｗ −２５ＭＰａ ５４０Ｗ −８０ＭＰａ 圧力＝９ｔｏｒｒ；ガスフロー：ＴＥＯＳ＝５００ｓｃ
ｃｍ，Ｏ2 ＝４５０ｓｃｃｍ；温度＝３９０℃。
ｃｍ，Ｏ2 ＝４５０ｓｃｃｍ；温度＝３９０℃。
【００３７】
【表２】温度 応力 ３１２℃ ４０ＭＰａ ３９０℃ −２５ＭＰａ ４２９℃ −５０ＭＰａ 圧力＝９ｔｏｒｒ；電力＝４５０ｗ；ガスフロー：ＴＥ
ＯＳ＝５００ｓｃｃｍ，Ｏ2 ＝４５０ｓｃｃｍ。
ＯＳ＝５００ｓｃｃｍ，Ｏ2 ＝４５０ｓｃｃｍ。
【００３８】
【表３】 低周波数電力 酸化物応力 窒化物応力 （総電力の％） ０ ９０ＭＰａ ５００ＭＰａ ２０ −７５ＭＰａ ２２０ＭＰａ ４０ −２１０ＭＰａ −１８０ＭＰａ ６０ −２４０ＭＰａ −４７０ＭＰａ プロセス条件： 酸化物：ＴＥＯＳ＝１．８ｍｌ／分，Ｏ2 ＝５ｓｌｍ，温度＝４００℃，圧力＝ ２．２Ｔｏｒｒ，ＲＦ＝１Ｋｗ 窒化物：ＳｉＨ4 ＝０．２３ｓｌｍ，ＮＨ3 ＝２ｓｌｍ，Ｎ2 ＝０．６ｓｌｍ， 温度＝４００℃，圧力＝２．３Ｔｏｒｒ，ＲＦ＝１ｋＷ。
【００３９】表３の例は二重周波数（１３．６５ＭＨｚ
／３５０ＫＨｚ）ＰＥＣＶＤ酸化物および窒化物の応力
制御に関連する論文から取り上げたものである。この論
文で、著者は酸化物および窒化物膜の応力を低周波電力
により制御できることを明示している。本開示の一部と
してここに組み入れられている、ＥＣＳ ９ｔｈ Ｓｙ
ｍｐｏｓｉｕｍ ｏｆ Ｐｌａｓｍａ Ｐｒｏｃｅｓｓ
ｉｎｇ， Ｎｏ．１３１，のティ．エッチ．ウー等の論
文“Ｃｏｎｔｒｏｌ ｏｆ Ｓｔｒｅｓｓ，Ｓｔａｂｉ
ｌｉｔｙ，ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｒｏｐｅ
ｒｔｉｅｓ ｏｆ ＰＥＣＶＤ Ｄｉｅｌｅｃｔｒｉｃ
Ｆｉｌｍ ｆｏｒ ＧａＡｓ ａｎｄＳｉ Ａｐｐｌ
ｉｃａｔｉｏｎｓ”。
／３５０ＫＨｚ）ＰＥＣＶＤ酸化物および窒化物の応力
制御に関連する論文から取り上げたものである。この論
文で、著者は酸化物および窒化物膜の応力を低周波電力
により制御できることを明示している。本開示の一部と
してここに組み入れられている、ＥＣＳ ９ｔｈ Ｓｙ
ｍｐｏｓｉｕｍ ｏｆ Ｐｌａｓｍａ Ｐｒｏｃｅｓｓ
ｉｎｇ， Ｎｏ．１３１，のティ．エッチ．ウー等の論
文“Ｃｏｎｔｒｏｌ ｏｆ Ｓｔｒｅｓｓ，Ｓｔａｂｉ
ｌｉｔｙ，ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｒｏｐｅ
ｒｔｉｅｓ ｏｆ ＰＥＣＶＤ Ｄｉｅｌｅｃｔｒｉｃ
Ｆｉｌｍ ｆｏｒ ＧａＡｓ ａｎｄＳｉ Ａｐｐｌ
ｉｃａｔｉｏｎｓ”。
【００４０】本発明におけるキャップ層１４の堆積は、
さまざまなプロセスを使用して行うことができる。例え
ば、ＣＶＤ酸化物（もしくは窒化物）堆積技術には熱Ｃ
ＶＤ、従来のＰＥＣＶＤ、ＥＣＲ（Ｅｌｅｃｔｒｉｃａ
ｌ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）および
二重周波数ＣＶＤが含まれる。これらのいずれかにより
形成される膜の応力は、プロセス条件を制御することに
より実験的に制御することができる。確かに、応力の範
囲は特定のＣＶＤ方法によって決まる。したがって、適
切なＣＶＤ方法およびプロセス条件を選択することによ
りＴｉＳｉ2 の必要な応力を得ることができる。
さまざまなプロセスを使用して行うことができる。例え
ば、ＣＶＤ酸化物（もしくは窒化物）堆積技術には熱Ｃ
ＶＤ、従来のＰＥＣＶＤ、ＥＣＲ（Ｅｌｅｃｔｒｉｃａ
ｌ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）および
二重周波数ＣＶＤが含まれる。これらのいずれかにより
形成される膜の応力は、プロセス条件を制御することに
より実験的に制御することができる。確かに、応力の範
囲は特定のＣＶＤ方法によって決まる。したがって、適
切なＣＶＤ方法およびプロセス条件を選択することによ
りＴｉＳｉ2 の必要な応力を得ることができる。
【００４１】キャップ層の必要な応力は次のようにして
推定される。Ｃ４９ＴｉＳｉ2 の形成温度（５５０−６
００℃）における固有応力を予め知らなければならな
い。表４に示す例はＴｉＳｉ2 応力の研究に関する論文
から取り上げたものである。表４には必要な応力（−３
８０ＭＰａ）に達するための付加応力も示されている。
応力の強い温度依存性を示さない二重周波数ＰＥＣＶＤ
により形成される酸化物もしくは窒化物としてキャップ
層が選択されておれば、ＴｉＳｉ2 の応力制御は容易に
なる。
推定される。Ｃ４９ＴｉＳｉ2 の形成温度（５５０−６
００℃）における固有応力を予め知らなければならな
い。表４に示す例はＴｉＳｉ2 応力の研究に関する論文
から取り上げたものである。表４には必要な応力（−３
８０ＭＰａ）に達するための付加応力も示されている。
応力の強い温度依存性を示さない二重周波数ＰＥＣＶＤ
により形成される酸化物もしくは窒化物としてキャップ
層が選択されておれば、ＴｉＳｉ2 の応力制御は容易に
なる。
【００４２】
【表４】
【００４３】好ましい実施例では、二重周波数ＣＶＤプ
ロセスが使用される。ある範囲の応力がプロセス条件に
より広範に変動されるため、膜厚を最小限に抑えて必要
な応力に達するのはかなり容易なことである。二重周波
数ＰＥＣＶＤによる酸化物もしくは窒化物堆積のある範
囲のプロセスパラメータを表５に示す。しかしながら、
パラメータのこの特定の組合せは一意的なものではな
い。いくつかのこのパラメータを変えることにより、多
数の組合せを引き出すことができる。
ロセスが使用される。ある範囲の応力がプロセス条件に
より広範に変動されるため、膜厚を最小限に抑えて必要
な応力に達するのはかなり容易なことである。二重周波
数ＰＥＣＶＤによる酸化物もしくは窒化物堆積のある範
囲のプロセスパラメータを表５に示す。しかしながら、
パラメータのこの特定の組合せは一意的なものではな
い。いくつかのこのパラメータを変えることにより、多
数の組合せを引き出すことができる。
【００４４】
【表５】 プロセスパラメータ 酸化物 窒化物 温度 400 ±10℃ 400±10℃ 圧力 2.2 ±0.1torr 2.2 ±0.1torr 電力 1.0 ±0.05kW 1.0 ±0.05kW 低周波数％ 0 0-30 ガスフロー TEOS 1.8±0.1ml/分 -- O2 5±0.2slm -- SiH4 -- 0.23±0.01slm NH3 -- 2.0±0.1slm N2 -- 0.6±0.03slm
【００４５】キャップ層が正しい位置に形成された後
で、第２のアニーリングステップが行われる。好ましく
は、このアニールはおよそ７００℃から７５０℃の間で
行われるが、より一般的にはおよそ７００℃から９００
℃の範囲内で行われる。この第２のアニーリングステッ
プによりＣ５４相チタンシリサイドが形成される。一実
施例では、第２のアニールは７００℃から７５０℃の間
の温度、５０から５００Ｐａの圧力でＨ2 ＋Ｎ2 もしく
はＮ2 環境で行われる。
で、第２のアニーリングステップが行われる。好ましく
は、このアニールはおよそ７００℃から７５０℃の間で
行われるが、より一般的にはおよそ７００℃から９００
℃の範囲内で行われる。この第２のアニーリングステッ
プによりＣ５４相チタンシリサイドが形成される。一実
施例では、第２のアニールは７００℃から７５０℃の間
の温度、５０から５００Ｐａの圧力でＨ2 ＋Ｎ2 もしく
はＮ2 環境で行われる。
【００４６】それほど好ましくない実施例では、第１お
よび第２のアニーリングステップはキャップ層１４を形
成した後で行うことができる。このプロセスがそれほど
好ましくない理由は、キャップ層１４内の応力の制御が
より困難なことである。しかしながら、前記したように
プロセスパラメータを調整することにより必要な応力制
御を達成することができ、したがって本発明にはこの実
施例も含まれるものとする。
よび第２のアニーリングステップはキャップ層１４を形
成した後で行うことができる。このプロセスがそれほど
好ましくない理由は、キャップ層１４内の応力の制御が
より困難なことである。しかしながら、前記したように
プロセスパラメータを調整することにより必要な応力制
御を達成することができ、したがって本発明にはこの実
施例も含まれるものとする。
【００４７】次に、図４ａ−４ｇを参照して、第２の実
施例のプロセスフローを示す。図からお判りのように、
配線のパターニングステップが最終シリサイド領域の形
成後に行われる点を除けば、第２のプロセスフローは第
１のプロセスフローに非常に類似している。第１の実施
例について説明した処理の詳細はこの実施例にも適用さ
れ、その逆もいえる。
施例のプロセスフローを示す。図からお判りのように、
配線のパターニングステップが最終シリサイド領域の形
成後に行われる点を除けば、第２のプロセスフローは第
１のプロセスフローに非常に類似している。第１の実施
例について説明した処理の詳細はこの実施例にも適用さ
れ、その逆もいえる。
【００４８】次に、図４ａおよび４ｂを参照して、前記
したように、領域１６上にシリコン層１０およびチタン
層２０が形成される。次に、第１のアニールステップを
行ってチタンシリサイド層１２および窒化チタン層２２
を形成することができる（図４ｃ）。図４ｄにおいて窒
化チタン層２２をが除去された後で、キャップ層１４が
形成される（図４ｅ）。前記したように、キャップ層は
窒化物もしくは酸化物層の減圧ＣＶＤもしくはプラズマ
ＣＶＤで形成することができる。
したように、領域１６上にシリコン層１０およびチタン
層２０が形成される。次に、第１のアニールステップを
行ってチタンシリサイド層１２および窒化チタン層２２
を形成することができる（図４ｃ）。図４ｄにおいて窒
化チタン層２２をが除去された後で、キャップ層１４が
形成される（図４ｅ）。前記したように、キャップ層は
窒化物もしくは酸化物層の減圧ＣＶＤもしくはプラズマ
ＣＶＤで形成することができる。
【００４９】図４ｆにおいて、デバイス上にレジスト層
１８が形成されパターン化される。所望により、次に配
線領域を形成することができる。この最終構造を図４ｇ
に示す。
１８が形成されパターン化される。所望により、次に配
線領域を形成することができる。この最終構造を図４ｇ
に示す。
【００５０】さらにもう１つの実施例を図５ａ−５ｅに
示す。この実施例は自己整合シリサイド（サリサイド）
プロセスを利用している。この状況において、自己整合
プロセスは所望位置にシリサイドを形成するのにマスキ
ングステップのいらないプロセスである。これらの図に
おいて、シリサイド化できるデバイスの任意の例として
電界効果型トランジスタが図示されている。最初に図５
ａを参照して、３つのシリコン層１０ｓ，１０ｇ，１０
ｄ（すなわち、トランジスタのソース、ゲートおよびド
レイン）がシリサイド化される。
示す。この実施例は自己整合シリサイド（サリサイド）
プロセスを利用している。この状況において、自己整合
プロセスは所望位置にシリサイドを形成するのにマスキ
ングステップのいらないプロセスである。これらの図に
おいて、シリサイド化できるデバイスの任意の例として
電界効果型トランジスタが図示されている。最初に図５
ａを参照して、３つのシリコン層１０ｓ，１０ｇ，１０
ｄ（すなわち、トランジスタのソース、ゲートおよびド
レイン）がシリサイド化される。
【００５１】図５ｂに示すように、トランジスタデバイ
ス全体の上にチタン層２０が堆積される。前記したよう
に、任意の堆積方法を使用することができ、他のメタル
を使用することができる。
ス全体の上にチタン層２０が堆積される。前記したよう
に、任意の堆積方法を使用することができ、他のメタル
を使用することができる。
【００５２】次に、第１のアニールステップが行われ、
得られる構造を図５ｃに示す。図からお判りのように、
チタン２０は露呈された任意のシリコン層１０と反応し
ている。しかしながら、チタン２０は絶縁領域５０（フ
ィールド酸化物）および５２（サイドウォール絶縁体−
例えば、サイドウォール酸化物もしくは窒化物）とは反
応していない。前と同様に、この第１のアニールステッ
プによりＣ４９相ＴｉＳｉ2 が生成される。
得られる構造を図５ｃに示す。図からお判りのように、
チタン２０は露呈された任意のシリコン層１０と反応し
ている。しかしながら、チタン２０は絶縁領域５０（フ
ィールド酸化物）および５２（サイドウォール絶縁体−
例えば、サイドウォール酸化物もしくは窒化物）とは反
応していない。前と同様に、この第１のアニールステッ
プによりＣ４９相ＴｉＳｉ2 が生成される。
【００５３】次に、図５ｄを参照して、関係の無いチタ
ン（すなわち、窒化物チタンや他の不要な副産物）を除
去することができる。
ン（すなわち、窒化物チタンや他の不要な副産物）を除
去することができる。
【００５４】図５ｅにおいて、チタンシリサイド領域２
０上にキャップ層１４が堆積される。前記したように、
キャップ層１４の引張応力を調整してＣ４９相ＴｉＳｉ
2 の応力を調整することができる。この付加応力により
安定なＣ５４相ＴｉＳｉ2 の形成が容易になる。次に、
デバイスを再度加熱してＣ４９相ＴｉＳｉ2 がＣ５４相
ＴｉＳｉ2 へ変換される。
０上にキャップ層１４が堆積される。前記したように、
キャップ層１４の引張応力を調整してＣ４９相ＴｉＳｉ
2 の応力を調整することができる。この付加応力により
安定なＣ５４相ＴｉＳｉ2 の形成が容易になる。次に、
デバイスを再度加熱してＣ４９相ＴｉＳｉ2 がＣ５４相
ＴｉＳｉ2 へ変換される。
【００５５】特定のプロセスフローについて説明してき
たが、他の修正も考えられる。例えば、キャップ層は酸
化物もしくは窒化物層内とすることができる。キャップ
層が優れたものとなるためＳｉＯ2 およびＳｉ3 Ｎ4 の
両層が二重周波数ＣＶＤにより形成されたが、他のプロ
セスで形成された層も使用できることが実験で判ってい
る。プラズマＳｉ3 Ｎ4 層も考えられるが、プラズマＳ
ｉＯ2 層がキャップ層として優れていることも実験で判
っている。
たが、他の修正も考えられる。例えば、キャップ層は酸
化物もしくは窒化物層内とすることができる。キャップ
層が優れたものとなるためＳｉＯ2 およびＳｉ3 Ｎ4 の
両層が二重周波数ＣＶＤにより形成されたが、他のプロ
セスで形成された層も使用できることが実験で判ってい
る。プラズマＳｉ3 Ｎ4 層も考えられるが、プラズマＳ
ｉＯ2 層がキャップ層として優れていることも実験で判
っている。
【００５６】第１および／もしくは第２の加熱ステップ
を炉内で実行することができる。例えば、デバイスは適
切な温度でおよそ３０から９０分間加熱することができ
る。また、短時間熱処理（ＲＴＰ）を利用することもで
きる。
を炉内で実行することができる。例えば、デバイスは適
切な温度でおよそ３０から９０分間加熱することができ
る。また、短時間熱処理（ＲＴＰ）を利用することもで
きる。
【００５７】本発明の方法はさまざまなＵＬＳＩ（その
他の）回路に応用することができる。このプロセスはＭ
ＯＳトランジスタデバイスのソース、ドレインもしくは
ゲート上に、あるいはバイポーラトランジスタ、ダイオ
ード、キャパシタ、抵抗その他の素子等の他のデバイス
上にコンタクトを形成するのに使用することができる。
また、本発明は集積回路内のさまざまな素子間の配線に
も使用することができる。特に、本発明はダイナミック
ランダムアクセスメモリのワード線およびビット線に特
に有用である。本プロセスは．２５ミクロンライン幅等
の小型リソグラフに特に良く適している。
他の）回路に応用することができる。このプロセスはＭ
ＯＳトランジスタデバイスのソース、ドレインもしくは
ゲート上に、あるいはバイポーラトランジスタ、ダイオ
ード、キャパシタ、抵抗その他の素子等の他のデバイス
上にコンタクトを形成するのに使用することができる。
また、本発明は集積回路内のさまざまな素子間の配線に
も使用することができる。特に、本発明はダイナミック
ランダムアクセスメモリのワード線およびビット線に特
に有用である。本プロセスは．２５ミクロンライン幅等
の小型リソグラフに特に良く適している。
【００５８】本発明を使用すれば、ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）のワード線およびビット
線上に低抵抗チタンシリサイド（例えば、Ｃ５４相）を
形成することができる。そうすることにより、アクセス
速度を改善することができる。アクセス速度のスピード
アップによりリフレッシュ容量を最大限として周辺回路
の面積を低減することができる。その結果、チップサイ
ズを減少することができる。さらに、本発明をワード線
およびビット線に応用すれば、配線層数を減少すること
ができる。ワード／ビット線上のメタル配線はしばしば
ワード／ビット線をトラップするのに使用されるため、
ＴｉＳｉ2 等の低抵抗材料によりメタル配線数を削減す
ることができる。したがって、本発明によりＤＲＡＭ製
造のコスト低減がなされる。
ックランダムアクセスメモリ）のワード線およびビット
線上に低抵抗チタンシリサイド（例えば、Ｃ５４相）を
形成することができる。そうすることにより、アクセス
速度を改善することができる。アクセス速度のスピード
アップによりリフレッシュ容量を最大限として周辺回路
の面積を低減することができる。その結果、チップサイ
ズを減少することができる。さらに、本発明をワード線
およびビット線に応用すれば、配線層数を減少すること
ができる。ワード／ビット線上のメタル配線はしばしば
ワード／ビット線をトラップするのに使用されるため、
ＴｉＳｉ2 等の低抵抗材料によりメタル配線数を削減す
ることができる。したがって、本発明によりＤＲＡＭ製
造のコスト低減がなされる。
【００５９】チタンで見られる多相現象は他の材料でも
見られる。例えば、タングステンシリサイド（ＷＳ
ｉ2 ）膜はアニーリング温度により六方晶もしくは正方
晶構造を示す。ＷＳｉ2 の場合には、アニール温度は９
００℃程度で低抵抗が得られる。しかしながら、六方晶
から正方晶への変化はＴｉＳｉ2 のＣ４９−Ｃ５４変化
と同じではなく、したがって、相変化はそれほど困難で
はない。
見られる。例えば、タングステンシリサイド（ＷＳ
ｉ2 ）膜はアニーリング温度により六方晶もしくは正方
晶構造を示す。ＷＳｉ2 の場合には、アニール温度は９
００℃程度で低抵抗が得られる。しかしながら、六方晶
から正方晶への変化はＴｉＳｉ2 のＣ４９−Ｃ５４変化
と同じではなく、したがって、相変化はそれほど困難で
はない。
【００６０】実施例を参照して本発明を説明してきた
が、本明細書は制約的意味合いを有するものではない。
当業者ならば、本明細書を読めば、本発明の他の実施例
だけでなく例示した実施例のさまざまな修正や組合せが
自明であろう。したがって、特許請求の範囲にはこのよ
うな修正や実施例が含まれるものとする。
が、本明細書は制約的意味合いを有するものではない。
当業者ならば、本明細書を読めば、本発明の他の実施例
だけでなく例示した実施例のさまざまな修正や組合せが
自明であろう。したがって、特許請求の範囲にはこのよ
うな修正や実施例が含まれるものとする。
【００６１】以上の説明に関して更に以下の項を開示す
る。 （１） チタンシリサイド領域を形成する方法であっ
て、該方法は、シリコン層を設けるステップと、シリコ
ン層上にチタン層を形成するステップと、シリコン層お
よびチタン層を第１の温度まで加熱して、シリコン層お
よびチタン層が反応してチタンシリサイド領域を形成す
るようにするステップと、絶縁層を堆積するステップ
と、絶縁層を除去せずに、チタンシリサイド領域を第２
の温度まで加熱するステップと、を含み、第２の温度は
第１の温度よりも高い、チタンシリサイド領域形成方
法。
る。 （１） チタンシリサイド領域を形成する方法であっ
て、該方法は、シリコン層を設けるステップと、シリコ
ン層上にチタン層を形成するステップと、シリコン層お
よびチタン層を第１の温度まで加熱して、シリコン層お
よびチタン層が反応してチタンシリサイド領域を形成す
るようにするステップと、絶縁層を堆積するステップ
と、絶縁層を除去せずに、チタンシリサイド領域を第２
の温度まで加熱するステップと、を含み、第２の温度は
第１の温度よりも高い、チタンシリサイド領域形成方
法。
【００６２】（２） 第１項記載の方法であって、シリ
コン層を設ける前記ステップは多結晶質シリコン層を堆
積するステップを含む、チタンシリサイド領域形成方
法。
コン層を設ける前記ステップは多結晶質シリコン層を堆
積するステップを含む、チタンシリサイド領域形成方
法。
【００６３】（３） 第１項記載の方法であって、メタ
ル層を形成する前記ステップはチタン層をスパッタリン
グするステップを含む、チタンシリサイド領域形成方
法。
ル層を形成する前記ステップはチタン層をスパッタリン
グするステップを含む、チタンシリサイド領域形成方
法。
【００６４】（４） 第１項記載の方法であって、絶縁
層を堆積する前記ステップはシリコンおよびチタンを第
１の温度まで加熱してから行われる、チタンシリサイド
領域形成方法。
層を堆積する前記ステップはシリコンおよびチタンを第
１の温度まで加熱してから行われる、チタンシリサイド
領域形成方法。
【００６５】（５） 第１項記載の方法であって、堆積
ステップはシリコンおよびチタン層を第１の温度まで加
熱する前に行われる、チタンシリサイド領域形成方法。
ステップはシリコンおよびチタン層を第１の温度まで加
熱する前に行われる、チタンシリサイド領域形成方法。
【００６６】（６） 第５項記載の方法であって、前記
絶縁層は酸化物層からなる、チタンシリサイド領域形成
方法。
絶縁層は酸化物層からなる、チタンシリサイド領域形成
方法。
【００６７】（７） 第５項記載の方法であって、前記
絶縁層は窒化物層からなる、チタンシリサイド領域形成
方法。
絶縁層は窒化物層からなる、チタンシリサイド領域形成
方法。
【００６８】（８） 第１項記載の方法であって、第１
の温度はおよそ５５０℃と６００℃の間の温度であり、
第２の温度はおよそ７００℃と７５０℃の間である、チ
タンシリサイド領域形成方法。
の温度はおよそ５５０℃と６００℃の間の温度であり、
第２の温度はおよそ７００℃と７５０℃の間である、チ
タンシリサイド領域形成方法。
【００６９】（９） 第１項記載の方法であって、さら
に、前記メタルおよびシリコン層をパターニングするス
テップを含む、チタンシリサイド領域形成方法。
に、前記メタルおよびシリコン層をパターニングするス
テップを含む、チタンシリサイド領域形成方法。
【００７０】（１０） 第９項記載の方法であって、前
記パターニングステップはチタンシリサイドを層形成す
る前に行われる、チタンシリサイド領域形成方法。
記パターニングステップはチタンシリサイドを層形成す
る前に行われる、チタンシリサイド領域形成方法。
【００７１】（１１） 第９項記載の方法であって、前
記パターニングステップはチタンシリサイド層を形成し
た後で行われる、チタンシリサイド領域形成方法。
記パターニングステップはチタンシリサイド層を形成し
た後で行われる、チタンシリサイド領域形成方法。
【００７２】（１２） 第１項記載の方法であって、堆
積ステップは化学気相成長により行われる、チタンシリ
サイド領域形成方法。
積ステップは化学気相成長により行われる、チタンシリ
サイド領域形成方法。
【００７３】（１３） 第１２項記載の方法であって、
堆積ステップはプラズマ化学気相成長により行われる、
チタンシリサイド領域形成方法。
堆積ステップはプラズマ化学気相成長により行われる、
チタンシリサイド領域形成方法。
【００７４】（１４） 第１２項記載の方法であって、
堆積ステップは二重周波数化学気相成長により行われ
る、チタンシリサイド領域形成方法。
堆積ステップは二重周波数化学気相成長により行われ
る、チタンシリサイド領域形成方法。
【００７５】（１５） 第１項記載の方法であって、堆
積ステップは、およそ３５０から４５０℃の温度で、お
よそ２．０および２．５ｔｏｒｒ間の圧力で、行われ
る、チタンシリサイド領域形成方法。
積ステップは、およそ３５０から４５０℃の温度で、お
よそ２．０および２．５ｔｏｒｒ間の圧力で、行われ
る、チタンシリサイド領域形成方法。
【００７６】（１６） 第１項記載の方法であって、チ
タンシリサイド領域は自己整合シリサイドステップによ
り形成される、チタンシリサイド領域形成方法。
タンシリサイド領域は自己整合シリサイドステップによ
り形成される、チタンシリサイド領域形成方法。
【００７７】（１７） チタンシリサイド層の形成方法
であって、該方法は、頂面を有するシリコン層を設ける
ステップと、シリコン層上に頂部を有するチタン層を形
成するステップと、チタン層およびシリコン層を加熱し
てＣ４９相のチタンシリサイド層を形成するステップ
と、Ｃ５４チタンシリサイド層が形成される、チタンシ
リサイド層の頂面に応力を加えながら前記Ｃ４９チタン
シリサイド層を加熱するステップと、を含む、チタンシ
リサイド層の形成方法。
であって、該方法は、頂面を有するシリコン層を設ける
ステップと、シリコン層上に頂部を有するチタン層を形
成するステップと、チタン層およびシリコン層を加熱し
てＣ４９相のチタンシリサイド層を形成するステップ
と、Ｃ５４チタンシリサイド層が形成される、チタンシ
リサイド層の頂面に応力を加えながら前記Ｃ４９チタン
シリサイド層を加熱するステップと、を含む、チタンシ
リサイド層の形成方法。
【００７８】（１８） 第１７項記載の方法であって、
チタン層およびシリコン層を加熱するステップはチタン
シリサイド層を加熱するステップよりも低温で行われ
る、チタンシリサイド層の形成方法。
チタン層およびシリコン層を加熱するステップはチタン
シリサイド層を加熱するステップよりも低温で行われ
る、チタンシリサイド層の形成方法。
【００７９】（１９） 第１７項記載の方法であって、
さらに、チタンシリサイド層の加熱ステップ中に応力を
加えるようにキャップ層を堆積するステップを含む、チ
タンシリサイド層の形成方法。
さらに、チタンシリサイド層の加熱ステップ中に応力を
加えるようにキャップ層を堆積するステップを含む、チ
タンシリサイド層の形成方法。
【００８０】（２０） 第１９項記載の方法であって、
キャップ層は更に酸化物層からなる、チタンシリサイド
層の形成方法。
キャップ層は更に酸化物層からなる、チタンシリサイド
層の形成方法。
【００８１】（２１） 第２０項記載の方法であって、
酸化物層はＣＶＤ酸化物層からなる、チタンシリサイド
層の形成方法。
酸化物層はＣＶＤ酸化物層からなる、チタンシリサイド
層の形成方法。
【００８２】（２２） チタンシリサイド層を形成する
方法であって、該方法は、シリコン層を設けるステップ
と、シリコン層上にチタン層を形成するステップと、チ
タン層およびシリコン層を第１の温度まで加熱して、実
質的にＣ４９相のチタンシリサイド層を形成するステッ
プと、チタンシリサイド層上にそれに応力を加えるよう
にキャップ層を堆積するステップと、チタンシリサイド
層を実質的にＣ５４相となるように第２の温度まで加熱
するステップと、を含む、チタンシリサイド層の形成方
法。
方法であって、該方法は、シリコン層を設けるステップ
と、シリコン層上にチタン層を形成するステップと、チ
タン層およびシリコン層を第１の温度まで加熱して、実
質的にＣ４９相のチタンシリサイド層を形成するステッ
プと、チタンシリサイド層上にそれに応力を加えるよう
にキャップ層を堆積するステップと、チタンシリサイド
層を実質的にＣ５４相となるように第２の温度まで加熱
するステップと、を含む、チタンシリサイド層の形成方
法。
【００８３】（２３） 第２２項記載の方法であって、
第１の温度はおよそ５５０℃と６００℃の間であり、第
２の温度はおよそ７００℃と７５０℃の間である、チタ
ンシリサイド層の形成方法。
第１の温度はおよそ５５０℃と６００℃の間であり、第
２の温度はおよそ７００℃と７５０℃の間である、チタ
ンシリサイド層の形成方法。
【００８４】（２４） 第２２項記載の方法であって、
キャップ層を堆積するステップはシリコン酸化物層を堆
積するステップを含む、チタンシリサイド層の形成方
法。
キャップ層を堆積するステップはシリコン酸化物層を堆
積するステップを含む、チタンシリサイド層の形成方
法。
【００８５】（２５） 第２２項記載の方法であって、
キャップ層を堆積するステップはシリコン窒化物層を堆
積するステップを含む、チタンシリサイド層の形成方
法。
キャップ層を堆積するステップはシリコン窒化物層を堆
積するステップを含む、チタンシリサイド層の形成方
法。
【００８６】（２６） 第２２項記載の方法であって、
さらに、チタンおよびシリコン層を加熱するステップの
前にチタンおよびシリコン層をパターン化するステップ
を含む、チタンシリサイド層の形成方法。
さらに、チタンおよびシリコン層を加熱するステップの
前にチタンおよびシリコン層をパターン化するステップ
を含む、チタンシリサイド層の形成方法。
【００８７】（２７） 第２２項記載の方法であって、
さらに、チタンシリサイド層を第２の温度まで加熱した
後でパターン化するステップを含む、チタンシリサイド
層の形成方法。
さらに、チタンシリサイド層を第２の温度まで加熱した
後でパターン化するステップを含む、チタンシリサイド
層の形成方法。
【００８８】（２８） 第２２項記載の方法であって、
キャップ層を堆積するステップはチタン層およびシリコ
ン層を第１の温度まで加熱するステップの後で行われ
る、チタンシリサイド層の形成方法。
キャップ層を堆積するステップはチタン層およびシリコ
ン層を第１の温度まで加熱するステップの後で行われ
る、チタンシリサイド層の形成方法。
【００８９】（２９） 第２２項記載の方法であって、
キャップ層を堆積するステップはチタン層およびシリコ
ン層を第１の温度まで加熱するステップの前に行われ
る、チタンシリサイド層の形成方法。
キャップ層を堆積するステップはチタン層およびシリコ
ン層を第１の温度まで加熱するステップの前に行われ
る、チタンシリサイド層の形成方法。
【００９０】（３０） 第２２項記載の方法であって、
キャップ層は二重周波数化学気相成長により形成され
る、チタンシリサイド層の形成方法。
キャップ層は二重周波数化学気相成長により形成され
る、チタンシリサイド層の形成方法。
【００９１】（３１） 第２２項記載の方法であって、
キャップ層はおよそ３５０と４５０℃の間の温度および
およそ２．２と２．５ｔｏｒｒの間の圧力で堆積され
る、チタンシリサイド層の形成方法。
キャップ層はおよそ３５０と４５０℃の間の温度および
およそ２．２と２．５ｔｏｒｒの間の圧力で堆積され
る、チタンシリサイド層の形成方法。
【００９２】（３２） 第２２項記載の方法であって、
チタンシリサイド層は自己整合シリサイドプロセスによ
り形成される、チタンシリサイド層の形成方法。
チタンシリサイド層は自己整合シリサイドプロセスによ
り形成される、チタンシリサイド層の形成方法。
【００９３】（３３） シリサイド層１２の形成方法が
ここに開示される。シリコン層１０の上にシリサイディ
ングメタル層２０が形成される。次に、これらの層は第
１の温度まで加熱されてシリサイド層１２が形成され
る。このシリサイド層１２は実質的に第１の相（例え
ば、Ｃ４９，ＴｉＳｉ2 ）とすることができる。次に、
応力を加えながらシリサイド層１２を加熱して、恐らく
は実質的に第２の相（例えば、Ｃ５４，ＴｉＳｉ2 ）
の、シリサイド層１２が形成される。好ましい実施例で
は、応力はキャップ層１４を堆積して加えられる。
ここに開示される。シリコン層１０の上にシリサイディ
ングメタル層２０が形成される。次に、これらの層は第
１の温度まで加熱されてシリサイド層１２が形成され
る。このシリサイド層１２は実質的に第１の相（例え
ば、Ｃ４９，ＴｉＳｉ2 ）とすることができる。次に、
応力を加えながらシリサイド層１２を加熱して、恐らく
は実質的に第２の相（例えば、Ｃ５４，ＴｉＳｉ2 ）
の、シリサイド層１２が形成される。好ましい実施例で
は、応力はキャップ層１４を堆積して加えられる。
【図１】単純化したプロセスのフロー図。
【図２】シリサイド領域の反応中に生じる応力および圧
縮を示す図。
縮を示す図。
【図３】好ましい実施例のプロセスフロー中のさまざま
なステップの断面図。
なステップの断面図。
【図４】別の実施例のプロセスフロー中のさまざまなス
テップを示す図。
テップを示す図。
【図５】第２の別の実施例のプロセスフロー中のさまざ
まなステップを示す図。
まなステップを示す図。
１０，１０ｓ，１０ｇ，１０ｄ シリコン領域 １２ シリサイド層 １４ キャップ層 １６ 下層領域 １８ ホトレジスト層 ２０ チタン領域 ２２ 窒化チタン領域 ５０，５２ 絶縁領域
Claims (1)
- 【請求項１】 （１） チタンシリサイド膜を形成する
方法であって、該方法は、 シリコン層を設け、 前記シリコン層上にチタン層を形成し、 前記シリコン層およびチタン層を第１の温度まで加熱し
て、前記シリコン層およびチタン層が反応してチタンシ
リサイド層を形成し、 絶縁層を堆積し、 前記絶縁層を除去せずに、前記チタンシリサイド層を第
２の温度まで加熱し、前記第２の温度は前記第１の温度
よりも高い、チタンシリサイド膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2693096P | 1996-09-18 | 1996-09-18 | |
| US026930 | 1996-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116798A true JPH10116798A (ja) | 1998-05-06 |
Family
ID=21834621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253246A Pending JPH10116798A (ja) | 1996-09-18 | 1997-09-18 | チタンシリサイド膜形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0831521A3 (ja) |
| JP (1) | JPH10116798A (ja) |
| KR (1) | KR19980024663A (ja) |
| TW (1) | TW365690B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022027A (ja) * | 1998-12-01 | 2008-01-31 | Samsung Electronics Co Ltd | 半導体装置のセルフアラインシリサイドの形成方法 |
| JP2009506549A (ja) * | 2005-08-22 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 応力が加えられたゲート金属シリサイド層を含む高性能ｍｏｓｆｅｔ及びその製造方法 |
| JP2009249285A (ja) * | 2008-04-09 | 2009-10-29 | Qinghua Univ | ニッケルシリサイドナノワイヤの製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2390224B (en) * | 2000-12-06 | 2004-12-08 | Advanced Micro Devices Inc | Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing |
| US6605513B2 (en) | 2000-12-06 | 2003-08-12 | Advanced Micro Devices, Inc. | Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing |
| JP4441109B2 (ja) * | 2000-12-08 | 2010-03-31 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| DE10157627A1 (de) * | 2001-11-26 | 2003-06-12 | Forschungszentrum Juelich Gmbh | Verfahren zur Herstellung einer Schicht auf einem Substrat |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3639009B2 (ja) * | 1994-09-16 | 2005-04-13 | 富士通株式会社 | Ｔｉシリサイド層を有する半導体装置の製造方法 |
-
1997
- 1997-09-13 KR KR1019970047370A patent/KR19980024663A/ko not_active Application Discontinuation
- 1997-09-18 EP EP97307246A patent/EP0831521A3/en not_active Withdrawn
- 1997-09-18 JP JP9253246A patent/JPH10116798A/ja active Pending
- 1997-10-06 TW TW086113668A patent/TW365690B/zh active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022027A (ja) * | 1998-12-01 | 2008-01-31 | Samsung Electronics Co Ltd | 半導体装置のセルフアラインシリサイドの形成方法 |
| JP2009506549A (ja) * | 2005-08-22 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 応力が加えられたゲート金属シリサイド層を含む高性能ｍｏｓｆｅｔ及びその製造方法 |
| US8405131B2 (en) | 2005-08-22 | 2013-03-26 | International Business Machines Corporation | High performance MOSFET comprising a stressed gate metal silicide layer and method of fabricating the same |
| JP2009249285A (ja) * | 2008-04-09 | 2009-10-29 | Qinghua Univ | ニッケルシリサイドナノワイヤの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980024663A (ko) | 1998-07-06 |
| EP0831521A3 (en) | 1998-09-16 |
| TW365690B (en) | 1999-08-01 |
| EP0831521A2 (en) | 1998-03-25 |
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