KR970052504A - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 자기 정렬된 텅스텐 플러그에 의한 초미세 콘택홀 제조방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 콘택홀 제조방법은 LDD MOSFET 구조의 전면에 절연막 산화막, 질화막을 적층하고 질화막 상부에는 소정 패턴의 제1감광막 마스크를 형성하여, 질화막을 비등방성 식각하는 단계; 제1감광막을 제거하고, BPSG막을 형성하여 열처리하고, 제2감광막 마스크를 형성하는 단계; BPSG막을 비등방성 식각하고 제2감광막을 제거하여 PSG막을 도포한 다음 제3감광막 마스크를 형성하는 단계; PSG막을 비등방성 식각하고 제3감광막을 제거한 다음, 절연용 산화막, BPSG막 및 PSG막을 블랭킷 과도식각하여 실리콘 기판에 요홈 부위를 형성하고 소정의 불순물을 이온 주입하는 단계를 포함한다.

Description

반도체 소자의 콘택홀 형성방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하는 공정 흐름도.

Claims (15)

  1. 실리콘기판상에 열산화법에 의한 게이트 산화막을 형성하는 단계; 소정 농도의 불순물이 도핑된 폴리실리콘막 또는 전이금속막에 의한 실리사이드로 구성된 게이트 전극 패턴을 형성하는 단계; 불순물 이온 주입으로 N-영역을 형성하는 단계; 상기 게이트 전극의 측벽 산화막을 형성하는 단계; 불순물 이온 주입으로 N+영역을 형성하는 단계; 상기 단계까지의 결과적인 구조의 전면에 절연용 산화막을 적층하는 단계; 상기 절연막 상에 소정 패턴의 제1감광막을 형성하는 단계; 상기 제1감광막을 식각보호층으로 하여 상기 질화막을 비등방성 식각하는 단계; 상기 제1감광막을 제거하는 단계; 상기 단계의 결과적인 구조의 전면에 BPSG를 형성하는 단계; 상기 BPSG막을 평탄화시키기 위한 열처리 하는 단계; 소정 패턴의 제2감광막을 형성하는 단계; 상기 2감광막을 식각보호층으로 하여 상기 BPSG막을 비등방성 식각하는 단계; 상기 제2감광막을 제거하는 단계; 상기 단계에서의 결과적인 구조의 전면에 PSG막을 형성하는 단계; 소정 패턴의 제3감광막을 형성하는 단계; 상기 제3감광막을 식각보호층으로 하여 상기 PSG막을 비등방성 식각 하는 단계; 상기 제3감광막을 제거하는 단계; 상기 절연용 산화막, BPSG막 및 PSG막을 블랭킷 과도 식각하여 N+영역을 소정 깊이만큼 노출시키는 단계; N+형 불순물을 이온주입하여 상기 요홈 부위에 새로운 N+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 게이트 산화막의 두께는 50~150Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
  3. 제1항에 있어서, 상기 절연용 산화막은 1000~3000Å의 두께 범위를 갖는 TEOS인 것을 특징으로 하는 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 질화막은 저압 화학 기상증착법에 의하여 300~1000Å의 두께로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 BPSG막의 두께는 3000~5000Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
  6. 제1항에 있어서, 상기 BPSG막의 열처리는 700~1000℃의 온도 범위에서 N2분위기에서 30~60분간 행하는 것을 특징으로 하는 콘택홀 형성방법.
  7. 제1항에 있어서, 상기 PSG막의 두께는 4000~5000Å의 범위인 것을 특징으로 하는 콘택홀 형성방법.
  8. 제1항에 있어서, 상기 과도식각된 요홈 부위의 깊이는 500~2000Å 범위인 것을 특징으로 하는 콘택홀 형성방법.
  9. 실리콘기판상에 열산화법에 의한 게이트 산화막을 형성하는 단계; 소정 농도의 불순물이 도핑된 폴리실리콘막 또는 전이금속막에 의한 실리사이드로 구성된 게이트 전극 패턴을 형성하는 단계; 불순물 이온 주입으로 N+영역을 형성하는 단계; 상기 게이트 전극의 측벽 산화막을 형성하는 단계; 불순물 이온 주입으로 N+영역을 형성하는 단계; 상기 단계까지의 결과적인 구조의 전면에 절연용 산화막을 적층하는 단계; 상기 절연막 상에 소정 패턴의 제1감광막을 형성하는 단계; 상기 제1감광막을 식각보호층으로 하여 상기 질화막을 비등방성 식각하는 단계; 상기 제1감광막을 제거하는 단계; 상기 단계의 결과적인 구조의 전면에 BPSG를 형성하는 단계; 상기 BPSG막을 평탄화시키기 위한 열처리 하는 단계; 소정 패턴의 제2감광막을 형성하는 단계; 상기 2감광막을 식각보호층으로 하여 상기 BPSG막을 비등방성 식각하는 단계; 상기 제2감광막을 제거하는 단계; 상기 단계에서의 결과적인 구조의 전면에 PSG막을 형성하는 단계; 소정 패턴의 제3감광막을 형성하는 단계; 상기 제3감광막을 식각보호층으로 하여 상기 PSG막을 비등방성 식각 하는 단계; 상기 제3감광막을 제거하는 단계; 상기 절연용 산화막, BPSG막 및 PSG막을 블랭킷 식각하여 N+영역의 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  10. 제9항에 있어서, 상기 게이트 산화막의 두께는 50~150Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
  11. 제9항에 있어서, 상기 절연용 산화막의 두께는 1000~3000Å의 TEOS인 것을 특징으로 하는 콘택홀 형성방법.
  12. 제9항에 있어서, 상기 질화막은 저압 화학 기상증착법에 의하여 300~1000Å의 두께로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
  13. 제9항에 있어서, 상기 BPSG막의 두께는 3000~5000Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
  14. 제9항에 있어서, 상기 BPSG막의 열처리는 700~1000℃의 온도 범위에서 N2분위기에서 30~60분간 행하는 것을 특징으로 하는 콘택홀 형성방법.
  15. 제9항에 있어서, 상기 PSG막의 두께는 4000~5000Å의 범위인 것을 특징으로 하는 콘택홀 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100713326B1 (ko) * 2002-12-30 2007-05-04 동부일렉트로닉스 주식회사 반도체 소자의 극 미세 트랜지스터 제작방법

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