KR970052504A - 반도체 소자의 콘택홀 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 21
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract 15
- 238000005530 etching Methods 0.000 claims abstract 13
- 239000012535 impurity Substances 0.000 claims abstract 8
- 150000004767 nitrides Chemical class 0.000 claims abstract 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract 4
- 239000010703 silicon Substances 0.000 claims abstract 4
- 239000000758 substrate Substances 0.000 claims abstract 4
- 239000011241 protective layer Substances 0.000 claims 6
- 238000010438 heat treatment Methods 0.000 claims 4
- 238000005468 ion implantation Methods 0.000 claims 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 2
- 239000010410 layer Substances 0.000 claims 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims 2
- 230000003647 oxidation Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 229920005591 polysilicon Polymers 0.000 claims 2
- 229910021332 silicide Inorganic materials 0.000 claims 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 2
- 229910052723 transition metal Inorganic materials 0.000 claims 2
- 150000003624 transition metals Chemical class 0.000 claims 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract 2
- 238000010030 laminating Methods 0.000 abstract 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract 1
- 229910052721 tungsten Inorganic materials 0.000 abstract 1
- 239000010937 tungsten Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
본 발명은 자기 정렬된 텅스텐 플러그에 의한 초미세 콘택홀 제조방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 콘택홀 제조방법은 LDD MOSFET 구조의 전면에 절연막 산화막, 질화막을 적층하고 질화막 상부에는 소정 패턴의 제1감광막 마스크를 형성하여, 질화막을 비등방성 식각하는 단계; 제1감광막을 제거하고, BPSG막을 형성하여 열처리하고, 제2감광막 마스크를 형성하는 단계; BPSG막을 비등방성 식각하고 제2감광막을 제거하여 PSG막을 도포한 다음 제3감광막 마스크를 형성하는 단계; PSG막을 비등방성 식각하고 제3감광막을 제거한 다음, 절연용 산화막, BPSG막 및 PSG막을 블랭킷 과도식각하여 실리콘 기판에 요홈 부위를 형성하고 소정의 불순물을 이온 주입하는 단계를 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하는 공정 흐름도.
Claims (15)
- 실리콘기판상에 열산화법에 의한 게이트 산화막을 형성하는 단계; 소정 농도의 불순물이 도핑된 폴리실리콘막 또는 전이금속막에 의한 실리사이드로 구성된 게이트 전극 패턴을 형성하는 단계; 불순물 이온 주입으로 N-영역을 형성하는 단계; 상기 게이트 전극의 측벽 산화막을 형성하는 단계; 불순물 이온 주입으로 N+영역을 형성하는 단계; 상기 단계까지의 결과적인 구조의 전면에 절연용 산화막을 적층하는 단계; 상기 절연막 상에 소정 패턴의 제1감광막을 형성하는 단계; 상기 제1감광막을 식각보호층으로 하여 상기 질화막을 비등방성 식각하는 단계; 상기 제1감광막을 제거하는 단계; 상기 단계의 결과적인 구조의 전면에 BPSG를 형성하는 단계; 상기 BPSG막을 평탄화시키기 위한 열처리 하는 단계; 소정 패턴의 제2감광막을 형성하는 단계; 상기 2감광막을 식각보호층으로 하여 상기 BPSG막을 비등방성 식각하는 단계; 상기 제2감광막을 제거하는 단계; 상기 단계에서의 결과적인 구조의 전면에 PSG막을 형성하는 단계; 소정 패턴의 제3감광막을 형성하는 단계; 상기 제3감광막을 식각보호층으로 하여 상기 PSG막을 비등방성 식각 하는 단계; 상기 제3감광막을 제거하는 단계; 상기 절연용 산화막, BPSG막 및 PSG막을 블랭킷 과도 식각하여 N+영역을 소정 깊이만큼 노출시키는 단계; N+형 불순물을 이온주입하여 상기 요홈 부위에 새로운 N+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 게이트 산화막의 두께는 50~150Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
- 제1항에 있어서, 상기 절연용 산화막은 1000~3000Å의 두께 범위를 갖는 TEOS인 것을 특징으로 하는 콘택홀 형성방법.
- 제1항에 있어서, 상기 질화막은 저압 화학 기상증착법에 의하여 300~1000Å의 두께로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
- 제1항에 있어서, 상기 BPSG막의 두께는 3000~5000Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
- 제1항에 있어서, 상기 BPSG막의 열처리는 700~1000℃의 온도 범위에서 N2분위기에서 30~60분간 행하는 것을 특징으로 하는 콘택홀 형성방법.
- 제1항에 있어서, 상기 PSG막의 두께는 4000~5000Å의 범위인 것을 특징으로 하는 콘택홀 형성방법.
- 제1항에 있어서, 상기 과도식각된 요홈 부위의 깊이는 500~2000Å 범위인 것을 특징으로 하는 콘택홀 형성방법.
- 실리콘기판상에 열산화법에 의한 게이트 산화막을 형성하는 단계; 소정 농도의 불순물이 도핑된 폴리실리콘막 또는 전이금속막에 의한 실리사이드로 구성된 게이트 전극 패턴을 형성하는 단계; 불순물 이온 주입으로 N+영역을 형성하는 단계; 상기 게이트 전극의 측벽 산화막을 형성하는 단계; 불순물 이온 주입으로 N+영역을 형성하는 단계; 상기 단계까지의 결과적인 구조의 전면에 절연용 산화막을 적층하는 단계; 상기 절연막 상에 소정 패턴의 제1감광막을 형성하는 단계; 상기 제1감광막을 식각보호층으로 하여 상기 질화막을 비등방성 식각하는 단계; 상기 제1감광막을 제거하는 단계; 상기 단계의 결과적인 구조의 전면에 BPSG를 형성하는 단계; 상기 BPSG막을 평탄화시키기 위한 열처리 하는 단계; 소정 패턴의 제2감광막을 형성하는 단계; 상기 2감광막을 식각보호층으로 하여 상기 BPSG막을 비등방성 식각하는 단계; 상기 제2감광막을 제거하는 단계; 상기 단계에서의 결과적인 구조의 전면에 PSG막을 형성하는 단계; 소정 패턴의 제3감광막을 형성하는 단계; 상기 제3감광막을 식각보호층으로 하여 상기 PSG막을 비등방성 식각 하는 단계; 상기 제3감광막을 제거하는 단계; 상기 절연용 산화막, BPSG막 및 PSG막을 블랭킷 식각하여 N+영역의 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제9항에 있어서, 상기 게이트 산화막의 두께는 50~150Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
- 제9항에 있어서, 상기 절연용 산화막의 두께는 1000~3000Å의 TEOS인 것을 특징으로 하는 콘택홀 형성방법.
- 제9항에 있어서, 상기 질화막은 저압 화학 기상증착법에 의하여 300~1000Å의 두께로 형성하는 것을 특징으로 하는 콘택홀 형성방법.
- 제9항에 있어서, 상기 BPSG막의 두께는 3000~5000Å의 범위를 갖는 것을 특징으로 하는 콘택홀 형성방법.
- 제9항에 있어서, 상기 BPSG막의 열처리는 700~1000℃의 온도 범위에서 N2분위기에서 30~60분간 행하는 것을 특징으로 하는 콘택홀 형성방법.
- 제9항에 있어서, 상기 PSG막의 두께는 4000~5000Å의 범위인 것을 특징으로 하는 콘택홀 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950069503A KR100209280B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950069503A KR100209280B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 콘택홀 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970052504A true KR970052504A (ko) | 1997-07-29 |
KR100209280B1 KR100209280B1 (ko) | 1999-07-15 |
Family
ID=19448489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950069503A KR100209280B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100209280B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100713327B1 (ko) * | 2002-12-30 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 형성방법 |
KR100713326B1 (ko) * | 2002-12-30 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 극 미세 트랜지스터 제작방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100429008B1 (ko) * | 2001-11-21 | 2004-04-29 | 한국디엔에스 주식회사 | 반도체 장치의 콘택 홀 형성 방법 |
KR100845718B1 (ko) * | 2002-12-20 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
-
1995
- 1995-12-30 KR KR1019950069503A patent/KR100209280B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100713327B1 (ko) * | 2002-12-30 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 형성방법 |
KR100713326B1 (ko) * | 2002-12-30 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 극 미세 트랜지스터 제작방법 |
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Publication number | Publication date |
---|---|
KR100209280B1 (ko) | 1999-07-15 |
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