KR100845718B1 - 모스 트랜지스터 제조 방법 - Google Patents

모스 트랜지스터 제조 방법 Download PDF

Info

Publication number
KR100845718B1
KR100845718B1 KR1020020081992A KR20020081992A KR100845718B1 KR 100845718 B1 KR100845718 B1 KR 100845718B1 KR 1020020081992 A KR1020020081992 A KR 1020020081992A KR 20020081992 A KR20020081992 A KR 20020081992A KR 100845718 B1 KR100845718 B1 KR 100845718B1
Authority
KR
South Korea
Prior art keywords
silicon
film
mos transistor
silicon nitride
oxide film
Prior art date
Application number
KR1020020081992A
Other languages
English (en)
Other versions
KR20040055348A (ko
Inventor
박건욱
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020081992A priority Critical patent/KR100845718B1/ko
Publication of KR20040055348A publication Critical patent/KR20040055348A/ko
Application granted granted Critical
Publication of KR100845718B1 publication Critical patent/KR100845718B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Abstract

모스 트랜지스터 제조 방법에 관한 것으로, 그 목적은 PECVD에 의해 형성한 실리콘나이트라이드막 상에 BPSG막을 형성할 때 붕소이온이 발생하여 이후 실리콘웨이퍼로 침투하는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 실리콘나이트라이드막 증착 전에 실리콘옥사이드막 증착하는 것을 특징으로하며, 따라서, 본 발명에 따른 모스 트랜지스터 제조 방법은, 필드 산화막에 의해 정의된 소자 영역에 측벽을 가진 게이트 전극, 소스 및 드레인을 포함하는 모스 트랜지스터 소자가 형성된 실리콘 기판의 상부에서, 게이트 전극, 소스 및 드레인 영역의 실리콘 상에 티타늄실리사이드를 형성하는 단계; 실리콘 기판의 상부 전면에 실리콘옥사이드막을 형성하는 단계; 실리콘옥사이드막 상에 실리콘나이트라이드막을 형성하는 단계; 및 실리콘나이트라이드막 상에 BPSG막을 형성하는 단계를 포함하여 이루어진다.
BPSG, 붕소, 실리콘옥사이드, 실리콘나이트라이드

Description

모스 트랜지스터 제조 방법 {Method for manufacturing MOS transistor}
도 1a 내지 1c는 종래 모스 트랜지스터 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 모스 트랜지스터 제조 방법을 도시한 단면도이다.
본 발명은 반도체 소자 중 모스(metal oxide silicon, MOS) 트랜지스터를 제조하는 방법에 관한 것으로, 더욱 상세하게는 금속전 절연막(PMD : pre metal dielectric)으로부터 불순물이 트랜지스터로 침투해들어가는 것을 방지하기 위해 라이너 절연막 형성하는 모스 트랜지스터 제조 방법에 관한 것이다.
일반적으로 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되며, 이러한 연결을 이루는 부분이 컨택이다.
이때 실리콘으로 형성된 각각의 전극이 오믹 접촉을 이룰 수 있도록 즉, 저항을 최소화할 수 있도록 소스/드레인, 게이트 각 전극과 금속 배선 사이에 실리사이드 막을 형성하며, 실리사이드막을 포함한 상부 전면에 컨택 형성을 위한 식각시 식각종료층의 역할 및 비피에스지(BPSG : boron phosphorous silicate glass)막으로부터 불순물 침투를 막는 역할을 하는 라이너 절연막을 증착한다.
그러면 도 1a 내지 도 1c를 참조하여 종래 모스 트랜지스터를 제조하는 방법을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 로코스(LOCOS : local oxidation of silicon) 공정이나 트렌치(trench) 공정으로 형성한 필드 산화막(2)에 의해 소자 영역이 정의된 실리콘웨이퍼(1)에서, 소자 영역의 실리콘웨이퍼 표면에 소정폭의 게이트 산화막(3)과 게이트 전극(4)으로 사용될 폴리실리콘을 형성하고, 게이트 전극(4)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 엘디디(LDD:lightly doped drain)(5)를 형성하며, 게이트 산화막(3) 및 게이트 전극(4)의 양 측방에 측벽(side wall)(6)을 형성한 후, 측벽(6) 및 게이트 전극(4)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(1)에 LDD(5)와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(1)에 소스, 드레인(7)을 형성한다.
이어서, 컨택저항을 낮추기 위해 소스, 드레인(7) 및 게이트 전극(4) 상면에 티타늄 실리사이드(8)를 형성한다.
다음, 도 1b에 도시된 바와 같이, 컨택 형성을 위한 식각시 식각종료층 역할 및 비피에스지막으로부터 불순물 침투를 막는 역할을 수행할 라이너(liner) 절연막 형성을 위해, 실리콘웨이퍼(1)의 상부 전면에 플라즈마화학기상증착법(PECVD)에 의해 400℃의 온도에서 실리콘나이트라이드막(9)을 300Å 정도 증착한다.
이 때 플라즈마화학기상증착법에 의해 형성된 실리콘나이트라이드막(9)에는 사일렌과 암모니아의 분해과정에서 생성되는 수소가 약 20~30 mol% 정도로 다량 함유되어 있으며, 이는 후속 공정으로 형성하는 비피에스지막과 반응하여 불순물을 이온화시키는 결과를 초래한다.
즉, PECVD에 의해 형성된 실리콘나이트라이드막(9) 내에 다량 함유된 수소는 실리콘과 수소의 결합(Si-H, Si-H2, Si-H3), 질소와 수소의 결합(N-H, N-H2) 등 다양한 형태로 존재하는데, 이들 중에서 특히 Si-H는 그 결합력이 매우 미약하여 외부의 화학적 충격에 쉽게 끊어진다.
다음, 도 1c에 도시된 바와 같이, 실리콘나이트라이드막(9) 상에 금속전 절연막으로서 BPSG막(10)을, 일 예로서 반대기압화학기상증착법(SACVD : subatmospheric CVD)에 의해 500℃에서 약 14000Å 정도로 두껍게 형성하고, 비피에스지막(10)의 강도 향상을 위해 700℃로 열처리하여 치밀화시킨다.
치밀화시키기 전의 BPSG막은 붕소와 산소의 결합(B-O), 인과 산소의 결합(P-O), 및 실리콘과 산소의 결합(Si-O)이 느슨하여 외부의 화학적, 기계적 충격에 의해 결합이 쉽게 끊어지는 특징이 있으나, 치밀화시킨 후에는 화학적 강도 및 기계적 강도가 약 3배정도 강화된다.
그런데, BPSG막을 형성하면, 실리콘나이트라이드막 표면 근처의 Si-H는 BPSG 막의 증착온도인 500℃의 열에너지를 받아 더욱 결합력이 약해진 상태에서 불안정한 결합을 한 B-O, P-O, Si-O와 만나 쉽게 상호반응을 일으키고, 반응결과 수소가 산소와 결합하고, 산소를 잃은 붕소이온(B+), 인이온(P+), 실리콘이온(Si+)이 발생된다.
특히 붕소이온은 작은 원자 반경과 뛰어난 이동도로 인해 실리콘나이트라이드막을 투과하여 티타늄실리사이드막과의 계면에 존재하거나 또는 실리콘나이트라이드막 내부에 잔존해 있다가, BPSG막의 치밀화를 위한 열처리 공정 중에 실리콘웨이퍼로 침투해 들어가는 문제점이 있었다.
이렇게 침투한 붕소는 특히 붕소를 소스, 드레인의 불순물로 이용하는 피모스(PMOS)의 문턱전압을 감소시키거나 게이트의 채널을 제거하기 위해 인가전압을 제거하여도 채널이 제거되지 않고 미약하게 형성되어 누설전류를 야기시키는 등의 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 라이너 절연막으로 PECVD에 의해 형성한 실리콘나이트라이드막 상에 BPSG막을 형성할 때 붕소이온이 발생하여 이후 실리콘웨이퍼로 침투하는 것을 방지하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 실리콘나이트라이드막 증착 전에 사일렌(SiH4) 가스를 이용하여 PECVD 방법으로 200-400Å 두께의 실 리콘옥사이드막을 증착하여 라이너 절연막을 실리콘옥사이드막과 실리콘나이트라이드막의 적층구조로 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 모스 트랜지스터 제조 방법은, 필드 산화막에 의해 정의된 소자 영역에 측벽을 가진 게이트 전극, 소스 및 드레인을 포함하는 모스 트랜지스터 소자가 형성된 실리콘 기판의 상부에서, 게이트 전극, 소스 및 드레인 영역의 실리콘 상에 티타늄실리사이드를 형성하는 단계; 실리콘 기판의 상부 전면에 실리콘옥사이드막을 형성하는 단계; 실리콘옥사이드막 상에 실리콘나이트라이드막을 형성하는 단계; 및 실리콘나이트라이드막 상에 BPSG막을 형성하는 단계를 포함하여 이루어진다.
여기서, 실리콘옥사이드막은 사일렌(SiH4) 가스를 이용하여 PECVD에 의해 200~400Å의 두께로 형성하는 것이 바람직하고, 실리콘나이트라이드막은 PECVD에 의해 200~400Å의 두께로 형성하는 것이 바람직하다.
이하, 본 발명에 따른 모스 트랜지스터 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 2d는 본 발명에 따른 모스 트랜지스터 제조 방법을 도시한 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(21)의 소정영역에 LOCOS 공정이나 트렌치 공정으로 필드 산화막(22)을 형성하여, 실리콘웨이퍼(21)에서 필드 산화막이 형성된 부분을 소자 분리 영역으로, 그 외의 부분을 소자 영역으로 정의 하고, 실리콘웨이퍼(21)를 열산화하여 소자 영역의 실리콘웨이퍼 표면에 게이트 산화막(23)을 성장시킨다. 이어서, 실리콘웨이퍼(21)의 상부 전면에 게이트 전극(24)으로 사용될 폴리실리콘을 증착한 다음, 폴리실리콘과 게이트 산화막(23)을 소정폭으로 패터닝한다.
이어서, 게이트 전극(24)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(21)에 P형 또는 N형 도펀트를 저농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(21)에 LDD(25)를 형성하고, 게이트 산화막(23) 및 게이트 전극(24)의 양 측방에 측벽(26)을 형성한 후, 측벽(26) 및 게이트 전극(24)을 마스크로 이용하여 소자 영역의 실리콘웨이퍼(21)에 LDD(25)와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써 소자 영역의 실리콘웨이퍼(21)에 소스, 드레인(27)을 형성한다.
다음, 스퍼터링에 의해 실리콘웨이퍼(21)의 상부 전면에 티타늄을 일 예로 300~500Å 정도의 두께로 증착하고, 질소를 50 sccm 정도의 유량으로 불어넣어주면서 700~800℃ 정도의 온도에서 20~40초 정도동안 급속열처리함으로써 티타늄과 실리콘의 반응에 의해 티타늄 실리사이드(28)를 형성한다.
이 때 게이트 전극(24), 소스 및 드레인(27)의 실리콘은 티타늄과 반응하여 티타늄실리사이드(28)를 형성하고, 측벽(26)과 필드 산화막(22) 상의 티타늄은 반응하지 못하여 미반응 티타늄으로 남으며, 이러한 미반응 티타늄은 소자의 작동에 방해되지 않도록 하기 위하여 용액을 이용하여 제거한다.
다음, 도 2b에 도시된 바와 같이, 불순물 침투를 막는 역할을 수행할 제1라 이너막 형성을 위해 실리콘웨이퍼(21)의 상부 전면에 사일렌(SiH4) 가스를 이용하여 PECVD에 의해 실리콘옥사이드막(29)을 200~400Å 정도 증착한다. 바람직한 실리콘옥사이드막(29)의 두께는 300Å이다.
이와 같이 사일렌(SiH4) 가스를 이용하여 PECVD 방법으로 증착한 실리콘옥사이드막은 조직이 치밀하고 그물망 구조를 가지기 때문에, 핀홀(pin hole) 밀집도가 높은 실리콘나이트라이드막을 통과한 붕소 이온을 실리콘옥사이드막 내에 잡아두거나 또는 붕소 이온의 침투 자체를 막아준다.
다음, 도 2c에 도시된 바와 같이, 컨택 형성을 위한 식각시 식각종료층 역할 및 BPSG막으로부터 불순물 침투를 막는 역할을 수행할 제2라이너막 형성을 위해, 실리콘옥사이드막(29)의 상부 전면에 PECVD에 의해 실리콘나이트라이드막(30)을 200~400Å 정도 증착한다. 바람직한 실리콘나이트라이드막(30)의 두께는 300Å이다.
다음, 도 2d에 도시된 바와 같이, 실리콘나이트라이드막(30) 상에 일 예로 500℃에서 200 Torr의 압력으로 SACVD법에 의해 BPSG막(31)을 증착한 후, BPSG막(31)의 강도 향상을 위해 질소 분위기에서 600~800℃의 온도로 30~50초 동안 열처리하여 치밀화시키며, BPSG막(31)의 치밀화를 위한 열처리의 바람직한 온도 및 시간은 700℃ 및 40초이다.
상술한 바와 같이, 본 발명에서는 실리콘나이트라이드막 형성 전에 사일렌 가스를 이용하여 PECVD 방법으로 그물망 구조 및 치밀한 조직을 가지는 실리콘옥사이드막을 형성하므로, 붕소 이온을 실리콘옥사이드막 내에 잡아두거나 붕소 이온의 침투 자체를 방지하며, 따라서 붕소 이온이 실리콘웨이퍼로 침투하는 현상이 방지되는 효과가 있다.
따라서, 붕소이온이 실리콘웨이퍼로 침투함으로 인해 발생하였던 누설전류를 막아 트랜지스터의 열화를 방지하는 효과가 있다.

Claims (6)

  1. 모스 트랜지스터 소자가 형성된 실리콘 기판의 상부에서, 게이트 전극, 소스 및 드레인 영역의 실리콘 상에 티타늄실리사이드를 형성하는 단계;
    상기 실리콘 기판의 상부 전면에 실리콘옥사이드막을 형성하는 단계;
    상기 실리콘옥사이드막 상에 실리콘나이트라이드막을 형성하는 단계;
    상기 실리콘나이트라이드막 상에 비피에스지막을 형성하는 단계를 포함하고,
    상기 실리콘옥사이드막은 사일렌 가스를 이용하여 플라즈마화학기상증착법에 의해 형성하는 모스 트랜지스터 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘옥사이드막은 200~400Å의 두께로 형성하는 모스 트랜지스터 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 실리콘나이트라이드막은 플라즈마화학기상증착법에 의해 형성하는 모스 트랜지스터 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 실리콘나이트라이드막은 200~400Å의 두께로 형성하는 모스 트랜지스터 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 비피에스지(BPSG)막은 반대기압화학기상증착법에 의해 500℃의 온도에서 200 Torr의 압력으로 형성하는 모스 트랜지스터 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 실리콘옥사이드막 상의 전면에 상기 실리콘나이트라이드막이 형성되고, 상기 비피에스지막은 상기 실리콘나이트라이드막 상의 전면에만 형성되는 모스 트랜지스터 소자 제조 방법.
KR1020020081992A 2002-12-20 2002-12-20 모스 트랜지스터 제조 방법 KR100845718B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020081992A KR100845718B1 (ko) 2002-12-20 2002-12-20 모스 트랜지스터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020081992A KR100845718B1 (ko) 2002-12-20 2002-12-20 모스 트랜지스터 제조 방법

Publications (2)

Publication Number Publication Date
KR20040055348A KR20040055348A (ko) 2004-06-26
KR100845718B1 true KR100845718B1 (ko) 2008-07-10

Family

ID=37348038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020081992A KR100845718B1 (ko) 2002-12-20 2002-12-20 모스 트랜지스터 제조 방법

Country Status (1)

Country Link
KR (1) KR100845718B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950469B1 (ko) * 2007-03-26 2010-03-31 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165365A (ja) 1986-01-17 1987-07-21 Nec Corp 半導体装置
KR970003498A (ko) * 1995-06-26 1997-01-28 김주용 반도체 소자의 콘택 형성방법
KR100209280B1 (ko) * 1995-12-30 1999-07-15 김영환 반도체 소자의 콘택홀 형성방법
KR19990060817A (ko) * 1997-12-31 1999-07-26 김영환 플래쉬 메모리 셀 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165365A (ja) 1986-01-17 1987-07-21 Nec Corp 半導体装置
KR970003498A (ko) * 1995-06-26 1997-01-28 김주용 반도체 소자의 콘택 형성방법
KR100192170B1 (ko) 1995-06-26 1999-06-15 김영환 반도체 소자의 콘택 형성방법
KR100209280B1 (ko) * 1995-12-30 1999-07-15 김영환 반도체 소자의 콘택홀 형성방법
KR19990060817A (ko) * 1997-12-31 1999-07-26 김영환 플래쉬 메모리 셀 제조 방법

Also Published As

Publication number Publication date
KR20040055348A (ko) 2004-06-26

Similar Documents

Publication Publication Date Title
US7217626B2 (en) Transistor fabrication methods using dual sidewall spacers
US6410938B1 (en) Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
US7012028B2 (en) Transistor fabrication methods using reduced width sidewall spacers
US20060154411A1 (en) CMOS transistors and methods of forming same
US20070128806A1 (en) High performance CMOS transistors using PMD liner stress
KR100718835B1 (ko) 반도체 모스 트랜지스터와 그 제조 방법
US7358128B2 (en) Method for manufacturing a transistor
KR100472006B1 (ko) 모스 트랜지스터 제조 방법
KR100752201B1 (ko) 반도체 소자의 제조 방법
KR100845718B1 (ko) 모스 트랜지스터 제조 방법
JP3050165B2 (ja) 半導体装置およびその製造方法
JP3228253B2 (ja) 半導体装置の製造方法
KR100361576B1 (ko) 반도체 소자의 금속전 절연막 제조 방법
KR100363643B1 (ko) 반도체 소자의 금속전 절연막 제조 방법
KR100485174B1 (ko) 모스 트랜지스터 제조 방법
KR20030000822A (ko) 반도체소자의 제조방법
KR100361575B1 (ko) 반도체 소자의 금속전 절연막 제조 방법
KR100361574B1 (ko) 반도체 소자의 금속전 절연막 제조 방법
KR100393964B1 (ko) 에스램 소자의 게이트 형성 방법
KR100814257B1 (ko) 반도체 소자 제조 방법
KR100465533B1 (ko) 반도체 소자의 제조 방법
KR100904729B1 (ko) 반도체소자의 듀얼 게이트 형성방법
KR100481396B1 (ko) 반도체 소자의 제조 방법
KR100701679B1 (ko) 에스램 소자의 트랜지스터 제조방법
KR20010059856A (ko) 모스 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110620

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee