JP3228253B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
法に関し、特に微細な絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の製造方法に関す
る。
法に関し、特に微細な絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化および高性能化
は、微細パターンの形成手段であるフォトリソグラフィ
技術とドライエッチング技術とに支えられて達成されて
きた。そして、ＭＯＳトランジスタは微細化され、ロジ
ック系の半導体デバイスでは、そのゲート長が０．１μ
ｍ程度でゲート酸化膜の膜厚が３ｎｍ以下になるような
ＭＯＳトランジスタの実現が必要になってきている。
は、微細パターンの形成手段であるフォトリソグラフィ
技術とドライエッチング技術とに支えられて達成されて
きた。そして、ＭＯＳトランジスタは微細化され、ロジ
ック系の半導体デバイスでは、そのゲート長が０．１μ
ｍ程度でゲート酸化膜の膜厚が３ｎｍ以下になるような
ＭＯＳトランジスタの実現が必要になってきている。
【０００３】また、このように微細化されるＭＯＳトラ
ンジスタの実現では、Ｎチャネル型ＭＯＳトランジスタ
の場合と同様に、Ｐチャネル型ＭＯＳトランジスタの場
合も、表面チャネル型で動作する構造のものが必須にな
る。
ンジスタの実現では、Ｎチャネル型ＭＯＳトランジスタ
の場合と同様に、Ｐチャネル型ＭＯＳトランジスタの場
合も、表面チャネル型で動作する構造のものが必須にな
る。
【０００４】このような構造の実現で最も有効な方法
は、Ｐチャネル型ＭＯＳトランジスタのゲート電極を構
成する多結晶シリコン膜中にボロン不純物を含有させる
ことである。しかし、この多結晶シリコン膜中のボロン
は、半導体装置の製造工程でゲート酸化膜中を突き抜
け、その下のチャネル領域に拡散するようになる。いわ
ゆる、「ボロン突き抜け拡散現象」が生じ、Ｐチャネル
型ＭＯＳトランジスタの閾値の制御が非常に困難にな
る。
は、Ｐチャネル型ＭＯＳトランジスタのゲート電極を構
成する多結晶シリコン膜中にボロン不純物を含有させる
ことである。しかし、この多結晶シリコン膜中のボロン
は、半導体装置の製造工程でゲート酸化膜中を突き抜
け、その下のチャネル領域に拡散するようになる。いわ
ゆる、「ボロン突き抜け拡散現象」が生じ、Ｐチャネル
型ＭＯＳトランジスタの閾値の制御が非常に困難にな
る。
【０００５】本発明者は、このような「ボロン突き抜け
拡散現象」と半導体装置の製造工程との関係について詳
細に検討してきた。その中で、減圧のＣＶＤ（化学気相
成長）法でシリコン窒化膜を堆積する工程で、上記「ボ
ロン突き抜け拡散現象」が顕著に起こることを見いだし
た。そして、この場合に、反応ガスであるモノシランガ
ス（ＳｉＨ4 ）とアンモニアガス（ＮＨ3 ）に含まれる
水素が悪影響を及ぼしていることが判った。
拡散現象」と半導体装置の製造工程との関係について詳
細に検討してきた。その中で、減圧のＣＶＤ（化学気相
成長）法でシリコン窒化膜を堆積する工程で、上記「ボ
ロン突き抜け拡散現象」が顕著に起こることを見いだし
た。そして、この場合に、反応ガスであるモノシランガ
ス（ＳｉＨ4 ）とアンモニアガス（ＮＨ3 ）に含まれる
水素が悪影響を及ぼしていることが判った。
【０００６】しかし、一方で、上記のような微細ＭＯＳ
トランジスタで微細構造の半導体装置を製造していく場
合、ＭＯＳトランジスタのソース・ドレイン領域のコン
タクト孔形成が非常に難しくなる。また、ソース・ドレ
イン領域のボロン不純物の濃度の低減を防止することが
必要になる。そこで、ＣＶＤ法によるシリコン窒化膜で
ＭＯＳトランジスタの表面部を被覆することが必要にな
ってきている。
トランジスタで微細構造の半導体装置を製造していく場
合、ＭＯＳトランジスタのソース・ドレイン領域のコン
タクト孔形成が非常に難しくなる。また、ソース・ドレ
イン領域のボロン不純物の濃度の低減を防止することが
必要になる。そこで、ＣＶＤ法によるシリコン窒化膜で
ＭＯＳトランジスタの表面部を被覆することが必要にな
ってきている。
【０００７】これについて、図５と図６に基づいて説明
する。図５と図６は、特開平９−８１３５号公報に記載
されている内容を、上記微細なＰチャネル型ＭＯＳトラ
ンジスタの製造に適用した場合の概略した製造工程順の
断面図である。
する。図５と図６は、特開平９−８１３５号公報に記載
されている内容を、上記微細なＰチャネル型ＭＯＳトラ
ンジスタの製造に適用した場合の概略した製造工程順の
断面図である。
【０００８】図５（ａ）に示すように、例えば、導電型
がＰ型のシリコン基板１０１表面にＮウェル層（図示さ
れず）が形成され、その表面の所定領域に選択的に素子
分離領域１０２が形成される。
がＰ型のシリコン基板１０１表面にＮウェル層（図示さ
れず）が形成され、その表面の所定領域に選択的に素子
分離領域１０２が形成される。
【０００９】そして、膜厚が３ｎｍ程度のシリコン酸化
膜でもってゲート酸化膜１０３が形成され、その上にゲ
ート電極１０４が形成される。ここで、ゲート電極１０
４は、ボロン不純物を含有する膜厚１５０ｎｍ程度の多
結晶シリコン膜で構成される。このようなゲート電極１
０４の側壁にスペーサ１０５が形成される。ここで、ス
ペーサ１０５はシリコン酸化膜等で形成される。
膜でもってゲート酸化膜１０３が形成され、その上にゲ
ート電極１０４が形成される。ここで、ゲート電極１０
４は、ボロン不純物を含有する膜厚１５０ｎｍ程度の多
結晶シリコン膜で構成される。このようなゲート電極１
０４の側壁にスペーサ１０５が形成される。ここで、ス
ペーサ１０５はシリコン酸化膜等で形成される。
【００１０】そして、ボロン不純物のイオン注入と熱処
理とで、ソース・ドレイン拡散層１０６が形成される。
ここで、ソース・ドレイン拡散層１０６は公知のＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にな
っている。さらに、このソース・ドレイン拡散層１０６
およびゲート電極１０４の表面部にコバルトシリサイド
層１０７が形成され、ＭＯＳトランジスタのソース・ド
レイン領域およびゲート電極が低抵抗化される。
理とで、ソース・ドレイン拡散層１０６が形成される。
ここで、ソース・ドレイン拡散層１０６は公知のＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にな
っている。さらに、このソース・ドレイン拡散層１０６
およびゲート電極１０４の表面部にコバルトシリサイド
層１０７が形成され、ＭＯＳトランジスタのソース・ド
レイン領域およびゲート電極が低抵抗化される。
【００１１】次に、図５（ｂ）に示すように、ＭＯＳト
ランジスタのゲート電極１０４およびスペーサ１０５等
を被覆するように、全面にシリコン窒化膜１０８が形成
される。ここで、シリコン窒化膜１０８は、先述した公
知のＣＶＤ法で堆積され、その膜厚は５０ｎｍ程度であ
る。
ランジスタのゲート電極１０４およびスペーサ１０５等
を被覆するように、全面にシリコン窒化膜１０８が形成
される。ここで、シリコン窒化膜１０８は、先述した公
知のＣＶＤ法で堆積され、その膜厚は５０ｎｍ程度であ
る。
【００１２】次に、図５（ｃ）に示すように、シリコン
窒化膜１０８上に層間絶縁膜１０９が所定の膜厚になる
ように形成される。ここで、層間絶縁膜１０９はＣＶＤ
法で形成されるシリコン酸化膜あるいはＢＰＳＧ膜（ボ
ロンガラス、リンガラスを含むシリコン酸化膜）等で形
成される。
窒化膜１０８上に層間絶縁膜１０９が所定の膜厚になる
ように形成される。ここで、層間絶縁膜１０９はＣＶＤ
法で形成されるシリコン酸化膜あるいはＢＰＳＧ膜（ボ
ロンガラス、リンガラスを含むシリコン酸化膜）等で形
成される。
【００１３】そして、フォトリソグラフィ技術で、レジ
ストマスク１１０が形成され、これをマスクにしたドラ
イエッチング技術で、コンタクト孔１１１が形成され
る。ここで、シリコン窒化膜１０８はエッチングストッ
パーとして機能する。このため、マスク合わせズレがあ
りコンタクト孔１１１がスペーサ１０５上あるいは素子
分離領域１０２上に位置したとしても、これらの領域は
このシリコン窒化膜１０８によりドライエッチングから
保護される。
ストマスク１１０が形成され、これをマスクにしたドラ
イエッチング技術で、コンタクト孔１１１が形成され
る。ここで、シリコン窒化膜１０８はエッチングストッ
パーとして機能する。このため、マスク合わせズレがあ
りコンタクト孔１１１がスペーサ１０５上あるいは素子
分離領域１０２上に位置したとしても、これらの領域は
このシリコン窒化膜１０８によりドライエッチングから
保護される。
【００１４】次に、図６に示すように、シリコン窒化膜
１０８の選択的ドライエッチングが施され、ソース・ド
レイン領域上のコバルトシリサイド層１０７に達するコ
ンタクト孔１１２が形成される。上述したようにマスク
合わせズレがありコンタクト孔１１１がスペーサ１０５
上あるいは素子分離領域１０２上に位置したとしても、
これらの領域はシリコン酸化膜で形成されているため
に、この領域のエッチングはされない。
１０８の選択的ドライエッチングが施され、ソース・ド
レイン領域上のコバルトシリサイド層１０７に達するコ
ンタクト孔１１２が形成される。上述したようにマスク
合わせズレがありコンタクト孔１１１がスペーサ１０５
上あるいは素子分離領域１０２上に位置したとしても、
これらの領域はシリコン酸化膜で形成されているため
に、この領域のエッチングはされない。
【００１５】これ以降の工程の説明は省略されるが、コ
ンタクト孔１１２に埋め込まれてソース・ドレイン用の
配線層が形成されＭＯＳトランジスタが完成する。
ンタクト孔１１２に埋め込まれてソース・ドレイン用の
配線層が形成されＭＯＳトランジスタが完成する。
【００１６】
【発明が解決しようとする課題】以上に説明したＭＯＳ
トランジスタの製造工程では、先述したような「ボロン
突き抜け拡散現象」という問題が顕著に現れるようにな
る。これについて図７を参照して説明する。
トランジスタの製造工程では、先述したような「ボロン
突き抜け拡散現象」という問題が顕著に現れるようにな
る。これについて図７を参照して説明する。
【００１７】図７は、図５（ｂ）で説明した、シリコン
窒化膜１０８の形成工程時の断面図である。ここで、必
要なものだけ符号で表している。他は、図５で説明した
ものと同一であり省略されている。
窒化膜１０８の形成工程時の断面図である。ここで、必
要なものだけ符号で表している。他は、図５で説明した
ものと同一であり省略されている。
【００１８】図７に示すゲート電極１０４には、３×１
０20原子／ｃｍ3 程度の高濃度のボロン原子が含有され
ている。
０20原子／ｃｍ3 程度の高濃度のボロン原子が含有され
ている。
【００１９】ここで、シリコン窒化膜１０８が上述した
ＣＶＤ法で形成される。すなわち、反応炉の温度が８０
０℃程度で１時間程度の成膜時間で、膜厚５０ｎｍ程度
のシリコン窒化膜１０８が形成されると、ゲート電極１
０４中のボロンは、ゲート酸化膜１０３を突き抜ける。
すなわち、ボロン突き抜け１１３が生じ、ボロン不純物
がシリコン基板１０１の表面部に侵入するようになる。
ここで、反応ガスであるモノシランガスおよびアンモニ
アガスが熱分解して発生する水素が、このボロン突き抜
けを促進させるようになる。
ＣＶＤ法で形成される。すなわち、反応炉の温度が８０
０℃程度で１時間程度の成膜時間で、膜厚５０ｎｍ程度
のシリコン窒化膜１０８が形成されると、ゲート電極１
０４中のボロンは、ゲート酸化膜１０３を突き抜ける。
すなわち、ボロン突き抜け１１３が生じ、ボロン不純物
がシリコン基板１０１の表面部に侵入するようになる。
ここで、反応ガスであるモノシランガスおよびアンモニ
アガスが熱分解して発生する水素が、このボロン突き抜
けを促進させるようになる。
【００２０】このようにして、半導体装置の製造工程
で、Ｐチャネル型ＭＯＳトランジスタのチャネル領域に
ボロン不純物が無制御に導入されるようになり、ＭＯＳ
トランジスタの閾値の制御が困難になる。
で、Ｐチャネル型ＭＯＳトランジスタのチャネル領域に
ボロン不純物が無制御に導入されるようになり、ＭＯＳ
トランジスタの閾値の制御が困難になる。
【００２１】この「ボロン突き抜け拡散現象」は、ＭＯ
Ｓトランジスタが微細化し、ゲート酸化膜の薄膜化と共
に顕著になる問題である。
Ｓトランジスタが微細化し、ゲート酸化膜の薄膜化と共
に顕著になる問題である。
【００２２】本発明の目的は、微細なＭＯＳトランジス
タを有する半導体装置の製造において、上記「ボロン突
き抜け拡散現象」の問題を簡便に解決する半導体装置の
製造方法を提供することにある。
タを有する半導体装置の製造において、上記「ボロン突
き抜け拡散現象」の問題を簡便に解決する半導体装置の
製造方法を提供することにある。
【００２３】
【課題を解決するための手段】このために、本発明の半
導体装置の製造方法では、半導体装置の製造工程におい
て、ＭＯＳトランジスタのゲート電極を形成した後に、
水素が前記ゲート電極中に侵入しないように緻密窒化層
をＰチャネル型ＭＯＳトランジスタ上に形成する。この
緻密窒化層は、シリコン薄膜層がシリコン窒化膜に変換
された薄膜層である。
導体装置の製造方法では、半導体装置の製造工程におい
て、ＭＯＳトランジスタのゲート電極を形成した後に、
水素が前記ゲート電極中に侵入しないように緻密窒化層
をＰチャネル型ＭＯＳトランジスタ上に形成する。この
緻密窒化層は、シリコン薄膜層がシリコン窒化膜に変換
された薄膜層である。
【００２４】そして、前記シリコン薄膜層は、シリコン
の蒸着法で堆積され、前記シリコン薄膜層のシリコン窒
化膜への変換は、窒素ガスのプラズマ励起中での化学反
応で行われる。あるいは、前記シリコン薄膜層のシリコ
ン窒化膜への変換は、窒素を含む反応ガス中での直接熱
窒化法で行われる。
の蒸着法で堆積され、前記シリコン薄膜層のシリコン窒
化膜への変換は、窒素ガスのプラズマ励起中での化学反
応で行われる。あるいは、前記シリコン薄膜層のシリコ
ン窒化膜への変換は、窒素を含む反応ガス中での直接熱
窒化法で行われる。
【００２５】また、本発明の半導体装置の製造方法で
は、半導体装置の製造工程において、ＭＯＳトランジス
タのゲート電極を形成した後、窒素ガスをプラズマ励起
して生成した窒素プラズマと反応させて、前記ゲート電
極表面および前記ゲート電極の側壁に形成されたシリコ
ン酸化膜表面を緻密窒化層に変換する。
は、半導体装置の製造工程において、ＭＯＳトランジス
タのゲート電極を形成した後、窒素ガスをプラズマ励起
して生成した窒素プラズマと反応させて、前記ゲート電
極表面および前記ゲート電極の側壁に形成されたシリコ
ン酸化膜表面を緻密窒化層に変換する。
【００２６】そして、前記緻密窒化層を形成した後、水
素を含むガス雰囲気での熱処理工程がなされる。例え
ば、全面にＣＶＤ法でシリコン窒化膜が堆積される。あ
るいは、水素ガス雰囲気でのアニールが施される。
素を含むガス雰囲気での熱処理工程がなされる。例え
ば、全面にＣＶＤ法でシリコン窒化膜が堆積される。あ
るいは、水素ガス雰囲気でのアニールが施される。
【００２７】このように、半導体装置の製造工程の中
で、Ｐチャネル型ＭＯＳトランジスタのゲート電極の形
成後に緻密窒化層が形成される。この緻密窒化層の水素
の阻止力は非常に高く、その後の水素を含むガス雰囲気
の処理工程で、水素がゲート電極に侵入するのを完全に
防止する。このために、水素により促進される「ボロン
突き抜け拡散現象」は大幅に抑制される。
で、Ｐチャネル型ＭＯＳトランジスタのゲート電極の形
成後に緻密窒化層が形成される。この緻密窒化層の水素
の阻止力は非常に高く、その後の水素を含むガス雰囲気
の処理工程で、水素がゲート電極に侵入するのを完全に
防止する。このために、水素により促進される「ボロン
突き抜け拡散現象」は大幅に抑制される。
【００２８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。ここで、図１と図２
は本発明による微細なＰチャネル型ＭＯＳトランジスタ
の製造工程順の断面図である。
を図１と図２に基づいて説明する。ここで、図１と図２
は本発明による微細なＰチャネル型ＭＯＳトランジスタ
の製造工程順の断面図である。
【００２９】図１（ａ）に示すように、従来の技術で説
明したのと同様に、シリコン基板１の所定領域に選択的
に素子分離領域２が形成される。ここで、素子分離領域
２は、シャロートレンチにシリコン酸化膜が充填されて
形成される。
明したのと同様に、シリコン基板１の所定領域に選択的
に素子分離領域２が形成される。ここで、素子分離領域
２は、シャロートレンチにシリコン酸化膜が充填されて
形成される。
【００３０】そして、膜厚が２．５ｎｍ程度のシリコン
酸化膜あるいは３ｎｍ程度のシリコンオキシナイトライ
ド膜でもってゲート酸化膜３が形成される。そして、そ
の上にゲート電極４が形成される。ここで、ゲート電極
４は、膜厚１５０ｎｍ程度の多結晶シリコン膜にドーズ
量が４×１０15／ｃｍ2 程度のＢＦ2 あるいはＢのイオ
ン注入が施されて形成される。
酸化膜あるいは３ｎｍ程度のシリコンオキシナイトライ
ド膜でもってゲート酸化膜３が形成される。そして、そ
の上にゲート電極４が形成される。ここで、ゲート電極
４は、膜厚１５０ｎｍ程度の多結晶シリコン膜にドーズ
量が４×１０15／ｃｍ2 程度のＢＦ2 あるいはＢのイオ
ン注入が施されて形成される。
【００３１】そして、シリコン酸化膜の形成とエッチバ
ックとで、ゲート電極４の側壁にスペーサ５が形成され
る。さらに、ボロン不純物のイオン注入と熱処理とで、
ソース・ドレイン拡散層６が形成され、このソース・ド
レイン拡散層６およびゲート電極４の表面部にコバルト
シリサイド層７が形成される。このようにして、ＭＯＳ
トランジスタのソース・ドレイン拡散層６およびゲート
電極４が低抵抗化される。
ックとで、ゲート電極４の側壁にスペーサ５が形成され
る。さらに、ボロン不純物のイオン注入と熱処理とで、
ソース・ドレイン拡散層６が形成され、このソース・ド
レイン拡散層６およびゲート電極４の表面部にコバルト
シリサイド層７が形成される。このようにして、ＭＯＳ
トランジスタのソース・ドレイン拡散層６およびゲート
電極４が低抵抗化される。
【００３２】次に、図１（ｂ）に示すように、全面にア
モルファスシリコン層８が形成される。ここで、アモル
ファスシリコン層８は、シリコンの蒸着法あるいはスパ
ッタ法で堆積され、その膜厚は５ｎｍ程度である。
モルファスシリコン層８が形成される。ここで、アモル
ファスシリコン層８は、シリコンの蒸着法あるいはスパ
ッタ法で堆積され、その膜厚は５ｎｍ程度である。
【００３３】次に、図１（ｃ）に示すように、このアモ
ルファスシリコン層８は、緻密窒化層９に変換される。
ここで、アモルファスシリコン層８の緻密窒化層９への
変換は次のようにしてなされる。
ルファスシリコン層８は、緻密窒化層９に変換される。
ここで、アモルファスシリコン層８の緻密窒化層９への
変換は次のようにしてなされる。
【００３４】すなわち、アモルファスシリコン層８の堆
積されたシリコン基板が、例えば、ＥＣＲ（エレクトロ
ン サイクロトロン レゾナンス）によるプラズマ発生
装置（以下、ＥＣＲ装置という）の反応炉内に挿入さ
れ、窒素ガスのプラズマ励起による窒素プラズマが生成
される。この処理により、活性種となった窒素がアモル
ファスシリコン層８と反応し緻密なシリコン窒化膜が形
成される。
積されたシリコン基板が、例えば、ＥＣＲ（エレクトロ
ン サイクロトロン レゾナンス）によるプラズマ発生
装置（以下、ＥＣＲ装置という）の反応炉内に挿入さ
れ、窒素ガスのプラズマ励起による窒素プラズマが生成
される。この処理により、活性種となった窒素がアモル
ファスシリコン層８と反応し緻密なシリコン窒化膜が形
成される。
【００３５】あるいは、このＥＣＲ装置において、プラ
ズマ発生領域とシリコン基板の搭載される基板電極との
間にＤＣバイアスが印加される。そして、プラズマ発生
領域で形成された窒素イオンがこのＤＣバイアスで加速
され、上記のアモルファスシリコン層８に導入される。
そして、アモルファスシリコン層８の窒化処理がなされ
る。ここで、ＤＣバイアスの電圧は１ｋｅＶ以下になる
ように設定される。
ズマ発生領域とシリコン基板の搭載される基板電極との
間にＤＣバイアスが印加される。そして、プラズマ発生
領域で形成された窒素イオンがこのＤＣバイアスで加速
され、上記のアモルファスシリコン層８に導入される。
そして、アモルファスシリコン層８の窒化処理がなされ
る。ここで、ＤＣバイアスの電圧は１ｋｅＶ以下になる
ように設定される。
【００３６】なお、上記のＥＣＲ装置中の窒化処理で
は、基板温度は９００℃程度に設定される。
は、基板温度は９００℃程度に設定される。
【００３７】以上のようにして、アモルファスシリコン
層８は、図１（ｃ）に示すような、緻密窒化層９に変換
される。ここで、水素の影響を無くするために、ＥＣＲ
装置内の水分あるいは水素の除去を徹底させる。
層８は、図１（ｃ）に示すような、緻密窒化層９に変換
される。ここで、水素の影響を無くするために、ＥＣＲ
装置内の水分あるいは水素の除去を徹底させる。
【００３８】次に、図１（ｄ）に示すように、全面にシ
リコン窒化膜１０が形成される。ここで、シリコン窒化
膜１０は、先述した公知のＣＶＤ法で堆積され、その膜
厚は５０ｎｍ程度である。
リコン窒化膜１０が形成される。ここで、シリコン窒化
膜１０は、先述した公知のＣＶＤ法で堆積され、その膜
厚は５０ｎｍ程度である。
【００３９】次に、図２（ａ）に示すように、シリコン
窒化膜１０上に層間絶縁膜１１が所定の膜厚になるよう
に形成される。ここで、層間絶縁膜１１はＣＶＤ法で形
成されるシリコン酸化膜あるいはＢＰＳＧ膜等で形成さ
れる。
窒化膜１０上に層間絶縁膜１１が所定の膜厚になるよう
に形成される。ここで、層間絶縁膜１１はＣＶＤ法で形
成されるシリコン酸化膜あるいはＢＰＳＧ膜等で形成さ
れる。
【００４０】そして、従来の技術で説明したように、レ
ジストマスク１２が形成され、これをマスクにしたドラ
イエッチング技術で、コンタクト孔１３が形成される。
ここで、シリコン窒化膜１０はエッチングストッパーと
して機能する。
ジストマスク１２が形成され、これをマスクにしたドラ
イエッチング技術で、コンタクト孔１３が形成される。
ここで、シリコン窒化膜１０はエッチングストッパーと
して機能する。
【００４１】次に、シリコン窒化膜１０の選択的ドライ
エッチングが施され、コバルトシリサイド層７に達する
コンタクト孔１４が形成される。このようにして、マス
ク合わせズレがありコンタクト孔１４がスペーサ５上あ
るいは素子分離領域２上に位置したとしても、これらの
領域はシリコン窒化膜とは別種のシリコン酸化膜で形成
されているために、この領域のエッチングはされない。
これ以降の工程の説明は省略される。
エッチングが施され、コバルトシリサイド層７に達する
コンタクト孔１４が形成される。このようにして、マス
ク合わせズレがありコンタクト孔１４がスペーサ５上あ
るいは素子分離領域２上に位置したとしても、これらの
領域はシリコン窒化膜とは別種のシリコン酸化膜で形成
されているために、この領域のエッチングはされない。
これ以降の工程の説明は省略される。
【００４２】以上の実施例では、アモルファスシリコン
層８は、窒素プラズマ励起の雰囲気で緻密窒化層９に変
換される場合について説明された。このアモルファスシ
リコン層８から緻密窒化層９への変換は、この他、拡散
炉内の窒素を含むガス雰囲気での直接熱窒化の方法で行
ってもよい。しかし、この場合には、温度は１０００℃
程度にすることが必要になる。
層８は、窒素プラズマ励起の雰囲気で緻密窒化層９に変
換される場合について説明された。このアモルファスシ
リコン層８から緻密窒化層９への変換は、この他、拡散
炉内の窒素を含むガス雰囲気での直接熱窒化の方法で行
ってもよい。しかし、この場合には、温度は１０００℃
程度にすることが必要になる。
【００４３】いずれにしろ、本発明の半導体装置の製造
方法では、エッチングストッパーに用いられるシリコン
窒化膜１０の堆積前に、緻密窒化層９が形成される。こ
の緻密窒化層９の水素の阻止力は非常に高く、シリコン
窒化膜１０の成膜工程で生じる水素がゲート電極４に侵
入するのを完全に防止する。このために、上述した「ボ
ロン突き抜け拡散現象」は大幅に抑制されるようにな
る。
方法では、エッチングストッパーに用いられるシリコン
窒化膜１０の堆積前に、緻密窒化層９が形成される。こ
の緻密窒化層９の水素の阻止力は非常に高く、シリコン
窒化膜１０の成膜工程で生じる水素がゲート電極４に侵
入するのを完全に防止する。このために、上述した「ボ
ロン突き抜け拡散現象」は大幅に抑制されるようにな
る。
【００４４】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図３と図４も本発明
による微細なＰチャネル型ＭＯＳトランジスタの製造工
程順の断面図である。この場合では、本願発明が、ゲー
ト電極あるいはソース・ドレイン拡散層上にコバルトシ
リサイド層が形成されないＭＯＳトランジスタに適用さ
れる。
図４に基づいて説明する。ここで、図３と図４も本発明
による微細なＰチャネル型ＭＯＳトランジスタの製造工
程順の断面図である。この場合では、本願発明が、ゲー
ト電極あるいはソース・ドレイン拡散層上にコバルトシ
リサイド層が形成されないＭＯＳトランジスタに適用さ
れる。
【００４５】図３（ａ）に示すように、シリコン基板１
表面に選択的に素子分離領域２が形成される。そして、
ゲート酸化膜３が形成され、その上にゲート電極４が形
成される。ここで、ゲート電極４は、第１の実施の形態
と同様に、膜厚１５０ｎｍ程度の多結晶シリコン膜にド
ーズ量が４×１０15／ｃｍ2 程度のＢＦ2 あるいはＢの
イオン注入が施されて形成される。そして、ゲート電極
４の側壁にスペーサ５がシリコン酸化膜で形成され、ボ
ロン不純物のイオン注入と熱処理とで、ソース・ドレイ
ン拡散層６が形成される。
表面に選択的に素子分離領域２が形成される。そして、
ゲート酸化膜３が形成され、その上にゲート電極４が形
成される。ここで、ゲート電極４は、第１の実施の形態
と同様に、膜厚１５０ｎｍ程度の多結晶シリコン膜にド
ーズ量が４×１０15／ｃｍ2 程度のＢＦ2 あるいはＢの
イオン注入が施されて形成される。そして、ゲート電極
４の側壁にスペーサ５がシリコン酸化膜で形成され、ボ
ロン不純物のイオン注入と熱処理とで、ソース・ドレイ
ン拡散層６が形成される。
【００４６】次に、このシリコン基板は、ＥＣＲ装置の
反応炉内に挿入され、窒素ガスのプラズマ励起による窒
素プラズマが生成される。この処理により、活性種とな
った窒素がゲート電極４表面およびソース・ドレイン拡
散層表面と反応し、図３（ｂ）に示すように緻密窒化層
９ａが形成される。
反応炉内に挿入され、窒素ガスのプラズマ励起による窒
素プラズマが生成される。この処理により、活性種とな
った窒素がゲート電極４表面およびソース・ドレイン拡
散層表面と反応し、図３（ｂ）に示すように緻密窒化層
９ａが形成される。
【００４７】ここで、第１の実施の形態で説明したよう
に、ＥＣＲ装置のプラズマ発生領域とシリコン基板の搭
載される基板電極との間にＤＣバイアスが印加されても
よい。この場合には、シリコン酸化膜で構成されるスペ
ーサ５の表面部にも緻密窒化層９ａが容易に形成され
る。
に、ＥＣＲ装置のプラズマ発生領域とシリコン基板の搭
載される基板電極との間にＤＣバイアスが印加されても
よい。この場合には、シリコン酸化膜で構成されるスペ
ーサ５の表面部にも緻密窒化層９ａが容易に形成され
る。
【００４８】以後は、第１の実施の形態で説明したのと
同様の工程でＭＯＳトランジスタが形成される。すなわ
ち、図３（ｃ）に示すように、全面にシリコン窒化膜１
０が形成される。そして、図４（ａ）に示すように、シ
リコン窒化膜１０上に層間絶縁膜１１が形成され、レジ
ストマスク１２が形成され、これをマスクにしたドライ
エッチング技術で、コンタクト孔１３が形成される。
同様の工程でＭＯＳトランジスタが形成される。すなわ
ち、図３（ｃ）に示すように、全面にシリコン窒化膜１
０が形成される。そして、図４（ａ）に示すように、シ
リコン窒化膜１０上に層間絶縁膜１１が形成され、レジ
ストマスク１２が形成され、これをマスクにしたドライ
エッチング技術で、コンタクト孔１３が形成される。
【００４９】次に、シリコン窒化膜１０の選択的ドライ
エッチングが施され、ソース・ドレイン拡散層６に達す
るコンタクト孔１４が形成される。このようにして、マ
スク合わせズレがありコンタクト孔１４がスペーサ上あ
るいは素子分離領域上に位置したとしても、これらの領
域はシリコン酸化膜で形成されているために、この領域
のエッチングはなされない。これ以降の工程の説明は省
略される。
エッチングが施され、ソース・ドレイン拡散層６に達す
るコンタクト孔１４が形成される。このようにして、マ
スク合わせズレがありコンタクト孔１４がスペーサ上あ
るいは素子分離領域上に位置したとしても、これらの領
域はシリコン酸化膜で形成されているために、この領域
のエッチングはなされない。これ以降の工程の説明は省
略される。
【００５０】上記の実施の形態で説明した緻密窒化層の
形成方法以外に、アンモニアガスの雰囲気でのランプア
ニールの方法で緻密窒化層を形成してもよい。但し、こ
の場合にはアンモニアガスが分解して水素が発生するた
めに、その処理時間は１０秒程度とできるだけ短時間に
する必要がある。なお、この場合の温度は１０００℃以
下に設定される。この場合には、スペーサの表面部にも
緻密窒化層が容易に形成される。
形成方法以外に、アンモニアガスの雰囲気でのランプア
ニールの方法で緻密窒化層を形成してもよい。但し、こ
の場合にはアンモニアガスが分解して水素が発生するた
めに、その処理時間は１０秒程度とできるだけ短時間に
する必要がある。なお、この場合の温度は１０００℃以
下に設定される。この場合には、スペーサの表面部にも
緻密窒化層が容易に形成される。
【００５１】本発明の第２の実施の形態では、水素阻止
の能力は第２の実施の形態に比べて少し低下するが、上
述した「ボロン突き抜け拡散現象」は抑制される。そし
て、この場合には、第１の実施の形態よりも製造工程が
簡便化される。
の能力は第２の実施の形態に比べて少し低下するが、上
述した「ボロン突き抜け拡散現象」は抑制される。そし
て、この場合には、第１の実施の形態よりも製造工程が
簡便化される。
【００５２】上記の実施の形態で説明した緻密窒化層
９，９ａは、シリコン窒化膜１０の成膜工程で生じる水
素起因の「ボロン突き抜け拡散現象」を抑制する以外に
も、半導体装置の製造工程で大きな効果を有する。すな
わち、本発明のようにして形成される緻密窒化層は、Ｍ
ＯＳトランジスタのゲート電極形成後の半導体装置の製
造工程において水素が発生するその他の成膜工程あるい
はアルミ配線後の水素アニール工程での「ボロン突き抜
け拡散現象」をも抑制するようになる。
９，９ａは、シリコン窒化膜１０の成膜工程で生じる水
素起因の「ボロン突き抜け拡散現象」を抑制する以外に
も、半導体装置の製造工程で大きな効果を有する。すな
わち、本発明のようにして形成される緻密窒化層は、Ｍ
ＯＳトランジスタのゲート電極形成後の半導体装置の製
造工程において水素が発生するその他の成膜工程あるい
はアルミ配線後の水素アニール工程での「ボロン突き抜
け拡散現象」をも抑制するようになる。
【００５３】
【発明の効果】以上に説明したように本発明の半導体装
置の製造方法では、半導体装置の製造工程において、Ｍ
ＯＳトランジスタのゲート電極を形成した後、水素が前
記ゲート電極中に侵入しないように緻密窒化層をＰチャ
ネル型ＭＯＳトランジスタ上に形成する。
置の製造方法では、半導体装置の製造工程において、Ｍ
ＯＳトランジスタのゲート電極を形成した後、水素が前
記ゲート電極中に侵入しないように緻密窒化層をＰチャ
ネル型ＭＯＳトランジスタ上に形成する。
【００５４】このために、半導体装置の製造工程で生じ
る水素がＰチャネル型ＭＯＳトランジスタのゲート電極
に侵入することが完全に防止される。そして、上述した
「ボロン突き抜け拡散現象」が大幅に抑制されるように
なり、ＭＯＳトランジスタの閾値の制御が容易になる。
る水素がＰチャネル型ＭＯＳトランジスタのゲート電極
に侵入することが完全に防止される。そして、上述した
「ボロン突き抜け拡散現象」が大幅に抑制されるように
なり、ＭＯＳトランジスタの閾値の制御が容易になる。
【００５５】このようにして、本発明は、ＭＯＳトラン
ジスタの微細化を容易にし、半導体装置の高集積化およ
び高性能化を促進させる。
ジスタの微細化を容易にし、半導体装置の高集積化およ
び高性能化を促進させる。
【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。
ＯＳトランジスタの製造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。
ＯＳトランジスタの製造工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。
ＯＳトランジスタの製造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。
ＯＳトランジスタの製造工程順の断面図である。
【図５】従来の技術を説明するためのＭＯＳトランジス
タの製造工程順の断面図である。
タの製造工程順の断面図である。
【図６】従来の技術を説明するためのＭＯＳトランジス
タの製造工程順の断面図である。
タの製造工程順の断面図である。
【図７】本発明の課題を説明するためのＭＯＳトランジ
スタの断面図である。
スタの断面図である。
１，１０１ シリコン基板 ２，１０２ 素子分離領域 ３，１０３ ゲート酸化膜 ４，１０４ ゲート電極 ５，１０５ スペーサ ６，１０６ ソース・ドレイン拡散層 ７，１０７ コバルトシリサイド層 ８ アモルファスシリコン層 ９，９ａ 緻密窒化層 １０，１０８ シリコン窒化膜 １１，１０９ 層間絶縁膜 １２，１１０ レジストマスク １３，１４，１１１，１１２ コンタクト孔 １１３ ボロン突き抜け
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/318 H01L 29/78
Claims (7)
- 【請求項１】 半導体装置の製造工程において、絶縁ゲ
ート電界効果トランジスタのゲート電極を形成した後、
水素が前記ゲート電極中に侵入しないように、シリコン
薄膜層がシリコン窒化膜に変換された緻密窒化層をＰチ
ャネル型絶縁ゲート電界効果トランジスタ上に形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記シリコン薄膜層は、シリコンの蒸着
法で堆積されることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記シリコン薄膜層のシリコン窒化膜へ
の変換が、窒素ガスのプラズマ励起中での化学反応で行
われることを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。 - 【請求項４】 前記シリコン薄膜層のシリコン窒化膜へ
の変換が、窒素を含む反応ガス中での直接熱窒化法で行
われることを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。 - 【請求項５】 半導体装置の製造工程において、絶縁ゲ
ート電界効果トランジスタのゲート電極を形成した後、
窒素ガスをプラズマ励起して生成した窒素プラズマと反
応させて、前記ゲート電極表面および前記ゲート電極の
側壁に形成されたシリコン酸化膜表面を緻密窒化層に変
換することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記緻密窒化層を形成した後、全面に化
学気相成長法でシリコン窒化膜を形成することを特徴と
する請求項１から請求項５のうち１つの請求項に記載の
半導体装置の製造方法。 - 【請求項７】 前記緻密窒化層を形成した後、水素雰囲
気での熱処理を行うことを特徴とする請求項１から請求
項５のうち１つの請求項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36461498A JP3228253B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36461498A JP3228253B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188291A JP2000188291A (ja) | 2000-07-04 |
| JP3228253B2 true JP3228253B2 (ja) | 2001-11-12 |
Family
ID=18482249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36461498A Expired - Fee Related JP3228253B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228253B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037070A (zh) * | 2017-06-09 | 2018-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法及半导体器件 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534388B1 (en) * | 2000-09-27 | 2003-03-18 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce variation in LDD series resistance |
| KR100931479B1 (ko) * | 2002-11-06 | 2009-12-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US20090233429A1 (en) * | 2006-05-17 | 2009-09-17 | Dai Ishikawa | Semiconductor device manufacturing method and substrate processing apparatus |
| JP2007201490A (ja) * | 2007-03-12 | 2007-08-09 | Fujitsu Ltd | 半導体装置 |
| JP2009124164A (ja) * | 2009-01-19 | 2009-06-04 | Fujitsu Microelectronics Ltd | 半導体装置 |
-
1998
- 1998-12-22 JP JP36461498A patent/JP3228253B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037070A (zh) * | 2017-06-09 | 2018-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法及半导体器件 |
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| JP2000188291A (ja) | 2000-07-04 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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