KR100264201B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제1도전형의 반도체기판상에 게이트절연막을 기재시켜 고융점 금속층을 형성하고 상기 고융점 금속층 상에 실리콘이 포함된 고융점금속질화막을 형성하는 공정과, 상기 고융점 금속층과 상기 실리콘이 포함된 고융점금속질화막을 패터닝하여 게이트와 제1장벽층을 형성하는 공정과, 상기 게이트와 제1장벽층의 측면에 상기 실리콘이 포함된 고융점금속질화막으로 측벽 형상의 제2장벽층을 형성하는 공정을 구비한다. 따라서, 장벽층을 밀도가 높고 열팽창계수가 게이트와 유사한 물질로 형성하므로 이 후의 고온 공정시 장벽층에 크랙이 발생되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트를 금속으로 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치는 양호한 회로 동작 성능과 집적도를 얻기 위하여 집적 회로를 구성하는 MOSFET의 크기를 감소시키기 위한 노력의 결과로 반도체장치의 제조기술이 서브미크론(submicron) 단위로 축소(scale down)되었다. 따라서, 집적 회로의 구성요소인 단일 MOSFET에 있어서 게이트(gate line)의 폭이 좁아지게 되었으며, 그에 따라 게이트의 선저항이 크게 증가될 뿐만 아니라 인접하는 게이트들 사이의 공간(speace)의 감소에 의한 기생 커패시턴스(parastic capacitance)도 크게 증가되므로 회로의 신호전달 속도가 크게 저하되게 되었다. 즉, 회로의 신호 전달 속도에 영향을 미치는 지연시간(delay time)은 저항(R)과 커패시턴스(C)의 곱인 RC로 표시되는데, 여기서, 저항(R)은 게이트의 선지항이고, 커패시턴스(C)는 인접하는 게이트 사이의 기생 커패시턴스이다.
그러므로, 집적 회로의 집적도가 증가됨에 따라 인접하는 게이트들 사이의 기생커패시턴스가 증가되므로 회로의 신호전달속도를 향상시키기 위해서는 게이트의 선저항을 낮추어야 한다. 게이트의 선저항을 낮추는 방법은 다결정실리콘 상에 실리사이드를 적층한 폴리사이드(polycide) 구조로 형성하는 것이다. 그러나, 폴리사이드 구조의 게이트도 0.25μm 이하의 선폭을 필요하는 소자, 저전력(low power)용 소자 및 초고속 로직 소자에서는 더 이상 저항을 낮출 수 없게되어 저항이 더 낮은 새로운 구조의 게이트를 갖는 트랜지스터(transistor)가 요구되고 있다.
특히, 저전력 소자나 고속 소자의 중요성이 멀티미디어(multi-media)와 이동 통신의 발달로 거기에 쓰이게 될 반도체 소자에 핵심 사항이 되고 있다. 따라서, 종래의 금속실리사이드/다결정 폴리실리콘의 구조로 이루어지는 폴리사이드 게이트는 차세대의 저전력 소자나 고속 소자에는 사용되기 어려워 저항이 더 낮은 금속으로 게이트를 형성한 새로운 트랜지스터의 구조에 대한 연구가 진행중이다. 상기에서 게이트로 텅스턴(W), 탄탈륨(Ta), 티타늄(Ti) 및 몰리브덴(Mo) 등의 고융점 금속이 사용된다.
제1(a)도 내지 제1(c)도는 종래 기술에 따른 반도체장치의 제조공정도이다.
제1(a)도를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 등의 선택산화방법에 의해 필드산호막(13)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 상기에서, 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 반도체기판(11)의 트렌치를 형성하고 산화실리콘을 채워 형성할 수도 잇다.
제1(b)도를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15)의 상부에 텅스텐(W)을 화학기상증착(Chemical Vapor Deposition:이하, CVD라 칭함) 방법 또는 스퍼터링(sputtering) 방법으로 1000~2000Å 정도의 두께로 증착한 후 포토리쏘그래피(photolithography) 방법으로 1000~2000Å 정도의 두께로 증착한 후 포토리쏘그래피(photolithography)방법으로 패터닝하여 게이트(17)를 형성한다. 상기에서 게이트(17)를 탄탈륨(Ta), 티타늄(Ti) 또는 몰리브덴(Mo) 등의 다른 고융점 금속으로 형성할 수도 있다.
게이트(17)의 표면에 장벽층(19)을 형성한다. 장벽층(19)은 질소(N)를 포함하는 가스의 플라즈마에서 처리하여 박막의 WNx, TaNx, TiNx 또는 MoNx 등으로 형태로 형성된다.
그리고, 게이트(17)을 마스크로 하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온주입하고 열처리하여 LDD(Lightly Doped Drain) 구조를 형성하는 저농도영역(21)을 형성한다.
제1(c)도는 참조하면, 게이트(17)의 측면에 형성된 장벽층(19)을 덮도록 측벽(23)을 형성한다. 측벽(23)은 장벽층(19)을 덮도록 산화실리콘을 CVD 방법으로 증착한 후 반응성 이온식각(Reactive Ion Etching:이하, RIE라 칭함) 방법으로 에치백(etchback)하므로써 형성된다. 그리고, 게이트(17)와 측벽(23)을 마스크로 사용하여 반도체기판(11)에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하고 열처리하여 저농도영역(21)의 소정 부분과 중첩되어 소오스 및 드레인 영역으로 이용되고 고농도영역(25)을 형성한다.
상술한 바와 같이 종래 기술에 따른 반도체장치의 제조 방법은 텅스텐 등의 고융점 금속으로 이루어진 게이트가 측벽과 이후의 공정에서 층간절연막을 형성할 때 산화성 분위기에 노출되어 저항이 증가되는 것을 방지하기 위해 질소(N)를 포함하는 가스에서 플라즈마 처리하여 WNx 등의 고융점금속질화막으로 장벽층을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 텅스텐 등의 고융점 금속으로 이루어진 게이트의 표면에 형성된 WNx 등의 고융점금속질화막으로 이루어진 장벽층의 열팽창 계수가 크므로 CVD 방법에 의한 산화실리콘의 증착, 또는, 주입된 이온의 확산 등의 고온 공정시 스트레스에 의해 장벽층에 크랙이 발생된다. 그러므로, 이후 CVD 방법에 의한 산화실리콘층을 형성하는 등의 산화성분위기에서 장벽층에 형성된 크랙을 통해 산소가 유입되며, 이 유입된 산소는 게이트를 산화시켜 소자의 신뢰성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 고온 공정시 장벽층에 크랙이 발생되는 것을 방지할 수 있는 반도체장치의 제조방법은 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제1도전형의 반도체기판 상에 게이트절연막을 개재시켜 고융점 금속층을 형성하고 상기 고융점 금속층 상에 실리콘이 포함된 고융점금속질화막을 패터닝하여 게이트와 제1장벽층을 형성하는 공정과, 상기 게이트와 제1장벽층의 측면에 상기 실리콘이 포함된 고융점금속질화막으로 측벽 형상의 제2장벽층을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1(a)도 내지 제1(c)도는 종래 기술에 따른 반도체장치의 제조공정도.
제2(a)도 내지 제2(d)도는 본 발명의 일 실시예에 따른 반도체장치의 제조공정도.
제3(a)도 내지 제3(b)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 필드산화막
35 : 게이트산화막 37 : 게이트
39,41 : 제1 및 제2장벽층 43 : 저농도영역
45 : 측벽 47 : 고농도 영역
제2(a)도 내지 제2(d)도는 본 발명의 일 실시예에 따른 반도체장치의 제조 공정도이다.
제2(a)도를 참조하면, P형의 반도체기판(31) 표면의 소정 부분에 LOCOS 등의 선택산화방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 상기에서, 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 반도체 기판(31)에 트렌치를 형성하고 산화실리콘을 채워 형성할 수 있다.
제2(b)도를 참조하면, 반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(33) 및 게이트산화막(35)의 상부에 텅스텐(W)을 1000~2000Å 정도의 두께로 증착하고, 이 텅스텐막 상에 WSixNy막을 300~700Å 정도의 두께로 적층한 후 WSixNy막과 텅스텐막을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(37)와 제1장벽층(39)을 형성한다. 이때, 제1장벽층(39)은 게이트(37) 상에만 형성되므로 이 게이트(37)의 측면은 노출된다.
상기에서 텅스텐막과 WSixNy막을 동일한 증착장치에서 연속적으로 형성할 수 있다. 즉, 게이트(37)을 형성하는 텅스텐막을 CVD 방법으로 증착하면 제1장벽층(39)을 형성하기 위한 WSixNy막을 동일한 CVD 장치에서 WF6, NH3, 및 SiH4의 가스를 반응시켜 CVD 방법으로 증착하거나, 또는 동일한 DVD 장치에서 NH3와 SiH4의 혼합가스 플라즈마를 발생시켜 게이트(37)를 형서하는 텅스텐과 반응시켜 형성한다. 또한, 게이트(37)을 형서하는 텅스텐막을 스퍼터링 방법으로 증착하면 제1장벽층(39)을 형성하기 위한 WSixNy막을 동일한 스퍼터링 장치에서 방응성 스퍼터링(Reactive sputtering) 방법으로 형성한다.
상기에서, 게이트(37)를 텅스텐으로 형성하였으나 탄탈륨(Ta), 티타늄(Ti) 또는 몰리브덴(Mo) 등의 다른 고융점 금속으로 형성할 수도 있다. 이러한 경우, 장벽층(39)은 탄탈륨(Ta), 티타늄(Ti) 또는 몰리브덴(Mo) 등의 다른 고융점 금속의 실리콘질화막으로 형성한다.
제2(c)도를 참조하면, 게이트(37) 및 제1장벽층(39)의 측면에 제1장벽층(39)과 동일한 WSixNy막이 측벽 형상을 갖는 제2장벽층(41)을 형성한다. 상기에서 제2장벽층(41)을 WF6, NH3및 SiH4의 가스를 반응시켜 CVD 방법으로 상술한 구조의 전 표면에 WSixNy막을 150~300Å 정도의 두께로 증착한 후 반도체기판(31)이 노출되도록 에치백하여 형성한다. 또한, 제2장벽층(41)을 NH3와 SiH4의 혼합 가스 플라즈마를 발생시켜 게이트(37)의 측면과 반응시켜 형성할 수도 있다. 그리고, 게이트(37)을 마스크로하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온주입하여 LDD 구조를 형성하는 저농도영역(43)을 형성한다.
제2(d)도를 참조하면, 게이트(37)의 측면에 형성된 제2장벽층(41)을 덮도록 측벽(45)을 형성한다. 상기에서 측벽(45)은 제1 및 제2장벽층(39)(41)을 덮도록 산화실리콘을 CVD 방법으로 증착한 후 RIE 방법으로 반도체기판(31)이 노출되도록 에치백하므로써 형성된다. 상기에서, 제1 및 제2장벽층(39)(41)은 밀도가 높고 열팽창계수가 게이트(37)와 유사하다. 그러므로, 측벽(45)을 형성하기 위해 산화실리콘을 CVD 방법으로 증착할 때 제1 및 제2장벽층(39)(41)에 스트레스에 의한 크랙이 발생되는 것을 억제하므로 산화를 방지할 수 있다.
그리고, 게이트(37)와 측벽(45)을 마스크로 사용하여 반도체기판(31)에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하여 저농도영역(43)의 소정 부분과 중첩되어 소오스 및 드레인영역으로 이용되는 고농도영역(47)을 형성한다.
제3(a)도 내지 제3(b)도는 본 발명의 다른 실시예에 따른 반도체장치의 제조 공정도이다.
제3(a)도를 참조하면, 제2(a)도의 공정을 수행한 후 반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(35)의 상부에 텅스텐(W) 막을 1000~2000Å 정도의 두께로 증착하고 포토리쏘그래피 방법으로 패턴닝하여 게이트(37)를 형성한다.
제3(b)도를 참조하면, 게이트(37)의 표면에 WSixNy막으로 이루어진 장벽층(39)을 형성한다. 상기에서 장벽층(39)을 NH3와 SiH4의 혼합 가스 플라즈마를 발생시켜 게이트(37)를 형성하는 텅스텐과 반응시켜 형성한다. 그러므로, 장벽층(39)은 게이트(37)의 전 표면에 형성된다.
그리고, 게이트(37)을 마스크로하여 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온주입하여 저농도영역(21)을 형성하며, 이 후의 공정은 본 발명의 일실시예와 동일하게 진행한다.
따라서, 본 발명은 장벽층을 밀도가 높고 열팽창계수가 게이트와 유사한 물질로 형성하므로 이 후의 고온 공정시 장벽층에 크랙이 발생되는 것을 방지할 수 있는 잇점이 있다.
Claims (7)
- 반도체기판 상에 게이트절연막을 개재시켜 고융점 금속층 및 실리콘이 포함된 고융점금속질화막을 개재시켜 고융점 금속층 및 실리콘이 포함된 고융점금속질화막을 순차적으로 형성하는 공정과, 상기 고융점 금속층 및 상기 실리콘이 포함된 고융점금속질화막을 패터닝하여 게이트 및 상기 게이트 상부 표면을 덮도록 제1장벽층을 형성하는 공정과, 상기 게이트와 제1장벽층의 측면에 상기 실리콘이 포함된 고융점금속질화막을 이용하여 측벽 형상의 제2장벽층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 고융점 금속층과 실리콘이 포함된 고융점금속질화막을 동일한 증착 장치에서 연속적으로 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서, 상기 고융점 금속층을 화학기상증착 방법 또는 스퍼터링 방법으로 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서, 상기 실리콘이 포함된 고융점금속질화막을 화학기상증착 방법, 플라즈마 증착방법 또는 반응성 스퍼터링 방법으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제2장벽층을 상기 실리콘이 포함된 고융점금속질화막을 화학기상증착 방법으로 에치백하거나, 또는, 플라즈마 증착방법으로 형성하는 반도체장치의 제조방법.
- 제1도전형의 반도체기판 상에 게이트절연막을 개재시켜 고융점 금속으로 이루어진 게이트를 형성하는 공정과, 상기 게이트의 표면에 실리콘이 포함된 고융점금속질화막을 증착하여 장벽층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 6에 있어서, 상기 장벽층을 플라즈마 증착 방법으로 형성하는 반도체장치의 제조방법.
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| KR19980086135A KR19980086135A (ko) | 1998-12-05 |
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|---|---|---|---|---|
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-
1997
- 1997-05-31 KR KR1019970022402A patent/KR100264201B1/ko not_active IP Right Cessation
Patent Citations (1)
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| KR19980086135A (ko) | 1998-12-05 |
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