JP3050190B2

JP3050190B2 - 半導体装置の製造方法

Info

Publication number: JP3050190B2
Application number: JP9305337A
Authority: JP
Inventors: 友子安永
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-07
Filing date: 1997-11-07
Publication date: 2000-06-12
Anticipated expiration: 2017-11-07
Also published as: JPH11145450A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に浅接合ソース・ドレイン構造を有する
絶縁ゲート型電界効果トランジスタの製造方法に関す
る。

【０００２】

【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳトランジスタとも記す）の微細化に
おいては、短チャネル効果が問題となることが知られて
おり、この短チャネル効果を抑制する方法の一つとし
て、トランジスタのソース、ドレインの浅接合化が検討
されている。

【０００３】従来の接合形成法は、シリコン基板の上に
形成された５〜３０ｎｍのスルー酸化膜上から注入を行
い、その後、アニール処理を加えてこの不純物を活性化
していた。しかし、浅接合形成の場合、加速エネルギー
が低いためイオンの飛程（Ｒｐ領域）が該酸化膜中に留
まってしまい、不純物がシリコン基板中に十分に導入さ
れないという問題点が生じる。

【０００４】この問題を解決する従来技術として、図３
（Ａ）に示すように、シリコン基板３０１上に素子分離
酸化膜３０２とゲート酸化膜３０３、及びゲート電極３
０４を形成した後、サイドウォール絶縁膜３０５を形成
し、その後、シリコン基板表面に自然酸化膜のみしか存
在しない状態で注入を行い、アニール処理によって不純
物を活性化し、ソース３０６、ドレイン３０７を形成す
る方法が考案されている。

【０００５】この方法によれば、スルー酸化膜中に不純
物が残留することなく、シリコン基板中に不純物を導入
出来る。さらに、図３（Ｂ）に示すように、ソース３０
６、ドレイン３０７、ゲート電極３０４上に、Ｔｉ膜、
ＴｉＮ層を堆積し、熱処理を施し、Ｔｉ膜とシリコン膜
を反応させてＴｉシリサイド膜３０８を形成し、絶縁膜
上の未反応のＴｉ膜を除去する。

【０００６】その後、周知のプロセスを用いて層間絶縁
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する方法も知られている。

【０００７】

【発明が解決しようとする課題】然しながら、上述した
従来方法では、不純物のイオン注入に際して低エネルギ
ーでイオン注入する必要があることから、シリコン基板
表面に自然酸化膜のみしか存在していない状態で、不純
物のイオン注入を行う必要があるので、不純物が導入さ
れたシリコン基板表面に自然酸化膜のみしか存在してい
ない状態で、例えば窒素１００％ガスを使用して活性化
アニールを行うことになる。

【０００８】その場合、不純物を注入した後、熱処理を
かけてしまうと不純物が拡散してしまうためという問題
が発生すると同時に、シリコン基板表面がエッチングさ
れてしまい、不純物注入後、アニール処理前のシリコン
基板表面に酸化膜をつけることは困難である。シリコン
基板を表面に自然酸化膜程度（１ｎｍ程度）しかない状
態でアニールする場合、下式の反応が生じ、当該自然酸
化膜が分解消失すると共に、シリコンの一部がＳｉＯガ
スとなるので、シリコン基板表面がエッチングされる。
その結果ドーズ量の減少や、接合深さのばらつきなどの
問題が生じてしまう。

【０００９】この反応は、あらかじめシリコン基板上に酸化膜を３ｎ
ｍ以上付けておくか、一定量以上の酸素をアニールガス
中に混入し、シリコン基板表面を酸化しながらアニール
することで回避できる。

【００１０】しかし、この方法では酸化に伴う増速拡散
が生じ、浅接合形成に大きな障害となる。つまり、係る
エッチングを防止する方法として当該窒素ガスに１０％
程度の酸素ガスを混入する方法が考えられるが、係る酸
素を混在させると、逆に増速拡散が発生してドレイン、
ソース領域の不純物濃度が低下したり、ソースとドレイ
ン領域が接合してしまうと言う欠点も発生する。

【００１１】従って、本発明の目的は、上記した従来技
術の欠点を改良し、ドーズ量減少や、接合深さのばらつ
き、増速拡散などの問題の無いＭＯＳトランジスタ製造
方法を提供するものである。

【００１２】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、本発明の第１の態
様としては、シリコン基板のソース・ドレイン形成領域
の表面に酸化膜が存在しない状態、若しくは自然酸化膜
のみが存在する状態で該ソース・ドレイン形成領域に不
純物をイオン注入する工程と、前記ソース・ドレイン形
成領域を所定の処理液で液処理して該ソース・ドレイン
形成領域表面に３ｎｍ以上の酸化膜を形成する工程と、
該酸化膜を形成する工程の後に不活性ガス雰囲気でアニ
ールし、イオン注入された前記不純物を活性化してソー
ス・ドレイン領域を形成する工程とを含む半導体装置の
製造方法であり、より具体的には、シリコン基板上に設
けられたゲート絶縁膜上にポリシリコンを成長した後、
エッチングしてゲート電極を形成する工程と、シリコン
基板上の当該ゲート電極部分を除くソース・ドレイン形
成領域の表面に、酸化膜が存在しない状態若しくは、自
然酸化膜のみ存在する状態で、当該領域に不純物注入を
行う工程と、該シリコン基板上に、酸化膜を形成する工
程と、該シリコン基板を、不活性ガス雰囲気中でアニー
ルし、当該不純物を活性化する事によってソース及びド
レイン領域を形成する工程とを含む半導体装置の製造方
法である。

【００１３】

【発明の実施の形態】本発明に係る半導体装置の製造方
法は、上記した技術構成を採用することから、ゲート絶
縁膜上にポリシリコンを成長した後、エッチングしてゲ
ート電極を形成する工程と、シリコン基板上に、表面に
酸化膜が全く存在していない状態か或いは、自然酸化膜
のみ存在する状態で、不純物注入を行う工程と、該シリ
コン基板上に、酸化膜を形成する工程と、該シリコン基
板を、窒素１００％の雰囲気でアニールし、不純物を活
性化し、ソース及びドレイン領域を形成する工程から構
成されているものであり、更には、上記記載のシリコン
基板上のアニール後の酸化膜厚が、３ｎｍ以上であるこ
と、また、上記記載のシリコン基板上のアニール後の酸
化膜を、該シリコン基板表面に、例えば、液温８０℃以
上のＨＰＭ（塩酸過水）液処理を施すことによって形成
することに特徴がある。

【００１４】

【実施例】以下に、本発明に係る半導体装置の製造方法
に関する具体例を図面を参照しながら詳細に説明する。
即ち、図１（Ａ）から図１（Ｄ）は、本発明に係る半導
体装置の製造方法の一具体例の構成を工程順に説明した
断面図であり、図中、シリコン基板１０１上に設けられ
たゲート絶縁膜１０３上にポリシリコンを成長した後、
エッチングしてゲート電極１０４を形成する工程と、シ
リコン基板１０１上の当該ゲート電極部分１０４を除く
ソース・ドレイン形成領域の表面に、酸化膜が存在しな
い状態若しくは、自然酸化膜のみ存在する状態で、当該
領域に不純物注入を行う工程と、該シリコン基板１０１
上に、酸化膜１０６を形成する工程と、該シリコン基板
１０１を、不活性ガス雰囲気中でアニールし、当該不純
物を活性化する事によってソース領域１０７及びドレイ
ン領域１０８を形成する工程と、を含む半導体装置の製
造方法が示されている。

【００１５】即ち、本願発明者は、上記した従来技術に
於ける問題点を解決する為に鋭意検討した結果、不純物
をイオン注入した後に、熱エネルギーを使用しないで当
該不純物がイオン注入されたシリコン基板表面に酸化膜
を形成する事が好ましい事を知得したものであり、それ
によって、窒素或いはアルゴンガス等の不活性ガス１０
０％を使用してラピッドサーマルアニーリング処理を行
う事を可能としたものである。

【００１６】本発明に於いては、先ず、シリコン基板に
ボロン、リン等の不純物をイオン注入するに際して、好
ましくは当該シリコン基板表面に全く酸化膜が存在しな
い状態でイオン注入するものであるが、１ｎｍ以下の厚
みを持つ自然酸化膜が存在する状態でイオン注入を行っ
ても良い事を見出した。次に、本発明に於いては、当該
不純物を注入した後に当該シリコン基板上に酸化膜を形
成するものであるが、その酸化膜の膜厚が、３ｎｍ以上
である事が好ましい。

【００１７】更に、当該酸化膜は、上記した様に、加熱
処理を施さずに形成される酸化膜である事が必要であっ
て、その具体例としては、例えば、当該酸化膜は、ケミ
カルオキサイド膜で構成されるものである。本発明にお
ける当該ケミカルオキサイド膜は該シリコン基板表面
を、例えば、塩酸過水液（ＨＰＭ）で処理を施すことに
よって形成するものである事が望ましい。

【００１８】より具体的には、本発明に於ける当該ケミ
カルオキサイド膜の形成に際しては、当該シリコン基板
表面を塩酸過水液（ＨＰＭ）、アンモニア過水液（ＡＰ
Ｍ）及び硫酸過水液（ＳＰＭ）から選択された一つの処
理液で処理を施すことによって形成するものであり、よ
り好ましくは、液温８０℃以上のＨＰＭ（塩酸過水）液
で処理する事が好ましい。

【００１９】又、本発明に於いて、当該酸化膜が形成さ
れた後に、当該シリコン基板をアンニーリングする工程
に於いて使用される不活性ガスは、窒素ガス及びアルゴ
ンガスから選択された一つのガスである事が望ましく、
更には、当該不活性ガスは、窒素１００％若しくはアル
ゴン１００％のガスで構成されている事が好ましい。本
発明に係る半導体装置の製造方法を更に詳細に説明する
ならば、本発明に係る半導体装置の製造方法の一具体例
としては、上記した様に、ゲート絶縁膜上にポリシリコ
ンを成長した後、エッチングしてゲート電極を形成する
工程と、シリコン基板上に、表面に自然酸化膜のみ存在
する状態で、不純物注入を行う工程と、該シリコン基板
上に、酸化膜を形成する工程と、該シリコン基板を、窒
素１００％の雰囲気でアニールし、不純物を活性化し、
ソース及びドレイン領域を形成する工程を含むことを特
徴としている。

【００２０】また、上記記載のシリコン基板上の酸化膜
厚が、３ｎｍ以上であることを特徴としている。また、
上記記載の、シリコン基板上の酸化膜を、該シリコン基
板表面に、例えば、液温８０℃以上のＨＰＭ（塩酸過
水）液処理を施すことによって形成することを特徴とし
ている。本発明の方法を用いれば、シリコン基板表面に
酸化膜或いは自然酸化膜しか存在しない状態で、不純物
注入を行っているので、低加速エネルギーで注入して
も、シリコン基板中に不純物が十分に導入される。

【００２１】また、本発明の方法では、不純物の活性化
アニール工程の前に、シリコン基板上に熱処理を伴わな
い酸化膜を形成するので、窒素１００％雰囲気中でアニ
ールしてもシリコン基板表面のエッチングが生じずドー
ズ量の減少が起こらない。さらに、本発明では、シリコ
ン基板上に酸化膜を形成する際、高温の熱をかけずに、
ケミカルオキサイドを形成しているため、酸化膜形成工
程での熱による不純物の拡散が防げる。

【００２２】本発明において、ＨＰＭ液処理に限定され
るものではなく、上記した様にＡＰＭ（アンモニア過
水）、ＳＰＭ（硫酸過水）など他の液処理を使用する事
も出来るが、特にＨＰＭ液処理を使用する事が効果的で
ある。つまり、ＨＰＭ液処理によって形成される酸化膜
厚には液温依存性があり、８０℃以上になると顕著に増
加する傾向をもっているためであり、この時得られる酸
化膜厚は、ＡＰＭ（アンモニア過水）、ＳＰＭ（硫酸過
水）など他の液処理時に得られる酸化膜厚より大きい。
本発明で用いている、液温を８０℃以上のＨＰＭ液処理
で得られる酸化膜厚は３ｎｍ以上あり、窒素１００％雰
囲気中でアニールしても表面エッチングは完全に防げ
る。

【００２３】ＨＰＭ液は、一般的には塩酸：過酸化水素
水：水＝１：１：５の組成比率で構成されており、当該
ＨＰＭ液による処理時間は、通常５〜１０分で６５℃と
なっている。係るＨＰＭ液による液処理時に生成される
ケミカルオキサイドの量は液処理時間には殆ど依存して
いないが、液温度には依存性がみられる。

【００２４】つまり、ＨＰＭ液の液温が６５℃のとき
は、当該ケミカルオキサイドの生成量は１５Åである
が、液温が８０℃の時は約３０Åとなる。一方、ＡＰＭ
（アンモニア過水）、ＳＰＭ（硫酸過水）などの処理液
では、膜厚の温度依存性は殆ど見られず、そのケミカル
オキサイドの生成量は、略１５Åとなっている。

【００２５】以上の本発明の持つ作用の結果、低加速エ
ネルギー注入を用いた浅接合形成時に、不純物のドーズ
量の減少、不純物の増速拡散の発生を抑制することが出
来る。次に、本発明に係る半導体装置の製造方法の第１
の具体例を図１を参照しながら詳細に説明する。

【００２６】図１に示すように、シリコン基板１０１上
にＬＯＣＯＳ法により素子分離酸化膜１０２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術による
パターンニングを行い、ゲート酸化膜１０３とゲート電
極１０４を形成する。

【００２７】次に、ＣＶＤ法で５０ｎｍの酸化膜を形成
した後、異方性ドライエッチングにより酸化膜をエッチ
バックし、サイドウォール酸化膜１０５を形成する。次
に、素子分離とゲート電極間領域のシリコン基板にイオ
ン注入法を用い、Ｂイオンを加速電圧１ｋｅＶ、面積濃
度１×１０¹⁵／ｃｍ²の条件で注入する。この時シリコ
ン基板表面には自然酸化膜しか付いていないものとする
（図１（Ａ））。

【００２８】その後、液温が８５℃のＨＰＭ液処理を施
し、シリコン基板表面に酸化膜１０６を付ける（図１
（Ｂ））。次に、１００％窒素雰囲気中で１０００℃の
アニール処理を１０秒施して注入イオンを活性化し、ソ
ース１０７及びドレイン１０８を形成する（図１
（Ｃ））。

【００２９】さらに、ソース、ドレイン、ゲート電極上
に、Ｔｉ膜、ＴｉＮ層を堆積し、熱処理を施し、Ｔｉ膜
とシリコン膜を反応させてＴｉシリサイド膜１０９を形
成し、絶縁膜上の未反応のＴｉ膜を除去する（図１
（Ｄ））。その後、周知のプロセスを用いて層間絶縁膜
の形成と配線工程を経て、ＭＯＳトランジスタを形成す
る。

【００３０】本具体例では、ＰＭＯＳトランジスタに関
する実施の形態について説明したが、本発明は、ＮＭＯ
ＳトランジスタやＣＭＯＳトランジスタにおいても実施
できることはいうまでもない。また、本実施例では、と
してＴｉ／ＴｉＮ積層膜を用いたが、Ｔｉ、Ｗ、Ｃｏ、
Ｍｏ等を用いることも可能である。次に、本発明に係る
半導体装置の製造方法の第２の具体例に付いて図２を参
照しながら詳細に説明する。

【００３１】図２に示すように、シリコン基板２０１上
にＬＯＣＯＳ法により素子分離酸化膜２０２を形成した
後、熱酸化法により厚さ８ｎｍの酸化膜を形成し、その
後、化学気相成長法により厚さ２００ｎｍのポリシリコ
ン膜を形成する。次に、フォトリソグラフィ技術による
パターンニングを行い、ゲート酸化膜２０３とゲート電
極２０４を形成する。

【００３２】次に、ＣＶＤ法で５０ｎｍの酸化膜を形成
した後、異方性ドライエッチングにより酸化膜をエッチ
バックし、サイドウォール酸化膜２０５を形成する。次
に、素子分離とゲート電極間領域のシリコン基板にイオ
ン注入法を用い、Ｂイオンを加速電圧１ｋｅＶ、面積濃
度１×１０¹⁵／ｃｍ²の条件で注入する。この時シリコ
ン基板表面には自然酸化膜しか付いていないものとする
（図２（Ａ））。

【００３３】その後、液温が８５℃のＨＰＭ液処理を施
し、シリコン基板表面に酸化膜２０６を付ける（図２
（Ｂ））。次に、１００％アルゴン雰囲気中で１０００
℃のアニール処理を１０秒施して注入イオンを活性化
し、ソース２０７及びドレイン２０８を形成する（図２
（Ｃ））。

【００３４】さらに、ソース、ドレイン、ゲート電極上
に、Ｔｉ膜、ＴｉＮ層を堆積し、熱処理を施し、Ｔｉ膜
とシリコン膜を反応させてＴｉシリサイド膜２０９を形
成し、絶縁膜上の未反応のＴｉ膜を除去する（図２
（Ｄ））。その後、周知のプロセスを用いて層間絶縁膜
の形成と配線工程を経て、ＭＯＳトランジスタを形成す
る。

【００３５】本具体例では、ＰＭＯＳトランジスタに関
する実施の形態について説明したが、本発明は、ＮＭＯ
ＳトランジスタやＣＭＯＳトランジスタにおいても実施
できることはいうまでもない。また、本実施例では、と
してＴｉ／ＴｉＮ積層膜を用いたが、Ｔｉ、Ｗ、Ｃｏ、
Ｍｏ等を用いることも可能である。上記した説明から明
らかな様に、本発明に係る第２の態様としては、絶縁ゲ
ート型電界効果トランジスタに於いて、当該トランジス
タに於けるソース１０７、２０７及びドレイン１０８、
２０８を構成する拡散層の厚みが、１５０ｎｍ以下であ
り且つ当該拡散層中に含まれる不純物のドーズ量が１×
１０ ¹⁵ ／ｃｍ ² の略６０％以上である半導体装置が提供
される。

【００３６】つまり、本発明に係る半導体装置は、薄型
のトランジスタを構成する必要から、ソース領域及びド
レイン領域が共に薄く構成されており、その厚みは１５
０ｎｍ以下である事が必要である。然しながら、従来に
於いては、厚みが２００ｎｍ以下のソース領域及びドレ
イン領域となると、係る領域に含まれる不純物は、一般
的には、極めて少なく、実質的にソース領域及びドレイ
ン領域として機能する事は不可能であった。

【００３７】即ち、従来の技術に於いては、当該ソース
領域及びドレイン領域の接合深さは不純物の注入量、注
入エネルギー、ＲＴＡ温度、ＲＴＡ時間によって変化す
るものであるが、一般的には、図４に示す様に、当該ソ
ース領域及びドレイン領域の厚みとリテインドーズ量
（つまり、注入された不純物の量に対する当該ソース領
域及びドレイン領域に残存している不純物の量との比）
との関係に於いて、グラフ（Ａ）に示す様に、当該ソー
ス領域及びドレイン領域の厚みが２００ｎｍ以下の薄膜
状態となるとリテインドーズ量が急激に低下する事が判
っている。

【００３８】つまり、従来の技術では、当該ソース領域
及びドレイン領域の厚みが２００ｎｍでは、充分な不純
物のドーズ量を確保出来なかった状態であるが、本発明
に於いては、グラフ（Ｂ）に示す様に、当該ソース領域
及びドレイン領域の厚みが１５０ｎｍ以下になっても、
当該拡散層中に含まれる不純物のドーズ量が、注入され
る不純物の濃度、例えば１×１０ ¹⁵ ／ｃｍ ² に対して少
なくとも略６０％以上であるドーズ量を確保する事が可
能であり、薄型で浅接合のトランジスタで従来のトラン
ジスタと同等の機能を発揮する事が可能となる。

【００３９】

【発明の効果】本発明に係る半導体装置の製造方法は、
ゲート絶縁膜上にポリシリコンを成長した後、エッチン
グしてゲート電極を形成する工程と、シリコン基板上
に、表面に自然酸化膜のみ存在する状態で、不純物注入
を行う工程と、該シリコン基板上に、酸化膜を形成する
工程と、該シリコン基板を、窒素１００％の雰囲気でア
ニールし、不純物を活性化し、ソース及びドレイン領域
を形成する工程を含むことを特徴としている。

【００４０】また、上記記載のシリコン基板上の酸化膜
厚が、３ｎｍ以上であることを特徴としている。また、
上記記載の、シリコン基板上の酸化膜を、該シリコン基
板表面に、液温８０℃以上のＨＰＭ（塩酸過水）液処理
を施すことによって形成することを特徴としている。以
上の特徴を有する本発明の方法用いる事によって、浅接
合形成法の従来技術で問題となる、ドーズ量の減少や、
接合深さのばらつき、増速拡散などの問題を解決でき
る。この結果、本発明の製造方法をもつＭＯＳトランジ
スタの、性能・特性を向上させることができる。

【図面の簡単な説明】

【図１】図１（Ａ）から図１（Ｄ）は、本発明に於ける
半導体装置の製造方法の第１の具体例の製造プロセスを
示した図である。

【図２】図２（Ａ）から図２（Ｄ）は、本発明に於ける
半導体装置の製造方法の第２の具体例の製造プロセスを
示した図である。

【図３】図３（Ａ）〜図３（Ｂ）は、従来方法の半導体
装置の製造プロセスを示した図である。

【図４】図４は、半導体装置に於けるソース・ドレイン
領域の厚みとリテインドーズ量との関係を示すグラフで
ある。

【符号の説明】

１０１、２０１、３０１…シリコン基板１０２、２０２、３０２…素子分離酸化膜１０３、２０３、３０３…ゲート酸化膜１０４、２０４、３０４…ゲート電極１０５、２０５、３０５…サイドウォール酸化膜１０６、２０６…シリコン酸化膜１０７、２０７、３０６…ソース領域１０８、２０８、３０７…ドレイン領域１０９、２０９、３０８…Ｔｉシリサイド膜

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板のソース・ドレイン形成領
域の表面に酸化膜が存在しない状態、若しくは自然酸化
膜のみが存在する状態で該ソース・ドレイン形成領域に
不純物をイオン注入する工程と、前記ソース・ドレイン
形成領域を所定の処理液で液処理して該ソース・ドレイ
ン形成領域表面に３ｎｍ以上の酸化膜を形成する工程
と、該酸化膜を形成する工程の後に不活性ガス雰囲気で
アニールし、イオン注入された前記不純物を活性化して
ソース・ドレイン領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
【請求項２】前記処理液が塩酸過水液（ＨＰＭ）、ア
ンモニア過水液（ＡＰＭ）及び硫酸過水液（ＳＰＭ）か
ら選択された一つの液であることを特徴とする請求項１
記載の半導体装置の製造方法。
【請求項３】前記処理液が塩酸過水液（ＨＰＭ）であ
る場合、液温を８０℃以上とすることを特徴とする請求
項２記載の半導体装置の製造方法。
【請求項４】前記処理液が塩酸過水液（ＨＰＭ）であ
る場合、液温を８５℃とすることを特徴とする請求項３
記載の半導体装置の製造方法。
【請求項５】前記不活性ガス雰囲気が窒素ガス及びア
ルゴンガスから選択された一つのガスであることを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項６】前記不活性ガス雰囲気でのアニールは、
窒素雰囲気中で１０００℃、１０秒のアニールであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】前記不純物のイオン注入はＢイオンの注
入であることを特徴とする請求項１記載の半導体装置の
製造方法。
【請求項８】前記不純物は面積濃度が１×１０ ¹⁵ ／ｃ
ｍ ² となる条件でイオン注入されることを特徴とする請
求項１記載の半導体装置の製造方法。
【請求項９】前記不純物は加速電圧１ｋｅＶでイオン
注入されることを特徴とする請求項１記載の半導体装置
の製造方法。
【請求項１０】前記不純物のイオン注入は絶縁ゲート
型電界効果トランジスタのゲート電極をマスクとして行
われることを特徴とする請求項１記載の半導体装置の製
造方法。