JP3628292B2

JP3628292B2 - 半導体装置の製造方法

Info

Publication number: JP3628292B2
Application number: JP2001312655A
Authority: JP
Inventors: 真人戸板
Original assignee: 旭化成マイクロシステム株式会社
Priority date: 2001-10-10
Filing date: 2001-10-10
Publication date: 2005-03-09
Anticipated expiration: 2021-10-10
Also published as: JP2003124458A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、金属シリサイド層とポリシリコン層とを積層させた構造のゲート電極を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置として広く採用されているＭＯＳ構造トランジスタの製造にあたっては、例えば、シリコン基板上にＬＯＣＯＳ構造やシャロートレンチ構造の素子分離領域およびウェルを形成した後に閾値電圧Ｖ_ｔｈ調整のためのイオン注入を行ない、更に、成膜したゲート酸化膜上に、例えばポリシリコンからなるゲート電極を形成することが必要である。
【０００３】
従来の一般的なポリシリコンゲート電極の形成には、先ず、ノンドープのポリシリコン層を低圧ＣＶＤ法により形成し、その後、シリコン結晶中でアクセプタやドナーとして作用するボロンやリン等のドーパントをイオン注入してポリシリコン層の抵抗値制御を行なった後、リソグラフィおよびエッチング技術によって所望のゲート電極形状となるように加工する方法が採用されている。
【０００４】
【発明が解決しようとする課題】
しかし、低圧ＣＶＤ法で形成されるポリシリコン層は、結晶方位が相互に異なる比較的微細な結晶粒子で構成される多結晶膜であり、このような結晶構造のポリシリコン層にイオン注入を行なうと、いわゆるチャネリング効果によって、ポリシリコン層内でのイオン打ち込み深さが不均一になるという問題が生じる。
【０００５】
図３は、従来の一般的なポリシリコンゲート電極の構造を説明するための図で、シリコン基板３１上のゲート酸化膜３２上に低圧ＣＶＤ法で成膜されたポリシリコン膜３３が成膜されており、このポリシリコン膜３３に所望のドーパントをイオン注入することで抵抗値の制御が行なわれる。
【０００６】
この場合、イオン注入されるポリシリコン膜３３を構成する結晶格子の結晶面が、例えば＜１１０＞±２０°といったチャネリングを生じやすい特定の結晶面である場合には、その結晶粒子に打ち込まれたイオンは結晶粒子内をチャネリングしてシリコン基板３１にまで到達してしまう。
【０００７】
一方、イオン注入されるポリシリコン膜３３を構成する結晶格子の結晶面が、チャネリングを生じにくい結晶面である場合には、注入イオンはその結晶格子内にのみ打ち込まれシリコン基板３１にまで到達することはない。
【０００８】
また、イオン注入されるポリシリコン膜３３を構成する結晶格子の結晶面がチャネリングを生じやすい特定の結晶面であっても、その結晶粒子の直下に存在する他の結晶粒子の結晶面がチャネリングを生じ難いものである場合には、注入されたイオンはそのようなチャネリングを生じ難い結晶面を有する結晶粒子中でチャネリングが阻止されてシリコン基板３１にまで到達することはない。
【０００９】
すなわち、ポリシリコン３３層内の結晶粒子の配向状態によって、チャネリングを生じやすい特定の面指数を有する結晶粒子が存在する領域とチャネリングを生じ難い結晶粒子が存在する領域とで注入されたイオンの打ちこみ深さが異なり、その結果ポリシリコン層３３内での深さ方向のドーパント分布にばらつきを生じ、トランジスタ特性のばらつきや再現性の低下を招いて安定的なＭＯＳトランジスタの製造が困難になるという問題があった。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ポリシリコンゲート電極形成時のイオン注入深さを均一にすることにより、トランジスタ特性の変動を抑制し、安定した特性の半導体装置およびそのような半導体装置の製造を可能とする方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、金属シリサイドとポリシリコン層とを積層させて構成したゲート電極を備える半導体装置の製造方法であって、ゲート酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍの第１のポリシリコン層を形成する第１のステップと、前記第１のポリシリコン層上の全面に膜厚が０．１〜６ｎｍのシリコン酸化膜を形成する第２のステップと、前記シリコン酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍであり、かつ前記第１のポリシリコンに対して、隣接する結晶格子同士の結晶方位が互いに異なるように、第２のポリシリコン層を形成する第３のステップと、前記第２のポリシリコン層表面から、イオンの打ち込み深さがその面内で均一であり、かつ前記第１のポリシリコン層下のシリコン基板にまで注入されないように、前記第２のポリシリコンにイオン注入し、ポリシリコンゲート電極の抵抗値を制御する第４のステップと、前記第２のポリシリコン層表面上に、シリコンと反応してシリサイドを形成し、かつ、シリコン酸化膜を還元する金属の膜を形成する第５のステップと、前記第１のポリシリコン層と前記シリコン酸化膜と前記第２のポリシリコン層と前記金属の膜とを同時に熱処理して、前記第２のポリシリコン層をシリサイド化させてシリサイド層を形成するとともに、前記シリコン酸化膜の少なくとも一部を前記シリサイド層中に吸収させて前記第１のポリシリコン層と前記シリサイド層とを接合させる第６のステップと、該第６のステップ終了後に前記第１のポリシリコン層および前記シリサイド層を所望の形状に加工することによりゲート電極を形成する第７のステップとを含むことを特徴とする。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記第５のステップで形成される金属の膜がチタンであることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
【００１５】
図１は、本発明のＭＯＳトランジスタの製造工程を説明するための図で、図１（ａ）はゲート酸化膜形成工程、図１（ｂ）は第１のポリシリコン層形成工程、図１（ｃ）は第２のポリシリコン層形成工程、図１（ｄ）はゲート電極形成用イオン注入工程、図１（ｅ）はゲート電極成型工程、図１（ｆ）はＬＤＤ形成用イオン注入工程、図１（ｇ）はサイドウォールおよびソース・ドレイン形成用イオン注入工程、図１（ｈ）は金属膜形成工程、そして、図１（ｉ）は熱処理工程を示している。
【００１６】
先ず、シリコン基板１１にフィールド酸化を施してＬＯＣＯＳ１２、および、ゲート酸化膜１３の形成を行なう（図１（ａ））。
【００１７】
次に、温度６００〜６８０℃の範囲で、シランガスを原料とした低圧ＣＶＤ法により、厚さ２５０ｎｍの第１のポリシリコン層１４を堆積させる（図１（ｂ））。このとき、形成される第１のポリシリコン層１４はドーピングを行なっていないために電気的にはイントリンシックな状態であり、その平均結晶粒径は５０〜２００ｎｍ程度の多結晶である。
【００１８】
第１のポリシリコン層１４を形成した後、シリコン基板１１を低圧ＣＶＤ装置から大気中に取り出し、第１のポリシリコン層１４の表面を、室温で１分以上大気中の酸素と接触させる。この大気中酸素との接触により、第１のポリシリコン層１４の表面には膜厚０．１〜６ｎｍの薄い自然酸化膜１５が形成される。
【００１９】
なお、第１のポリシリコン層１４の表面に薄い酸化膜１５を形成する工程は、上述した方法に限定されるものではなく、例えば、シリコン基板１１ごと超純水中で水洗し、その後に乾燥することによって形成することとしても良く、或いは、過酸化水素を含有させた水溶液（例えばアンモニア：過酸化水素水：水の混合水溶液）中にシリコン基板１１ごと浸漬させることによって第１のポリシリコン層１４の表面を酸化させ、その後水洗して乾燥させることによって形成することとしても良く、更には、熱酸化やプラズマ酸化等の手法により積極的に酸化膜を形成することとしても良い。
【００２０】
上述の酸化膜形成工程に続いて、再度、温度６００〜６８０℃の範囲で、シランガスを原料とした低圧ＣＶＤ法により、厚さ５０ｎｍ、平均結晶粒径が５０〜２００ｎｍ程度の多結晶からなる第２のポリシリコン層１６を堆積させる（図１（ｃ））。なお、この６００〜６８０℃の温度領域では、シランガスによって薄い酸化膜１５が還元されることはなく、第２のポリシリコン層１６は薄い酸化膜１５の上に形成されることとなる。
【００２１】
次に、第２のポリシリコン１６をｎ型ゲート電極として利用するため、ドーパントであるリンを、加速電圧５０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^−２の条件でイオン注入する（図１（ｄ））。
【００２２】
図２は、このイオン注入時におけるイオンの打ち込みの様子を説明するための図で、シリコン基板２１上のゲート酸化膜２２の上に低圧ＣＶＤ法で成膜された第１のポリシリコン２３が成膜されており、第１のポリシリコン層２３上に薄く形成されたシリコン酸化膜２４を挟んで、低圧ＣＶＤ法で成膜された第２のポリシリコン層２５が成膜されており、この第２のポリシリコン層２５の表面からイオンが注入される。
【００２３】
第１のポリシリコン層２３上に形成された薄い酸化膜２４は特定の結晶構造を有しないアモルファスであるため、第２のポリシリコン層２５を構成する結晶粒子を成長させる際、第１のポリシリコン層２３中に既に存在している結晶粒子を核として同一の面方位に成長しようとする作用が遮断される。従って、第１のポリシリコン層２３を構成する結晶格子の結晶方位と、その上に成長している第２のポリシリコン層２５を構成する結晶格子の結晶方位とは全く無関係となり、第１のポリシリコン層２３と第２のポリシリコン層２５との間には結晶方位の連続性はなくなる。
【００２４】
このため、第２のポリシリコン層２５の表面からイオン注入されて、チャネリング現象によって第１のポリシリコン層２３にまで突き抜けてきたイオンがあった場合でも、チャネリングが生じ難い面方位を有する第１のポリシリコン層２３を構成する結晶格子の内部で減速を受けることとなる結果、ゲート酸化膜２２直下のシリコン基板２１内に形成されたチャネル領域にイオンが注入されることを回避することが可能となる。
【００２５】
このイオン注入工程に続いて、リソグラフィおよびエッチングの手法を用いて、第１および第２のポリシリコン層１４、１６を所望の形状に加工してゲート電極を成型（図１（ｅ））した後、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）形成のためのイオン注入を行ない（図１（ｆ））、更に、サイドウォール１７形成およびソース・ドレイン形成のためのイオン注入を行なう（図１（ｇ））。
【００２６】
これらのＬＤＤ形成、および、ソース・ドレイン形成のために行ったイオン注入によって、イオンはゲート電極内部にも打ち込まれることとなるが、上述したように、第１のポリシリコン層１４と第２のポリシリコン層１６との間に設けられた酸化膜１５によってこれらのポリシリコン層を構成する結晶格子同士の結晶面方位の連続性が分断されているため、第１のポリシリコン層１４直下のシリコン基板１１表面領域に形成したチャネル部へのイオンの突き抜けは回避される。
【００２７】
次に、ソース・ドレイン形成のための窒素熱処理を行ない、膜厚５０ｎｍのチタン層１８を全面に形成する（図１（ｈ））。
【００２８】
これらの工程に続いて、６５０℃で１分間の熱処理を行なってゲート電極上にチタンシリサイド層１９ａ、１９ｂを形成する（図１（ｉ））。この熱処理工程中において、第２のポリシリコン層１６上に成膜された膜厚５０ｎｍのチタン層１８は、第２のポリシリコン層１６の上部から下方に向けて徐々にシリコンと反応してチタンシリサイド１９ａを形成する。なお、膜厚５０ｎｍのチタン層１８を構成しているチタン原子がシリサイド化することによって消費されるシリコンの膜厚は６０ｎｍ程度と見積もられるから、第２のポリシリコン層１６の膜厚は５０ｎｍであるので、このチタンシリサイド形成の化学反応によって、薄い酸化膜１５と第１のポリシリコン層１４との界面より下の部分までのシリコンが消費されることとなる。
【００２９】
すなわち、本発明の半導体装置の製造方法においては、上述のチタンシリサイド形成前までは第１のポリシリコン層１４と第２のポリシリコン層１６との間に存在する薄い酸化膜１５を、チタンとシリコン酸化膜との反応を利用して、少なくとも薄い酸化膜１５の一部を還元・消滅させ、これにより酸化膜１５がチタンシリサイド１９ａ膜中に吸収されて消滅し、第１のポリシリコン層１４とチタンシリサイド１９ａ層間における、ゲート電極として作用するに必要な電気伝導性が担保されることとなる。
【００３０】
最後に、サイドウォール上部等に残存する未反応のチタンを、アンモニア：過酸化水素水：水の混合溶液によって除去した後に、窒素雰囲気中で、温度８５０℃、１分間の熱処理を施し、ゲート電極およびソース・ドレイン領域上に形成されているチタンシリサイド１９ａ、１９ｂを低抵抗の結晶形態へと相転移させる。
【００３１】
なお、本実施例においては、シリサイド化に用いる金属としてチタンを例に説明したが、これに限定されるものではなく、薄いシリコン酸化膜を還元させる能力を有する金属であれば良い。また、チタン層の厚みを５０ｎｍとして説明したが、第２のポリシリコン層の厚みに応じて、１０〜１００ｎｍの膜厚範囲で適宜膜厚設定が可能である。更に、シリサイド化の条件は、金属の種類およびその膜厚に応じて６５０〜７００℃、０．５〜１０分間の範囲で設定が可能である。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法においては、ゲート電極形成時において２層のポリシリコンを積層させた状態でイオン注入を行なうこととしたので、ゲート電極内でのドーパント注入深さが均一となり、特性変動のない半導体装置の製造が可能となる。
【００３３】
また、本発明の半導体装置の製造方法によれば、２層のポリシリコンの間に一旦形成した酸化膜をシリサイド化の工程中に消滅させ、かつ、金属シリサイド層とポリシリコン層同士を直接接合させることとしたので、ゲート電極内部での導電性が担保でき、かつ、寄生容量成分の発生等を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの製造工程を説明するための図で、（ａ）はゲート酸化膜形成工程、（ｂ）は第１のポリシリコン層形成工程、（ｃ）は第２のポリシリコン層形成工程、（ｄ）はゲート電極形成用イオン注入工程、（ｅ）はゲート電極成型工程、（ｆ）はＬＤＤ形成用イオン注入工程、（ｇ）はサイドウォールおよびソース・ドレイン形成用イオン注入工程、（ｈ）は金属膜形成工程、（ｉ）は金属シリサイド形成工程を示している。
【図２】本発明のＭＯＳトランジスタの製造工程における、ゲート電極形成用イオン注入時におけるイオンの打ち込みの様子を説明するための図である。
【図３】従来型のＭＯＳトランジスタの、ポリシリコンゲート電極部の構成を説明するための図である。
【符号の説明】
１１、２１、３１シリコン基板
１２、２３、３２ゲート酸化膜
１４、２３第１のポリシリコン層
１５、２４シリコン酸化膜
１６、２５第２のポリシリコン層
１２ＬＯＣＯＳ
１７サイドウォール
１８金属膜
１９ａ、１９ｂ金属シリサイド
３３ポリシリコン

Claims

金属シリサイドとポリシリコン層とを積層させて構成したゲート電極を備える半導体装置の製造方法であって、
ゲート酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍの第１のポリシリコン層を形成する第１のステップと、
前記第１のポリシリコン層上の全面に膜厚が０．１〜６ｎｍのシリコン酸化膜を形成する第２のステップと、
前記シリコン酸化膜上に平均結晶粒径が５０ｎｍ〜２００ｎｍであり、かつ前記第１のポリシリコンに対して、隣接する結晶格子同士の結晶方位が互いに異なるように、第２のポリシリコン層を形成する第３のステップと、
前記第２のポリシリコン層表面から、イオンの打ち込み深さがその面内で均一であり、かつ前記第１のポリシリコン層下のシリコン基板にまで注入されないように、前記第２のポリシリコンにイオン注入し、ポリシリコンゲート電極の抵抗値を制御する第４のステップと、
前記第２のポリシリコン層表面上に、シリコンと反応してシリサイドを形成し、かつ、シリコン酸化膜を還元する金属の膜を形成する第５のステップと、
前記第１のポリシリコン層と前記シリコン酸化膜と前記第２のポリシリコン層と前記金属の膜とを同時に熱処理して、前記第２のポリシリコン層をシリサイド化させてシリサイド層を形成するとともに、前記シリコン酸化膜の少なくとも一部を前記シリサイド層中に吸収させて前記第１のポリシリコン層と前記シリサイド層とを接合させる第６のステップと、
該第６のステップ終了後に前記第１のポリシリコン層および前記シリサイド層を所望の形状に加工することによりゲート電極を形成する第７のステップとを含むことを特徴とする半導体装置の製造方法。
前記第５のステップで形成される金属の膜がチタンの膜であることを特徴とする請求項１に記載の半導体装置の製造方法。