JP2003124458A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極形成時のイオン注入深さを均一に
することにより、トランジスタ特性の変動を抑制し、安
定した特性を有する半導体装置の製造方法を提供するこ
と。 【解決手段】 ゲート電極形成時において２層のポリシ
リコンを積層させた状態でイオン注入を行なうことと
し、更に、２層のポリシリコンの間に一旦形成した酸化
膜をシリサイド化の工程中に消滅させ、かつ、金属シリ
サイド層とポリシリコン層同士を直接接合させることと
した。これにより、ゲート電極形成時のイオン注入深さ
が均一となって、トランジスタ特性の変動が抑制される
とともに、ゲート電極内部での導電性が担保でき、か
つ、寄生容量成分の発生等を抑制することが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、金属シリサイド層とポリシ
リコン層とを積層させた構造のゲート電極を備える半導
体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置として広く採用されているＭ
ＯＳ構造トランジスタの製造にあたっては、例えば、シ
リコン基板上にＬＯＣＯＳ構造やシャロートレンチ構造
の素子分離領域およびウェルを形成した後に閾値電圧Ｖ
_ｔｈ調整のためのイオン注入を行ない、更に、成膜した
ゲート酸化膜上に、例えばポリシリコンからなるゲート
電極を形成することが必要である。

【０００３】従来の一般的なポリシリコンゲート電極の
形成には、先ず、ノンドープのポリシリコン層を低圧Ｃ
ＶＤ法により形成し、その後、シリコン結晶中でアクセ
プタやドナーとして作用するボロンやリン等のドーパン
トをイオン注入してポリシリコン層の抵抗値制御を行な
った後、リソグラフィおよびエッチング技術によって所
望のゲート電極形状となるように加工する方法が採用さ
れている。

【０００４】

【発明が解決しようとする課題】しかし、低圧ＣＶＤ法
で形成されるポリシリコン層は、結晶方位が相互に異な
る比較的微細な結晶粒子で構成される多結晶膜であり、
このような結晶構造のポリシリコン層にイオン注入を行
なうと、いわゆるチャネリング効果によって、ポリシリ
コン層内でのイオン打ち込み深さが不均一になるという
問題が生じる。

【０００５】図３は、従来の一般的なポリシリコンゲー
ト電極の構造を説明するための図で、シリコン基板３１
上のゲート酸化膜３２上に低圧ＣＶＤ法で成膜されたポ
リシリコン膜３３が成膜されており、このポリシリコン
膜３３に所望のドーパントをイオン注入することで抵抗
値の制御が行なわれる。

【０００６】この場合、イオン注入されるポリシリコン
膜３３を構成する結晶格子の結晶面が、例えば＜１１０
＞±２０°といったチャネリングを生じやすい特定の結
晶面である場合には、その結晶粒子に打ち込まれたイオ
ンは結晶粒子内をチャネリングしてシリコン基板３１に
まで到達してしまう。

【０００７】一方、イオン注入されるポリシリコン膜３
３を構成する結晶格子の結晶面が、チャネリングを生じ
にくい結晶面である場合には、注入イオンはその結晶格
子内にのみ打ち込まれシリコン基板３１にまで到達する
ことはない。

【０００８】また、イオン注入されるポリシリコン膜３
３を構成する結晶格子の結晶面がチャネリングを生じや
すい特定の結晶面であっても、その結晶粒子の直下に存
在する他の結晶粒子の結晶面がチャネリングを生じ難い
ものである場合には、注入されたイオンはそのようなチ
ャネリングを生じ難い結晶面を有する結晶粒子中でチャ
ネリングが阻止されてシリコン基板３１にまで到達する
ことはない。

【０００９】すなわち、ポリシリコン３３層内の結晶粒
子の配向状態によって、チャネリングを生じやすい特定
の面指数を有する結晶粒子が存在する領域とチャネリン
グを生じ難い結晶粒子が存在する領域とで注入されたイ
オンの打ちこみ深さが異なり、その結果ポリシリコン層
３３内での深さ方向のドーパント分布にばらつきを生
じ、トランジスタ特性のばらつきや再現性の低下を招い
て安定的なＭＯＳトランジスタの製造が困難になるとい
う問題があった。

【００１０】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、ポリシリコンゲー
ト電極形成時のイオン注入深さを均一にすることによ
り、トランジスタ特性の変動を抑制し、安定した特性の
半導体装置およびそのような半導体装置の製造を可能と
する方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、金属シ
リサイド層とポリシリコン層とを積層させて構成したゲ
ート電極を備える半導体装置の製造方法であって、ゲー
ト酸化膜上に第１のポリシリコン層を形成する第１のス
テップと、前記第１のポリシリコン層上の全面にシリコ
ン酸化膜を形成する第２のステップと、前記シリコン酸
化膜上に第２のポリシリコン層を形成する第３のステッ
プと、前記第２のポリシリコン層表面からイオン注入す
る第４のステップと、前記第２のポリシリコン層表面上
に、シリコンと反応してシリサイドを形成し、かつ、シ
リコン酸化膜を還元する金属の膜を形成する第５のステ
ップと、前記第１のポリシリコン層と前記シリコン酸化
膜と前記第２のポリシリコン層と前記金属の膜とを同時
に熱処理して、前記第２のポリシリコン層の全部をシリ
サイド化させてシリサイド層を形成するとともに、前記
シリコン酸化膜の少なくとも一部を前記シリサイド層中
に吸収させて前記第１のポリシリコン層と前記シリサイ
ド層とを接合させる第６のステップと、該第６のステッ
プ終了後に前記第１のポリシリコン層および前記シリサ
イド層を所望の形状に加工することによりゲート電極を
形成する第７のステップとを含むことを特徴とする。

【００１２】また、請求項２に記載の発明は、請求項２
に記載の半導体装置の製造方法において、前記第２のス
テップで形成されるシリコン酸化膜厚が０．１〜６ｎｍ
であることを特徴とする。

【００１３】更に、請求項３に記載の発明は、請求項１
または２に記載の半導体装置の製造方法において、前記
第５のステップで形成される金属がチタンであることを
特徴とする。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。

【００１５】図１は、本発明のＭＯＳトランジスタの製
造工程を説明するための図で、図１（ａ）はゲート酸化
膜形成工程、図１（ｂ）は第１のポリシリコン層形成工
程、図１（ｃ）は第２のポリシリコン層形成工程、図１
（ｄ）はゲート電極形成用イオン注入工程、図１（ｅ）
はゲート電極成型工程、図１（ｆ）はＬＤＤ形成用イオ
ン注入工程、図１（ｇ）はサイドウォールおよびソース
・ドレイン形成用イオン注入工程、図１（ｈ）は金属膜
形成工程、そして、図１（ｉ）は熱処理工程を示してい
る。

【００１６】先ず、シリコン基板１１にフィールド酸化
を施してＬＯＣＯＳ１２、および、ゲート酸化膜１３の
形成を行なう（図１（ａ））。

【００１７】次に、温度６００〜６８０℃の範囲で、シ
ランガスを原料とした低圧ＣＶＤ法により、厚さ２５０
ｎｍの第１のポリシリコン層１４を堆積させる（図１
（ｂ））。このとき、形成される第１のポリシリコン層
１４はドーピングを行なっていないために電気的にはイ
ントリンシックな状態であり、その平均結晶粒径は５０
〜２００ｎｍ程度の多結晶である。

【００１８】第１のポリシリコン層１４を形成した後、
シリコン基板１１を低圧ＣＶＤ装置から大気中に取り出
し、第１のポリシリコン層１４の表面を、室温で１分以
上大気中の酸素と接触させる。この大気中酸素との接触
により、第１のポリシリコン層１４の表面には膜厚０．
１〜６ｎｍの薄い自然酸化膜１５が形成される。

【００１９】なお、第１のポリシリコン層１４の表面に
薄い酸化膜１５を形成する工程は、上述した方法に限定
されるものではなく、例えば、シリコン基板１１ごと超
純水中で水洗し、その後に乾燥することによって形成す
ることとしても良く、或いは、過酸化水素を含有させた
水溶液（例えばアンモニア：過酸化水素水：水の混合水
溶液）中にシリコン基板１１ごと浸漬させることによっ
て第１のポリシリコン層１４の表面を酸化させ、その後
水洗して乾燥させることによって形成することとしても
良く、更には、熱酸化やプラズマ酸化等の手法により積
極的に酸化膜を形成することとしても良い。

【００２０】上述の酸化膜形成工程に続いて、再度、温
度６００〜６８０℃の範囲で、シランガスを原料とした
低圧ＣＶＤ法により、厚さ５０ｎｍ、平均結晶粒径が５
０〜２００ｎｍ程度の多結晶からなる第２のポリシリコ
ン層１６を堆積させる（図１（ｃ））。なお、この６０
０〜６８０℃の温度領域では、シランガスによって薄い
酸化膜１５が還元されることはなく、第２のポリシリコ
ン層１６は薄い酸化膜１５の上に形成されることとな
る。

【００２１】次に、第２のポリシリコン１６をｎ型ゲー
ト電極として利用するため、ドーパントであるリンを、
加速電圧５０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^−２の条件
でイオン注入する（図１（ｄ））。

【００２２】図２は、このイオン注入時におけるイオン
の打ち込みの様子を説明するための図で、シリコン基板
２１上のゲート酸化膜２２の上に低圧ＣＶＤ法で成膜さ
れた第１のポリシリコン２３が成膜されており、第１の
ポリシリコン層２３上に薄く形成されたシリコン酸化膜
２４を挟んで、低圧ＣＶＤ法で成膜された第２のポリシ
リコン層２５が成膜されており、この第２のポリシリコ
ン層２５の表面からイオンが注入される。

【００２３】第１のポリシリコン層２３上に形成された
薄い酸化膜２４は特定の結晶構造を有しないアモルファ
スであるため、第２のポリシリコン層２５を構成する結
晶粒子を成長させる際、第１のポリシリコン層２３中に
既に存在している結晶粒子を核として同一の面方位に成
長しようとする作用が遮断される。従って、第１のポリ
シリコン層２３を構成する結晶格子の結晶方位と、その
上に成長している第２のポリシリコン層２５を構成する
結晶格子の結晶方位とは全く無関係となり、第１のポリ
シリコン層２３と第２のポリシリコン層２５との間には
結晶方位の連続性はなくなる。

【００２４】このため、第２のポリシリコン層２５の表
面からイオン注入されて、チャネリング現象によって第
１のポリシリコン層２３にまで突き抜けてきたイオンが
あった場合でも、チャネリングが生じ難い面方位を有す
る第１のポリシリコン層２３を構成する結晶格子の内部
で減速を受けることとなる結果、ゲート酸化膜２２直下
のシリコン基板２１内に形成されたチャネル領域にイオ
ンが注入されることを回避することが可能となる。

【００２５】このイオン注入工程に続いて、リソグラフ
ィおよびエッチングの手法を用いて、第１および第２の
ポリシリコン層１４、１６を所望の形状に加工してゲー
ト電極を成型（図１（ｅ））した後、ＬＤＤ（Lightly
Doped Drain）形成のためのイオン注入を行ない（図
１（ｆ））、更に、サイドウォール１７形成およびソー
ス・ドレイン形成のためのイオン注入を行なう（図１
（ｇ））。

【００２６】これらのＬＤＤ形成、および、ソース・ド
レイン形成のために行ったイオン注入によって、イオン
はゲート電極内部にも打ち込まれることとなるが、上述
したように、第１のポリシリコン層１４と第２のポリシ
リコン層１６との間に設けられた酸化膜１５によってこ
れらのポリシリコン層を構成する結晶格子同士の結晶面
方位の連続性が分断されているため、第１のポリシリコ
ン層１４直下のシリコン基板１１表面領域に形成したチ
ャネル部へのイオンの突き抜けは回避される。

【００２７】次に、ソース・ドレイン形成のための窒素
熱処理を行ない、膜厚５０ｎｍのチタン層１８を全面に
形成する（図１（ｈ））。

【００２８】これらの工程に続いて、６５０℃で１分間
の熱処理を行なってゲート電極上にチタンシリサイド層
１９ａ、１９ｂを形成する（図１（ｉ））。この熱処理
工程中において、第２のポリシリコン層１６上に成膜さ
れた膜厚５０ｎｍのチタン層１８は、第２のポリシリコ
ン層１６の上部から下方に向けて徐々にシリコンと反応
してチタンシリサイド１９ａを形成する。なお、膜厚５
０ｎｍのチタン層１８を構成しているチタン原子がシリ
サイド化することによって消費されるシリコンの膜厚は
６０ｎｍ程度と見積もられるから、第２のポリシリコン
層１６の膜厚は５０ｎｍであるので、このチタンシリサ
イド形成の化学反応によって、薄い酸化膜１５と第１の
ポリシリコン層１４との界面より下の部分までのシリコ
ンが消費されることとなる。

【００２９】すなわち、本発明の半導体装置の製造方法
においては、上述のチタンシリサイド形成前までは第１
のポリシリコン層１４と第２のポリシリコン層１６との
間に存在する薄い酸化膜１５を、チタンとシリコン酸化
膜との反応を利用して、少なくとも薄い酸化膜１５の一
部を還元・消滅させ、これにより酸化膜１５がチタンシ
リサイド１９ａ膜中に吸収されて消滅し、第１のポリシ
リコン層１４とチタンシリサイド１９ａ層間における、
ゲート電極として作用するに必要な電気伝導性が担保さ
れることとなる。

【００３０】最後に、サイドウォール上部等に残存する
未反応のチタンを、アンモニア：過酸化水素水：水の混
合溶液によって除去した後に、窒素雰囲気中で、温度８
５０℃、１分間の熱処理を施し、ゲート電極およびソー
ス・ドレイン領域上に形成されているチタンシリサイド
１９ａ、１９ｂを低抵抗の結晶形態へと相転移させる。

【００３１】なお、本実施例においては、シリサイド化
に用いる金属としてチタンを例に説明したが、これに限
定されるものではなく、薄いシリコン酸化膜を還元させ
る能力を有する金属であれば良い。また、チタン層の厚
みを５０ｎｍとして説明したが、第２のポリシリコン層
の厚みに応じて、１０〜１００ｎｍの膜厚範囲で適宜膜
厚設定が可能である。更に、シリサイド化の条件は、金
属の種類およびその膜厚に応じて６５０〜７００℃、
０．５〜１０分間の範囲で設定が可能である。

【００３２】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法においては、ゲート電極形成時において２
層のポリシリコンを積層させた状態でイオン注入を行な
うこととしたので、ゲート電極内でのドーパント注入深
さが均一となり、特性変動のない半導体装置の製造が可
能となる。

【００３３】また、本発明の半導体装置の製造方法によ
れば、２層のポリシリコンの間に一旦形成した酸化膜を
シリサイド化の工程中に消滅させ、かつ、金属シリサイ
ド層とポリシリコン層同士を直接接合させることとした
ので、ゲート電極内部での導電性が担保でき、かつ、寄
生容量成分の発生等を抑制することが可能となる。

【図面の簡単な説明】

【図１】本発明のＭＯＳトランジスタの製造工程を説明
するための図で、（ａ）はゲート酸化膜形成工程、
（ｂ）は第１のポリシリコン層形成工程、（ｃ）は第２
のポリシリコン層形成工程、（ｄ）はゲート電極形成用
イオン注入工程、（ｅ）はゲート電極成型工程、（ｆ）
はＬＤＤ形成用イオン注入工程、（ｇ）はサイドウォー
ルおよびソース・ドレイン形成用イオン注入工程、
（ｈ）は金属膜形成工程、（ｉ）は金属シリサイド形成
工程を示している。

【図２】本発明のＭＯＳトランジスタの製造工程におけ
る、ゲート電極形成用イオン注入時におけるイオンの打
ち込みの様子を説明するための図である。

【図３】従来型のＭＯＳトランジスタの、ポリシリコン
ゲート電極部の構成を説明するための図である。

【符号の説明】

１１、２１、３１ シリコン基板 １２、２３、３２ ゲート酸化膜 １４、２３ 第１のポリシリコン層 １５、２４ シリコン酸化膜 １６、２５ 第２のポリシリコン層 １２ ＬＯＣＯＳ １７ サイドウォール １８ 金属膜 １９ａ、１９ｂ 金属シリサイド ３３ ポリシリコン

フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB25 BB37 BB40 CC05 DD04 DD28 DD43 DD55 DD64 DD78 DD84 DD86 DD89 EE05 EE14 FF14 GG10 GG14 GG15 HH16 5F140 AA00 AA01 AA28 BA01 BF04 BF11 BF13 BF18 BF33 BF35 BG08 BG26 BG28 BG32 BG34 BG37 BH15 BJ01 BJ08 BK21 BK34 CB01 CF04 CF07

Claims (3)

【特許請求の範囲】
1. 【請求項１】 金属シリサイド層とポリシリコン層とを
   積層させて構成したゲート電極を備える半導体装置の製
   造方法であって、 ゲート酸化膜上に第１のポリシリコン層を形成する第１
   のステップと、 前記第１のポリシリコン層上の全面にシリコン酸化膜を
   形成する第２のステップと、 前記シリコン酸化膜上に第２のポリシリコン層を形成す
   る第３のステップと、 前記第２のポリシリコン層表面からイオン注入する第４
   のステップと、 前記第２のポリシリコン層表面上に、シリコンと反応し
   てシリサイドを形成し、かつ、シリコン酸化膜を還元す
   る金属の膜を形成する第５のステップと、 前記第１のポリシリコン層と前記シリコン酸化膜と前記
   第２のポリシリコン層と前記金属の膜とを同時に熱処理
   して、前記第２のポリシリコン層の全部をシリサイド化
   させてシリサイド層を形成するとともに、前記シリコン
   酸化膜の少なくとも一部を前記シリサイド層中に吸収さ
   せて前記第１のポリシリコン層と前記シリサイド層とを
   接合させる第６のステップと、 該第６のステップ終了後に前記第１のポリシリコン層お
   よび前記シリサイド層を所望の形状に加工することによ
   りゲート電極を形成する第７のステップとを含むことを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第２のステップで形成されるシリコ
   ン酸化膜厚が０．１〜６ｎｍであることを特徴とする請
   求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第５のステップで形成される金属の
   膜がチタンの膜であることを特徴とする請求項１または
   ２に記載の半導体装置の製造方法。