KR100931479B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트 전극의 양측벽에 NH3 가스의 유량을 조절하여 저온질화막의 제1스페이서와 제2스페이서를 형성하며, 제1스페이서는 패턴밀도차에 따라 두께가 달라지더라도 수소 이온이 게이트 전극 내로 침투되지 않도록 적은 유량의 NH3를 사용하고, 제2스페이서는 패턴밀도에 따라 비교적 균일한 두께로 증착되는 조건인 많은 유량의 NH3를 사용한다. 이에 의해, 스페이서 증착시 사용되는 다량의 NH3 가스에 함유된 수소 이온이 상기 게이트 전극 내로 침투되는 것을 방지할 수 있기 때문에 핫 캐리어 열화 현상과 같은 소자 특성 열화를 방지할 수 있다.
반도체 소자, 스페이서, 싱글 타입 웨이퍼, 질화막, LDD

Description

반도체 소자의 제조방법{Method for manufacturing a semiconductor device}
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 패드 산화막
106 : 패드 질화막 108 : 트렌치
110 : 소자 분리막 112 : 게이트 산화막
114 : 폴리 실리콘막 116a : PMOS 게이트 전극
116b : NMOS 게이트 전극 118a 및 118b : 저농도 접합영역
120a 및 120b : 저온 질화막 120c : 제1 스페이서
122 : 산화막 124 : 저온 질화막
126a 및 126b : 제2 스페이서
128a 및 128b : 고농도 접합영역
130a 및 130b : 소오스 및 드레인 접합영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 핫 캐리어 열화현상과 같은 반도체 소자의 특성열화를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 집적화되면서 게이트 전극, 즉 워드라인의 폭 감소에 따라 여러가지 반도체 소자의 특성 열화가 관찰되고 있다. 특히, 소오스 및 드레인 접합영역을 LDD(Lightly Doped Drain) 구조로 형성하기 위하여 게이트 전극의 측벽(side wall)에 형성되는 스페이서를 질화막으로 증착할 경우에는 장시간 고온에서 진행하기 때문에 단채널효과(short channel effect) 및 이온-오프(ion-off) 현상이 관찰되고 있다.
최근 상기의 현상들을 방지하기 위하여 실제 로직(logic) 제품에서는 비교적 저온(low thermal)에서 증착이 가능한 질화막(이하, '저온 질화막'이라 함)을 사용하여 스페이서를 형성하고 있다. 그러나, 싱글 타입 웨이퍼(single type wafer)의 경우에는 패턴밀도에 따라 증착되는 질화막의 두께가 큰 차이를 보이고 있다. 이에 따라, 스페이서를 형성하기 위한 질화막 증착조건에서 SiH4 가스는 일정하게 유지하고, NH3 가스의 유량을 3000 내지 5000cc 정도로 증가하여 패턴밀도에 따른 증착 두 께의 차이를 많이 감소시킬 수 있다. 그러나, 이 경우에는 질화막 증착시 NH3 가스의 유량이 다량 공급됨에 따라 질화막 내에 함유되어 있는 수소 이온 농도가 높게 되어 플로팅 게이트내 실리콘과 실리콘 산화막 간의 계면에 실리콘과 수소 본딩(bonding)이 형성된다. 이에 따라, 반도체 소자의 특성 측정시 반도체 소자의 핫 캐리어(hot carrier) 열화현상이 관찰된다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 핫 캐리어 열화현상과 같은 반도체 소자의 특성열화를 방지하는데 그 목적이 있다.
본 발명의 일측면에 따르면, (a) 셀영역 및 페리영역에서 서로 다른 패턴 밀도를 갖는 복수의 게이트 전극을 반도체 기판 상에 형성하는 단계; (b) 수소 이온이 상기 게이트 전극으로 침투하는 것을 억제하기 위한 제1유량의 NH3를 사용하여 상기 게이트 전극이 형성된 결과물 상에 제1 질화막을 증착하는 단계; (c) 상기 페리영역에 증착된 제1 질화막을 식각하여 상기 게이트 전극의 양측벽에 제1 스페이서를 형성하는 단계; (d) 패턴밀도에 따른 증착 두께 차이가 적도록 제1유량보다 많은 제2유량의 NH3를 사용하여 상기 제1스페이서가 형성된 결과물 상에 제2 질화막을 증착하는 단계; (e) 상기 제2질화막을 식각하여 상기 게이트 전극의 양측벽에 제2 스페이서를 형성하는 단계; 및 (f) 상기 게이트 전극의 양측으로 노출되는 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다. 여기서는 그 일례로 CMOS 소자로서 싱글 웨이퍼 타입을 도시한 단면도들이다. 한편, 여기서 동일한 참조번호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도 1을 참조하면, 셀영역(cell region)과 페리영역(peri region)으로 정의되는 P형 반도체 기판(102)을 제공한다. 그런 다음, 반도체 기판(102)에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H 2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정한다.
이어서, 반도체 기판(102) 상에 패드 산화막(104) 및 패드 질화막(106)을 순차적으로 증착한다. 그런 다음, 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(102)을 셀영역과 페리영역으로 정의하는 STI(Shallow Trench Isolation) 구조를 가지는 트렌치(108)를 형성한다.
도 2를 참조하면, 트렌치(108) 내부에 대하여, 전처리 세정공정, 월(Wall) 희생(SACrificial) 산화공정 및 월 산화공정중 적어도 어느 하나의 공정을 실시하여 트렌치 내부면에 형성되는 자연 산화막을 제거하고, 트렌치 내부면의 손상을 보상하며, 트렌치 내부면의 모서리 부위를 라운딩(Rounding) 처리한다. 또한, 트렌치 내부면에 DCS(SiH2Cl2)를 기본으로 하는 HTO(High Temperature Oxide)(미도시)를 비교적 얇게 증착한 후 치밀화공정을 실시하여 라이너(Liner) 산화막을 형성할 수도 있다.
이어서, 트렌치(108) 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정을 이용하여 HDP(High Density Plasam) 산화막을 증착한다. 그런 다음, HDP 산화막에 대하여 연마공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정과 전처리 세정공정을 실시하되, 높이를 최대한 유지시킬 수 있도록 고려하여 소자 분리막(110)을 형성한다. 이 과정에서, 패드 질화막(106)은 전처리 세정공정 에 의해 제거된다.
이어서, 세정공정을 실시하여 패드 산화막(104)을 제거한다. 그런 다음, 패드 산화막(104)이 제거된 부위에 습식 또는 건식산화방식을 이용하여 스크린 산화막(VT screen oxide)(미도시)을 증착하고, 웰 이온주입(Well ion implant)공정 및 문턱전압 이온주입(VT ion implant)공정을 순차적으로 실시한다. 이로써, 셀영역의 NMOS 영역에는 'p-' 불순물인 보론(boron)이 주입되어 P-웰(P-Well)(미도시)이 형성된다. 또한, 페리영역의 PMOS 영역에는 'n-' 불순물인 인(phosphorous)이 주입되어 N-웰(N-Well)(미도시)이 형성된다.
도 3을 참조하면, 전체 구조 상부, 즉, 셀 영역과 페리영역에 대하여 DHF(Diluted HF; 예를 들면, 50:1 또는 100:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용한 전처리 세정공정을 실시하여 스크린 산화막을 제거한다.
이어서, 전체 구조 상부에 게이트 산화막(112) 및 폴리 실리콘막(114)을 순차적으로 증착한다. 게이트 산화막(112)은 습식 또는 건식산화방식을 이용한 산화공정을 실시하여 형성하되, 반도체 기판(102)의 계면과의 결함밀도를 고려하여 실시한다. 한편, 폴리 실리콘막(114)은 그레인 사이즈(grain size)가 최소화되도록 증착한다.
도 4 및 도 5를 참조하면, 전체 구조 상부에 포토레지스트(photoresist)막을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(PR)(이하, '게이트 전극 패턴용 마스크'라 함)을 형성한다. 그런 다음, 상기 게이트 전극 패턴용 마스크(PR)를 이용한 식각공정을 실시하여 폴리 실리콘막(114) 및 게이트 산화막(112)을 순차적으로 패터닝한다. 이에 따라, PMOS 영역에는 PMOS 게이트 전극(116a)이 형성되고, NMOS 영역에는 NMOS 게이트 전극(116b)이 형성된다.
도 6을 참조하면, PMOS 영역이 오픈(Open)되도록 포토레지스트 패턴(미도시)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'p-' 이온주입공정(즉, 저농도 이온주입공정)을 실시하여 PMOS 영역의 N-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(118a)을 형성한다.
이어서, NMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'n-' 이온주입공정(즉, 저농도 이온주입공정)을 실시하여 NMOS 영역의 P-웰에 얕은 접합영역(Shallow junction)인 저농도 접합영역(118b)을 형성한다.
도 7를 참조하면, 전체 구조 상부에 대하여 저온 질화막(120a 및 120b)을 증착하되, 페리영역에서는 셀영역보다 두껍게 증착되도록 증착조건을 조절하여 증착한다. 예컨대, 패턴밀도에 따라 증착 두께차가 큰 조건으로 저온 질화막(120a 및 120b)을 증착하여 패턴밀도가 낮은 영역, 즉 페리영역에는 저온 질화막(120a)이 셀영역의 저온 질화막(120b)보다 비교적 두껍게 증착된다.
상기에서 설명한 바와 같이, 페리영역의 저온 질화막(120a)은 두껍게 형성하고, 셀영역의 저온 질화막(120b)은 저온 질화막(120a)보다 얇게 형성하기 위한 증착공정은 싱글 타입 웨이퍼로 실시하되, 증착장비내로 SiH4 및 NH3 가스를 주입하여, 500 내지 800℃의 온도에서 실시한다. 여기서, SiH4 가스의 유량은 일정하게 유지하고, NH3 가스의 유량은 수소 이온이 게이트 전극(116a 및 116b)으로 침투되지 않을 정도로 조절한다. 여기서, NH3 가스의 유량은 400 내지 1000cc로 하는 것이 바람직하다.
도 8 및 도 9를 참조하면, 페리영역이 오픈되도록 포토레지스트 패턴(PR)을 셀영역에만 형성한 후 전면 식각공정을 실시하여 셀영역의 PMOS 게이트 전극(116a) 및 저농도 접합영역(118a)의 상부가 노출되도록 셀영역의 저온 질화막(120a)을 식각한다. 이로써 PMOS 게이트 전극(116a)의 양측벽에는 스페이서(이하, '제1 스페이서'라 함)(120c)가 형성된다. 이후, 스트립공정에 의해 포토레지스트 패턴(PR)은 제거된다.
도 10을 참조하면, 전체 구조 상부에 산화막(122) 및 저온 질화막(124)을 순차적으로 증착한다. 이때, 저온 질화막(124)은 도 7에 도시된 저온 질화막(120a 및 120b)과 달리 패턴밀도에 따라 증착 두께차가 없도록 증착공정을 실시하는 것이 바람직하다. 예컨대, 저온 질화막(124)의 증착조건은 싱글 타입 웨이퍼를 이용하되, 증착장비내로 SiH4 및 NH3 가스를 주입하여, 500 내지 800℃의 온도에서 실시한다. 여기서, SiH4 가스의 유량은 일정하게 유지하되, NH3 가스의 유량은 수소 이온이 게이트 전극(116a 및 116b)으로 침투되지 않을 정도로 3000 내지 5000cc로 주입한다.
도 11 및 도 12를 참조하면, 전체 구조 상부에 대하여 건식식각방식으로 전면 식각공정을 실시하여 게이트 전극(116a 및 116b)의 상부 및 저농도 접합영역(118a 및 118b)의 일부가 노출되도록 저온 질화막(124)과 산화막(122)을 순차적으로 식각한다. 이로써, 페리영역과 셀영역에는 각각 제2 스페이서(126a 및 126b)가 형성된다.
이어서, PMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 NMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'p+' 이온주입공정(즉, 고농도 이온주입공정)을 실시하여 PMOS 영역의 N-웰에 깊은 접합영역(depth junction)인 고농도 접합영역(128a)을 형성한다.
이어서, NMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후 이 포토레지트 패턴을 이용한 'n+' 이온주입공정(즉, 고농도 이온주입공정)을 실시하여 NMOS 영역의 P-웰에 깊은 접합영역(depth junction)인 고농도 접합영역(128b)을 형성한다.
이로써, PMOS 영역에는 저농도 접합영역(118a) 및 고농도 접합영역(128a)으로 이루어진 소오스 및 드레인 접합영역(130a)이 형성된다. 또한, NMOS 영역에는 저농도 접합영역(118b) 및 고농도 접합영역(128b)으로 이루어진 소오스 및 드레인 접합영역(130b)이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 게이트 전극의 양측벽에 NH3 가스의 유량을 조절하여 저온질화막의 제1스페이서와 제2스페이서를 형성한다. 제1스페이서는 패턴밀도차에 따라 두께가 달라지더라도 수소 이온이 게이트 전극 내로 침투되지 않도록 적은 유량의 NH3를 사용하고, 제2스페이서는 패턴밀도에 따라 비교적 균일한 두께로 증착되는 조건인 많은 유량의 NH3를 사용한다.
이에 의해, 스페이서 증착시 사용되는 다량의 NH3 가스에 함유된 수소 이온이 상기 게이트 전극 내로 침투되는 것을 방지할 수 있다. 이에 따라, 핫 캐리어 열화 현상과 같은 소자 특성 열화를 방지할 수 있다.
삭제

Claims (7)

  1. (a) 셀영역 및 페리영역에서 서로 다른 패턴 밀도를 갖는 복수의 게이트 전극을 반도체 기판 상에 형성하는 단계;
    (b) 수소 이온이 상기 게이트 전극으로 침투하는 것을 억제하기 위한 제1유량의 NH3를 사용하여 상기 게이트 전극이 형성된 결과물 상에 제1 질화막을 증착하는 단계;
    (c) 상기 페리영역에 증착된 제1 질화막을 식각하여 상기 게이트 전극의 양측벽에 제1 스페이서를 형성하는 단계;
    (d) 패턴밀도에 따른 증착 두께 차이가 적도록 제1유량보다 많은 제2유량의 NH3를 사용하여 상기 제1스페이서가 형성된 결과물 상에 제2 질화막을 증착하는 단계;
    (e) 상기 제2질화막을 식각하여 상기 게이트 전극의 양측벽에 제2 스페이서를 형성하는 단계; 및
    (f) 상기 게이트 전극의 양측으로 노출되는 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 질화막은 증착장비내로 SiH4 및 NH3 가스를 주입하여 500 내지 800℃의 온도에서 실시하는 증착공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 NH3 가스의 제1유량은 400 내지 1000cc 정도인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제2 질화막은 500 내지 800℃의 온도에서 증착장비 내로 SiH4 및 NH3 가스를 주입하여 실시하되, 상기 NH3 가스의 유량을 3000 내지 5000cc로 주입하여 실시하는 증착공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 (c) 단계와 상기 (d) 단계 사이에 전체 구조 상부에 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 삭제
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