JP2005197652A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2005197652A JP2005197652A JP2004235142A JP2004235142A JP2005197652A JP 2005197652 A JP2005197652 A JP 2005197652A JP 2004235142 A JP2004235142 A JP 2004235142A JP 2004235142 A JP2004235142 A JP 2004235142A JP 2005197652 A JP2005197652 A JP 2005197652A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- region
- film
- pad
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 78
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000004140 cleaning Methods 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000005406 washing Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims 2
- 239000007864 aqueous solution Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000004762 orthosilicates Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Weting (AREA)
- Element Separation (AREA)
Abstract
【課題】高電圧素子領域のリセススキームを導入してトンネル酸化膜の特性向上と高電圧素子領域とセル及び低電圧素子領域の有効フィールド酸化膜の高さ差を減らすことが可能な半導体素子の製造方法を提供する。
【解決手段】 高電圧素子の第１領域Ａと低電圧素子、又はフラッシュメモリセルの２領域Ｂとを備えた半導体基板上にパッド酸化膜２０、パッド窒化膜３０及びマスク酸化膜４０を順次形成する段階と、前記第１領域のマスク酸化膜、パッド窒化膜及びパッド酸化膜と、前記第２領域のマスク酸化膜をエッチングした後、前記第１領域に高電圧素子用酸化膜５０を形成する段階と、窒化膜ストリップ工程によって、前記第２領域に残留のパッド窒化膜の除去と、前記第１領域の高電圧素子用酸化膜の一部を除去する段階と、前記第２領域に残留するパッド酸化膜と、前記第１領域の高電圧素子用酸化膜の一部を除去する段階と、全体構造上にトンネル酸化膜を形成する段階とを含む。
【選択図】図３
【解決手段】 高電圧素子の第１領域Ａと低電圧素子、又はフラッシュメモリセルの２領域Ｂとを備えた半導体基板上にパッド酸化膜２０、パッド窒化膜３０及びマスク酸化膜４０を順次形成する段階と、前記第１領域のマスク酸化膜、パッド窒化膜及びパッド酸化膜と、前記第２領域のマスク酸化膜をエッチングした後、前記第１領域に高電圧素子用酸化膜５０を形成する段階と、窒化膜ストリップ工程によって、前記第２領域に残留のパッド窒化膜の除去と、前記第１領域の高電圧素子用酸化膜の一部を除去する段階と、前記第２領域に残留するパッド酸化膜と、前記第１領域の高電圧素子用酸化膜の一部を除去する段階と、全体構造上にトンネル酸化膜を形成する段階とを含む。
【選択図】図３
Description
本発明は、半導体素子の製造方法に係り、特に、ＮＡＮＤフラッシュ素子の高電圧素子用ゲート酸化膜、セル及び低電圧素子用ゲート酸化膜形成方法に関する。
一般に、フラッシュメモリ素子(Flash memory device)は、高電圧素子が形成される高電圧素子領域と、セル及び低電圧素子が形成されるセル領域とに定義される。このような高電圧素子領域とセル領域に形成されるトランジスタのゲート酸化膜は、各領域の特性に応じてそれぞれ異なる厚さを有する。すなわち、セル領域に形成されるトンネル酸化膜の厚さが、高電圧素子領域に形成されるゲート酸化膜の厚さより薄い。
図１ａ〜図１ｃは従来のトンネル酸化膜及びゲート酸化膜が形成された半導体基板の断面ＳＥＭ写真である。
図１ａ〜図１ｃを参照すると、高電圧素子領域に高電圧ゲート酸化膜が形成され、セル及び低電圧素子領域にトンネル酸化膜が形成された半導体基板に素子分離工程を行って素子分離膜を形成する。この際、高電圧ゲート酸化膜とトンネル酸化膜間の段差によってセル及び低電圧素子領域の素子分離膜が突出する。すなわち、高電圧ゲート酸化膜の有効フィールド酸化膜の高さは０になるが、セル及び低電圧素子領域の有効フィールド酸化膜の高さ（素子分離膜の突出）は２３３Å程度になる。
このような有効フィールド酸化膜の高さ差によって後続工程時に高電圧素子領域が損傷するという問題が発生する。また、高電圧ゲート酸化膜を形成し、洗浄工程を行った後、トンネル酸化膜を形成する。この際、過多な洗浄工程によって半導体基板の損傷が発生し、これによりトンネル酸化膜の特性が悪化するという問題が発生する。
図２は従来の工程によるトンネル酸化膜のＣＣＳＴ特性結果を示すグラフである。図２を参照すると、ＣＣＳＴ(Constant Current Stress Test)特性測定は、酸化膜に所定のダメージを与えて酸化膜が崩壊する時点をテストする。この際、ダメージを与えてから崩壊するまでかかる時間が長いほど、酸化膜の特性に優れる。また、上部から下部まで崩壊する時間の変化が一定であるほど、酸化膜が均一に形成された。従来の工程に係るトンネル酸化膜のＣＣＳＴ特性をみれば、全体的な酸化膜の均一性及び初期の欠陥が発生することが分かる。
従って、本発明は、かかる問題点を解決するためのもので、その目的は、高電圧素子用ゲート酸化膜とセル及び低電圧素子用トンネル酸化膜の形成において、洗浄工程を最適化し、高電圧素子領域のリセススキームを導入してトンネル酸化膜の特性を向上させることができ、高電圧素子領域とセル及び低電圧素子領域の有効フィールド酸化膜の高さ差を減らすことが可能な半導体素子の製造方法を提供する。
上記目的を達成するために、本発明は、高電圧素子が形成される第１領域と低電圧素子又はフラッシュメモリセルが形成される第２領域とに定義された半導体基板上にパッド酸化膜、パッド窒化膜及びマスク酸化膜を順次形成する段階と、前記第１領域の前記マスク酸化膜、前記パッド窒化膜及び前記パッド酸化膜と、前記第２領域の前記マスク酸化膜をエッチングした後、前記第１領域に高電圧素子用酸化膜を形成する段階と、窒化膜ストリップ工程によって、前記第２領域に残留する前記パッド窒化膜を除去し、前記第１領域の前記高電圧素子用酸化膜の一部を除去する段階と、洗浄工程によって、前記第２領域に残留する前記パッド酸化膜を除去し、前記第１領域の前記高電圧素子用酸化膜の一部を除去する段階と、全体構造上にトンネル酸化膜を形成する段階とを含むが、前記第１領域には前記高電圧素子用酸化膜及び前記トンネル酸化膜からなる高電圧用ゲート酸化膜を形成し、前記第２領域には低電圧素子及びセル用前記トンネル酸化膜を形成する、半導体素子の素子分離膜形成方法を提供する。
好ましくは、前記洗浄工程は５０：１〜３００：１の割合でＨ２Ｏによって希釈されたＨＦ水溶液を用いて３０〜１００秒間行うことができる。
好ましくは、前記洗浄工程は、厚さ３０〜７０Åの酸化膜除去のために、５０：１の割合で希釈されたＨＦ水溶液を用いて４０〜６０秒間洗浄を行うことができる。
好ましくは、前記窒化膜ストリップ工程はＢＯＥを用いて５００〜１２００秒間行い、Ｈ３ＰＯ４を用いて約５〜１０分間行うことができる。
好ましくは、前記高電圧素子用酸化膜は、３５０〜７００Åの厚さに形成し、前記窒化膜ストリップ工程によって前記高電圧素子用酸化膜は３００〜４００Å残留させ、前記洗浄工程によって前記高電圧素子酸化膜は２５０〜３５０Å残留させることができる。
好ましくは、前記第１領域の前記マスク酸化膜、前記パッド窒化膜及び前記パッド酸化膜と、前記第２領域の前記マスク酸化膜をエッチングした後、前記第１領域に前記高電圧素子用酸化膜を形成する段階は、前記マスク酸化膜上に、前記第１領域を開放する感光膜パターンを形成する段階と、前記第１領域の前記マスク酸化膜と前記感光膜パターンをエッチングする段階と、前記第２領域の前記マスク酸化膜をエッチングマスクとして前記第１領域の前記パッド窒化膜をエッチングする段階と、前記第１領域のパッド酸化膜と、前記第２領域の前記マスク酸化膜をエッチングする段階と、酸化工程を行って前記第１領域ｎ前記高電圧素子用酸化膜を形成する段階とを含むことができる。
本発明は、高電圧素子領域に高電圧素子用酸化膜を形成した後、低電圧素子及びセル領域のパッド窒化膜ストリップ工程を調節して高電圧素子用酸化膜の高さを低くし、高電圧素子領域と低電圧素子及びセル領域との段差を減らすことができる。
また、低電圧素子及びセル用トンネル酸化膜を形成する前に、洗浄工程を調節して低電圧素子及びセル領域の半導体素子の損傷を最少化するとともに効果的に残留酸化膜を除去することができる。
また、低電圧素子及びセル領域のトンネル酸化膜の膜質を向上させ、高電圧素子領域と、低電圧素子及びセル領域とのゲート絶縁膜の段差を減らして有効フィールド酸化膜の高さ段差を改善することにより素子の特性を向上させることができる。
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を指す。
図３ａ〜図４ｃは本発明に係る半導体素子の製造方法を説明するための断面図である。
図３ａを参照すると、高電圧素子（高電圧用ゲート酸化膜）が形成される第１領域Ａと、低電圧又はフラッシュ素子（セル及び低電圧用トンネル酸化膜）が形成される第２領域Ｂとに定義された半導体基板１０上にパッド酸化膜２０、第１パッド窒化膜３０及びマスク酸化膜４０を順次形成する。
パッド酸化膜２０の形成前、半導体基板１０の洗浄のために、Ｈ２ＯとＨＦの混合割合が５０：１であるＤＨＦ(Dilute HF)とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１(Standard Cleaning-1)とを用いるか、ＮＨ４ＦとＨＦの混合割合が１００：１〜３００：１であるＢＯＥ(Buffered Oxide Etch)とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１とを用いて前処理洗浄工程を行うことができる。
パッド酸化膜２０は、半導体基板１０の表面の結晶欠陥の抑制又は表面処理のために、７５０〜８００℃の温度でドライ及びウェット酸化方式を用いて４０〜７０Åの厚さに形成することが好ましい。
第１パッド窒化膜３０は、ＣＶＤ(Chemical Vapor Deposition)、ＬＰＣＶＤ(Low Pressure CVD)、ＰＥＣＶＤ(Plasma Enhanced CVD)又はＡＰＣＶＤ(Atmospheric Pressure CVD)を用いてパッド酸化膜２０上に１００〜３００Åの厚さに形成することが好ましい。
マスク酸化膜４０は、第１パッド窒化膜３０を用いたマスク作業が容易であるよう、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ又はＡＰＣＶＤ法で５０〜１５０Åの厚さに形成することが好ましい。マスク酸化膜４０は、高温酸化膜(High Temperature Oxide:ＨＴＯ)系列、ＢＰＳＧ(Boron Phosphorus Silicate Glass)系列又はＴＥＯＳ(Tetra Ethyle Ortho Silicate)系列の酸化膜を用いて形成することが好ましい。本実施例では、ＤＣＳー−ＨＴＯ(DiChloroSilane(SiH2Cl2)-HTO)酸化膜を用いることが好ましい。
パッド酸化膜２０の形成前に所定のイオン注入工程を行ってウェル及びしきい値電圧調節のためのイオン層（図示せず）を形成することができる。すなわち、形成される素子のタイプによってＮ型のウェル及びＰ型のウェルを形成することができる。
図３ｂを参照すると、第１領域Ａのマスク酸化膜４０、第１パッド窒化膜３０及びパッド酸化膜２０と、第２領域Ｂのマスク酸化膜４０を除去する。前記第１酸化工程を行って高電圧素子用酸化膜５０を形成する。
前記において、マスク酸化膜４０上に感光膜を塗布した後、第１領域のオープンマスクを用いたフォトリソグラフィ工程を行って第１領域Ａを開放する感光膜パターン（図示せず）を形成することが好ましい。前記感光膜パターンをエッチングマスクとするエッチング工程を行って第１領域Ａのマスク酸化膜４０をエッチングすることが好ましい。前記のエッチング工程は、酸化膜除去のためのウェットエッチングを行うことが好ましい。マスク酸化膜４０のエッチング工程時に第２領域Ｂ上の感光膜パターンも共にエッチングできる。勿論、別途のストリップ工程を行って、第２領域Ｂ上に残留する感光膜パターンを除去することができる。これにより、第１領域Ａは第１パッド窒化膜３０が露出し、第２領域Ｂはマスク酸化膜４０が露出する。
第２領域Ｂに残留するマスク酸化膜４０をエッチングマスクとするエッチング工程を行い、第１領域Ａの第１パッド窒化膜３０を除去することが好ましい。前記のエッチング工程はリン酸Ｈ３ＰＯ４溶液を用いたウェットエッチングを５〜１０分間行うことが好ましい。これにより、第１領域Ａはパッド酸化膜２０が露出し、第２領域Ｂはマスク酸化膜４０が露出する。
第１領域Ａのパッド酸化膜２０を所定のエッチング工程によって除去するが、第２領域Ｂのマスク酸化膜４０も共に除去することが好ましい。パッド酸化膜２０及びマスク酸化膜４０は高電圧素子用酸化膜５０の形成前に洗浄工程によって除去することが好ましい。洗浄工程は、Ｈ２ＯとＨＦの混合割合が５０：１又は１００：１であるＤＨＦとＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１とを用いて行うことが好ましい。洗浄工程は、ＨＦ水溶液を用いて６５〜８５秒間行うことが好ましい。
第１酸化工程を行い、露出した第１領域Ａの半導体基板に高電圧素子用酸化膜を形成することが好ましい。この際、第２領域は、第１パッド窒化膜によって第１酸化工程による影響を受けない。第１酸化工程は７５０〜８５０℃の温度でドライ又はウェット酸化を行って厚さ３５０〜７００Åの酸化膜を形成することが好ましい。また、９００〜９１０℃の温度でＮ２を用いて２０〜３０分間アニーリング工程を行い、高電圧素子用酸化膜５０と半導体基板１０間の界面の欠陥密度を最小化することが効果的である。また、高電圧素子用酸化膜は、半導体基板１０の表面を基準として全体酸化膜の膜厚の５０％が酸化する。すなわち、半導体基板１０が表面を基準として５０：５０程度の割合で酸化する。本実施例では、高電圧素子用酸化膜は、後続のエッチング又はエッチング工程時に除去される酸化膜の厚さを勘案して５５０〜６５０Åの厚さに形成することが最も好ましい。
図３ｃ及び図４ａを参照すると、窒化膜ストリップ工程によって、第２領域Ｂの第１パッド窒化膜３０を除去し、第１領域Ａの高電圧素子用酸化膜５０の一部を除去する。洗浄工程によって、第２領域Ｂに残留するパッド酸化膜２０を除去し、第１領域Ａの高電圧素子用酸化膜５０の一部を除去する。第１領域Ａに形成された高電圧素子用酸化膜５０と第２領域Ｂの半導体基板１０とが同一の高さとなるようにすることが好ましい。
窒化膜ストリップ工程は、第２領域Ｂの第１パッド窒化膜２０を除去し、第１領域Ａの高電圧素子用酸化膜５０が３００〜４００Åの厚さだけ残留するようにエッチングを行うことが好ましい。窒化膜ストリップ工程は、ＢＯＥ（ＨＦとＮＨ４Ｆが１００：１〜３００：１で混合された溶液）を用いて５００〜１２００秒間行い、Ｈ３ＰＯ４を用いて約５〜１０分間行う。さらに好ましくは、ＢＯＥを用いて９００〜１１００秒間行うことが好ましい。これは、５００〜９００秒より短い時間ＢＯＥを用いて工程を行う場合には、第１領域Ａの高電圧素子用酸化膜５０を目標の厚さだけ除去し難く、１１００又は１２００秒以上を行う場合には、第１領域Ａの高電圧素子用酸化膜５０の過度なエッチングが行われる。
窒化膜ストリップ工程は、使用されるケミカルによって工程条件と工程進行時間が様々であるが、本実施例では、１００：１の割合のＢＯＥを用いて１０００秒間行い、Ｈ３ＰＯ４を用いて８分間行って第１パッド窒化膜３０を完全除去し、高電圧素子用酸化膜５０が３５０Å残留するようにすることが最も好ましい。また、第２領域Ｂのパッド酸化膜２０の一部もエッチングできる。すなわち、第２領域Ｂ上に残留するパッド酸化膜２０は２０〜５０Åの厚さとすることが好ましい。
これは、後続の工程によって、第１領域Ａに形成される高電圧素子用ゲート酸化膜の高さを低くすることができる。すなわち、窒化膜ストリップ時に第１領域Ａの酸化膜ロス(Loss)を増加させて第１領域Ａをリセスすることができる。これにより、後続の工程によって形成される素子分離膜（フィールド酸化膜）の高さ差を改善することができるため、フラッシュ素子の特性を向上させることができる。
洗浄工程は、ＨＦ水溶液を用いて行うが、第２領域Ｂに残留するパッド酸化膜２０を完全除去し、露出した半導体基板１０の損傷を最少化することが好ましい。すなわち、第２領域Ｂに残留する３０〜７０Åの酸化膜を完全に除去するための様々な工程条件と工程条件による工程時間を算出して行うことが好ましい。すなわち、使用するケミカルとケミカルの濃度に応じて非常に様々に変化できるためである。
本実施例における洗浄工程は、５０：１〜３００：１の割合でＨ２Ｏで希釈したＨＦ水溶液を用いて３０〜１００秒間行うことが好ましい。これは、前述したように、４０秒より短い時間洗浄を行うと、第２領域Ｂのパッド酸化膜２０を完全に除去することが難しく、１００秒より長い時間洗浄を行うと、第２領域Ｂの半導体基板１０が損傷してしまう。さらに好ましくは、希釈されたＨＦ水溶液を用いて４０〜６０秒間洗浄を行うことが効果的である。５０：１の割合で希釈されたＨＦ水溶液を用いて５０秒間洗浄を行うことが最も好ましい。これは、第２領域Ｂに残留する酸化膜のターゲットを４０Åにして基板の損傷を防止し且つ効果的に第２領域Ｂのパッド酸化膜２０を除去することができるためである。５０：１の割合で希釈されたＨＦ水溶液は、約１秒当たり１Å厚さの酸化膜を除去することができるためである。
上述した洗浄によって、第２領域Ｂに残留するパッド酸化膜２０を完全除去するとともに第１領域Ａの高電圧酸化膜５０の一部も除去して、第１領域Ａに形成された高電圧素子用酸化膜５０と第２領域Ｂの半導体基板１０間の段差を減らすことができる。第１領域Ａに残留する高電圧素子用酸化膜５０の厚さは２５０〜３５０Åとすることが好ましい。第１領域Ａに残留する高電圧素子用酸化膜５０の厚さは３００Åとすることが最も好ましい。
図５は洗浄工程による半導体基板の変化を説明するための写真である。図５を参照すると、ＨＦ水溶液を用いた洗浄工程を１１０秒間行った表面の写真と、３００秒間行った表面の写真である。ＨＦ水溶液を用いた洗浄工程時間が増加するにつれて、シリコン基板のＨ基が多量含有される。すなわち、シリコン間の連結の間にＨが含有されて後続のトンネル酸化膜形成時に一部酸化膜の膜質が低下するという現象が発生する。ところが、本発明は、ＨＦ水溶液を用いた洗浄工程を最適化してこのような現象を最小化することができる。
図４ｂを参照すると、第２酸化工程を行って第１領域Ａ及び第２領域Ｂ上にトンネル酸化膜６０を形成する。これにより、第１領域Ａには高電圧素子用酸化膜５０及びトンネル酸化膜６０からなる高電圧素子用ゲート酸化膜６５が形成され、第２領域Ｂには低電圧素子及びセル用トンネル酸化膜６０が形成される。
第２酸化工程は、７５０〜８５０℃の温度でドライ又はウェット酸化を行って厚さ４０〜１００Åのトンネル酸化膜６０を形成する。これにより、第１領域Ａには３００〜４００Åの高電圧素子用ゲート酸化膜６５を形成し、第２領域Ｂには４０〜１００Åのトンネル酸化膜６０を形成することができる。第２酸化工程によって、第１領域Ａには厚さ３２０〜３７０Åの高電圧素子用ゲート酸化膜６５を形成し、第２領域Ｂには厚さ７０〜９０Åのトンネル酸化膜６０を形成することが好ましい。これは、後続の工程によって形成されるトランジスタの特性に応じて形成されるゲート絶縁膜の厚さが様々であるためである。第２酸化工程後、９００〜９１０℃の温度でＮ２を用いて２０〜３０分間アニーリング工程を行ってトンネル酸化膜６０と半導体基板１０間の界面の欠陥密度を最小化することができる。
図４ｃを参照すると、第１及び第２領域Ａ及びＢ上に第１ポリシリコン膜７０と第２パッド窒化膜８０を順次形成する。第２パッド窒化膜８０、第１ポリシリコン膜７０、高電圧素子用ゲート酸化膜６５、トンネル酸化膜６０及び半導体基板１０をＩＳＯ(Isolation)マスクパターニングによって順次エッチングしてＳＴＩ(Shallow Trench Isolation)構造のトレンチ（図示せず）を形成する。
前記において、高電圧素子用ゲート酸化膜６５及びトンネル酸化膜６０の汚染を防止し、半導体素子のゲート電極の一部として用いるために５００〜５５０℃の温度と０.１〜３ｔｏｒｒの圧力でＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ又はＡＰＣＶＤ方式でＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスを用いて２５０〜５００Åの厚さに非晶質シリコン膜の第１ポリシリコン膜７０を蒸着する。一般的な半導体素子の製造工程で使用する窒化膜蒸着工程を行って第２パッド窒化膜８０を形成する。本実施例ではＬＰＣＶＤ法で厚さ９００〜２０００Åの第２パッド窒化膜８０を形成する。この際、第１領域Ａと第２領域Ｂ間の段差がなくなる。
パターニング工程を行って素子分離膜（図示せず）を形成した後、第２ポリシリコン膜（図示せず）を蒸着する。平坦化工程又はパターニング工程を行って、第１領域Ａには高電圧用ゲート電極を形成し、第２領域Ｂには低電圧用ゲート電極又はフラッシュメモリセル用フローティングゲート電極を形成する。
前記素子分離膜（フィールド酸化膜）はＳＴＩ工程を適用してＳＴＩ構造のトレンチ（図示せず）を半導体基板１０内に形成する。高密度プラズマ(High Density Plasma：ＨＤＰ)酸化膜によってＳＴＩ構造のトレンチを埋め込んだ後、平坦化工程と窒化膜ストリップ工程を行って（第２パッド窒化膜７０除去）第１ポリシリコン膜８０を露出させる。全体構造上に第２ポリシリコン膜を蒸着した後、パターニングまたは平坦化工程を行い、第１及び第２ポリシリコン膜で形成されたゲート電極を形成する。これに限定されず、様々な形の半導体素子を製造するための工程がその順序を異にして適用できる。その後、引き続き素子形成のための工程を行って、第１領域には高電圧素子用ゲート電極及びソース／ドレインを形成し、第２領域にはフラッシュ素子用ゲート電極及びソース／ドレインを形成する。
図６は本発明の工程によるトンネル酸化膜のＣＣＳＴ特性結果を示すグラフである。図６を参照すると、従来の工程によるトンネル酸化膜は、その分布が広い特性を示すうえ、トンネル酸化膜にダメージを与えてから崩壊するまでの時間が非常に短い（図６のＯＬＤ参照）。これに反し、本願発明によるトンネル酸化膜は、その分布が狭い特性を示す。すなわち、これは上部から下部まで崩壊する時間の変化が一定であることが分る（図６のＮＥＷ参照）。また、トンネル酸化膜にダメージを与えてから崩壊するまでの時間が非常に長い。従来の工程による崩壊時間は約０.１〜１００秒であるが、本発明による崩壊時間は１００〜４００秒である。
１０ 半導体基板
２０ パッド酸化膜
３０、８０ パッド窒化膜
４０ マスク酸化膜
５０ 高電圧素子用酸化膜
６０ トンネル酸化膜
６５ 高電圧素子用ゲート酸化膜
７０ ポリシリコン膜
２０ パッド酸化膜
３０、８０ パッド窒化膜
４０ マスク酸化膜
５０ 高電圧素子用酸化膜
６０ トンネル酸化膜
６５ 高電圧素子用ゲート酸化膜
７０ ポリシリコン膜
Claims (5)
- 高電圧素子が形成される第１領域と低電圧素子又はフラッシュメモリセルが形成される第２領域とに定義された半導体基板上にパッド酸化膜、パッド窒化膜及びマスク酸化膜を順次形成する段階と、
前記第１領域の前記マスク酸化膜、前記パッド窒化膜及び前記パッド酸化膜と、前記第２領域の前記マスク酸化膜をエッチングした後、前記第１領域に高電圧素子用酸化膜を形成する段階と、
窒化膜ストリップ工程によって、前記第２領域に残留する前記パッド窒化膜を除去し、前記第１領域の前記高電圧素子用酸化膜の一部を除去する段階と、
洗浄工程によって、前記第２領域に残留する前記パッド酸化膜を除去し、前記第１領域の前記高電圧素子用酸化膜の一部を除去する段階と、
全体構造上にトンネル酸化膜を形成する段階とを含むが、
前記第１領域には前記高電圧素子用酸化膜及び前記トンネル酸化膜からなる高電圧用ゲート酸化膜を形成し、前記第２領域には低電圧素子及びセル用前記トンネル酸化膜を形成する半導体素子の素子分離膜形成方法。 - 前記洗浄工程は５０：１〜３００：１の割合でＨ２Ｏによって希釈されたＨＦ水溶液を用いて３０〜１００秒間行う請求項１記載の半導体素子の素子分離膜形成方法。
- 前記窒化膜ストリップ工程は、ＢＯＥを用いて５００〜１２００秒間行い、Ｈ３ＰＯ４を用いて約５〜１０分間行う請求項１記載の半導体素子の製造方法。
- 前記高電圧素子用酸化膜は、３５０〜７００Åの厚さに形成し、前記窒化膜ストリップ工程によって前記高電圧素子用酸化膜は３００〜４００Å残留させ、前記洗浄工程によって前記高電圧素子用酸化膜は２５０〜３５０Å残留させる請求項１記載の半導体素子の製造方法。
- 前記第１領域の前記マスク酸化膜、前記パッド窒化膜及び前記パッド酸化膜と、前記第２領域の前記マスク酸化膜をエッチングした後、前記第１領域に前記高電圧素子用酸化膜を形成する段階は、
前記マスク酸化膜上に、前記第１領域を開放する感光膜パターンを形成する段階と、
前記第１領域の前記マスク酸化膜と前記感光膜パターンをエッチングする段階と、
前記第２領域の前記マスク酸化膜をエッチングマスクとして前記第１領域の前記パッド窒化膜をエッチングする段階と、
前記第１領域のパッド酸化膜と前記第２領域の前記マスク酸化膜をエッチングする段階と、
酸化工程を行って前記第１領域に前記高電圧素子用酸化膜を形成する段階とを含む請求項１記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0001656A KR100533772B1 (ko) | 2004-01-09 | 2004-01-09 | 반도체 소자의 제조 방법 |
| KR2004-1656 | 2004-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005197652A true JP2005197652A (ja) | 2005-07-21 |
| JP4843205B2 JP4843205B2 (ja) | 2011-12-21 |
Family
ID=34738016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004235142A Expired - Fee Related JP4843205B2 (ja) | 2004-01-09 | 2004-08-12 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7067389B2 (ja) |
| JP (1) | JP4843205B2 (ja) |
| KR (1) | KR100533772B1 (ja) |
| TW (1) | TWI256108B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8288232B2 (en) | 2009-02-09 | 2012-10-16 | Renesas Electronics Corporation | Manufacturing method of semiconductor device and semiconductor device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100676599B1 (ko) * | 2005-02-28 | 2007-01-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100647001B1 (ko) * | 2005-03-09 | 2006-11-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 |
| JP2007180482A (ja) * | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US20070281403A1 (en) * | 2006-06-01 | 2007-12-06 | Mon-Chin Tsai | Method of enhancing gate lithography performance by polysilicon chemical-mechanical polishing |
| KR100849362B1 (ko) * | 2006-07-12 | 2008-07-29 | 동부일렉트로닉스 주식회사 | 플래시 메모리 및 그 제조 방법 |
| US20080237740A1 (en) * | 2007-03-29 | 2008-10-02 | United Microelectronics Corp. | Semiconductor device and the manufacturing method thereof |
| TWI818928B (zh) * | 2018-11-02 | 2023-10-21 | 聯華電子股份有限公司 | 一種製作半導體元件的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176924A (ja) * | 1997-12-05 | 1999-07-02 | Samsung Electron Co Ltd | 半導体装置のトレンチ素子分離方法 |
| JP2001196464A (ja) * | 2000-01-17 | 2001-07-19 | Nec Corp | 半導体装置とその製造方法 |
| JP2002246480A (ja) * | 2001-02-12 | 2002-08-30 | Samsung Electronics Co Ltd | 半導体素子の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100350055B1 (ko) * | 1999-12-24 | 2002-08-24 | 삼성전자 주식회사 | 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법 |
| US6465306B1 (en) * | 2000-11-28 | 2002-10-15 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
-
2004
- 2004-01-09 KR KR10-2004-0001656A patent/KR100533772B1/ko not_active IP Right Cessation
- 2004-07-08 US US10/887,258 patent/US7067389B2/en not_active Expired - Lifetime
- 2004-07-15 TW TW093121152A patent/TWI256108B/zh not_active IP Right Cessation
- 2004-08-12 JP JP2004235142A patent/JP4843205B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176924A (ja) * | 1997-12-05 | 1999-07-02 | Samsung Electron Co Ltd | 半導体装置のトレンチ素子分離方法 |
| JP2001196464A (ja) * | 2000-01-17 | 2001-07-19 | Nec Corp | 半導体装置とその製造方法 |
| JP2002246480A (ja) * | 2001-02-12 | 2002-08-30 | Samsung Electronics Co Ltd | 半導体素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8288232B2 (en) | 2009-02-09 | 2012-10-16 | Renesas Electronics Corporation | Manufacturing method of semiconductor device and semiconductor device |
| US8372718B2 (en) | 2009-02-09 | 2013-02-12 | Renesas Electronics Corporation | Manufacturing method of semiconductor device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050153520A1 (en) | 2005-07-14 |
| KR20050073301A (ko) | 2005-07-13 |
| US7067389B2 (en) | 2006-06-27 |
| KR100533772B1 (ko) | 2005-12-06 |
| TW200524091A (en) | 2005-07-16 |
| TWI256108B (en) | 2006-06-01 |
| JP4843205B2 (ja) | 2011-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4633554B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US7037785B2 (en) | Method of manufacturing flash memory device | |
| US6723617B1 (en) | Method of manufacturing a semiconductor device | |
| US20080020544A1 (en) | Method for Forming Wall Oxide Layer and Isolation Layer in Flash Memory Device | |
| US6964913B2 (en) | Method for forming floating gate in flash memory device | |
| CN100373552C (zh) | 非易失性存储装置中形成栅电极的方法 | |
| JP2004179624A (ja) | 半導体素子の製造方法 | |
| JP4843205B2 (ja) | 半導体素子の製造方法 | |
| KR100875067B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| JP4992012B2 (ja) | フラッシュメモリ素子の製造方法 | |
| KR100673224B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100482760B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US7192883B2 (en) | Method of manufacturing semiconductor device | |
| KR100500943B1 (ko) | 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법 | |
| KR100466188B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 제조방법 | |
| KR20060115136A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100557533B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100657787B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100870303B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20060077777A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR20070068652A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20060113263A (ko) | 리세스게이트를 구비한 반도체장치의 제조 방법 | |
| KR20090080284A (ko) | 반도체 소자의 트렌치 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060925 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090825 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091216 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100104 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110829 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |