KR20060077777A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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KR20060077777A
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김규현
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Abstract

본 발명은 피모스 영역만을 노광하여 노출시킨 상태에서 습식 세정 방법으로 질화막 라이너를 선택적으로 제거함으로써 질화막 적용시 발생하는 물리적 열적 스트레스에 의해 발생된 열산화막(SiO2)/질화막(Si3N4) 라이너 계면 준위에 트랩되는 전자에 의한 전기적 특성 변화에 따른 피모스의 특성 열화를 방지할 수 있는 반도체 소자의 낮은 트렌치 절연막(Shallow Trench Isolation:STI) 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 트렌치 형성 방법은 반도체 기판상에 패드 산화막과 패드 질화막을 증착하고 감광막 도포 및 건식각 공정으로 트렌치를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 1과정; 상기 트렌치 형성 후 열 산화 공정으로 열산화막(wall oxide)을 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 2과정; 상기 열산화막이 형성된 결과물 상에 퍼니스 공정 조건에서 질화막 라이너를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 증착하는 제 3과정; 상기 질화막 라이너가 형성된 결과물 상에 퍼니스 공정으로 열산화 라이너막을 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 4과정; 피모스영역의 질화막 라이너를 식각해내기 위하여 포토레지스트를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 도포하고, 피모스 영역만 노광하여 피모스 영역의 감광막만을 제거하는 제 5과정; 피모스 영역에서 질화막 라이너 상부의 산화막 라이너 를 제거하기 위하여, 습식 세정방법으로 BOE를 이용하여 산화막 라이너를 식각하며, SPM 세정 용액에서 셀 및 엔모스 영역의 포토레지스트를 습식 스트립으로 제거하는 제 6과정; 피모스 영역의 질화막 라이너를 제거하기 위하여 고온의 인산용액에서 세정하여 피모스 영역의 질화막 라이너를 식각하는 제 7과정; 및 트렌치 격리 물질인 HDP 산화막을 증착하는 STI를 형성하는 제 8과정;으로 이루어지며 이에 의해 셀 및 엔모스 영역은 질화막 라이너를 적용하고, 피모스 영역은 질화막 라이너를 적용하지 않은 것을 특징으로 한다.
트렌치, 질화막, 산화막, SPM, STI

Description

반도체 소자의 트렌치 형성 방법{Method For Forming Trench For Semiconductor Device}
도 1은 피모스 HEIP의 발생과정을 나타낸 도면이다.
도 2는 질화막 라이너 적용시와 적용하지 않은 경우의 피모스 스트레스를 가하기 전후의 스트레스와 드레인 전류와의 관계를 나타내는 그래프이다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 형성 과정을 순차적으로 나타낸 공정 순서도이다.
도 4는 피모스 영역만을 노광한 후의 전자현미경 사진이다.
도 5는 인산용액을 이용하여 피모스 영역의 질화막 라이너를 식각한 후의 사진으로서, 도 5a는 피모스 영역의 평면사진이며, 도 5b는 피모스 영역의 단면을 투과전자현미경(TEM)을 이용하여 촬영한 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 열산화막
18 : 질화막 20 : 열산화막 라이너
22 : 포토레지스트
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 보다 상세하게는 열산화막 및 질화막 라이너를 채택하는 트렌치 구조에 있어서 피모스 영역만을 노광하여 노출시킨 상태에서 습식 세정 방법으로 질화막 라이너를 선택적으로 제거함으로써 질화막 적용시 발생하는 물리적 열적 스트레스에 의해 발생된 열산화막(SiO2)/질화막(Si3N4) 라이너 계면 준위에 트랩되는 전자에 의한 전기적 특성 변화에 따른 피모스의 특성 열화를 방지할 수 있는 반도체 소자의 낮은 트렌치 절연막(Shallow Trench Isolation:STI) 형성 방법에 관한 것이다.
종래의 열산화막 및 질화막 라이너를 채택하는 반도체 소자의 트렌치 구조에는 여러 가지 문제가 있다.
먼저, 트렌치 식각에 따라 반도체 기판에 손상이 가해지는 문제점이 있고, 후속 산화공정에 따라 트렌치 측벽의 반도체 기판이 산화되는 문제점이 있고, 이에 따른 물리적 열적 스트레스에 의해 발생된 열산화막(SiO2)/질화막(Si3N4) 라이너 계면 준위에 트랩되는 전자에 의한 전기적 특성의 변화로 피모스(PMOS)의 특성이 열화되는 문제점이 있다.
한편, 반도체 소자를 격리하는 기술로는, 종래에는 국부적 실리콘 산화(local oxidation of silcon, 이하 'LOCOS'라 한다)방법이 사용되었다. 전형적 인 LOCOS구조는 패턴화된 실리콘 질화막과 패드 산화막(상기 실리콘 질화막에 의한 스트레스를 완화시키기 위해 사용된다)을 사용하여 하부의 활성영역을 마스크하여 격리 영역에 이온 주입을 하고, 그후 두꺼운 필드 산화막을 국부적으로 형성함으로써 구현된다. 상술한 LOCOS구조에서는 그 구현 과정에 따라 몇 가지 근본적인 문제점이 발생된다. 즉, 상기 실리콘 질화막 마스크 하부의 실리콘이 측면방향으로 산화하며 이에 따라 필드 산화막의 에지(edge)부분이 새의 부리 형상을 갖게 하며(소위 bird's beak), 채널 정지 도펀트(channel stop dopants)의 측면 확산은 상기 도펀트가 상기 활성 소자 영역을 잠식하게 하며, 그 결과 소정의 채널의 폭보다 좁은 물리적 채널(physical channel)을 형성하게 한다. 상기한 문제점들로 인해 감소된 채널 부분은 초고집적 반도체(VLSI)를 제조할 경우에 있어서, 더욱 더 상황을 어렵게 만드는 문제점이 있다. 즉, 문턱 전압(threshold voltage)을 증가시키고, 전류 구동 능력(current driving capability)을 감소시키는 문제점이 있다.
따라서 최근 들어, 트렌치 식각 후 트렌치 내벽에 열산화막을 형성하고 질화막 라이너를 형성하고 있다. 열산화막 형성 공정은 실리콘을 산화시켜 이산화 실리콘(SiO2)을 형성하는 공정으로서, 트렌치 식각에 따른 기판 손상을 치유하기 위해 진행한다. 질화막 라이너가 형성될 경우, 질화막 라이너 및 열산화막 계면에 발생되는 결함 또는 이들 막질 자체가 가질 수 있는 결함으로 인해 트랜지스터 동작시 전계(스트레스)가 인가될 때, 계면 또는 막질 결함으로 인한 전하를 띤 입자, 이를 테면, 음전하가(불순물질:impurity material) 질화막 라이너로 인해 트렌치 외부로 확산되어 빠져나가지 못하고 열산화막과 질화막 라이너 계면에 트래핑(trapping)된 다.
특히, 트렌치 측벽에 트랩된 음이온은 기판에 전기장을 인가하는 효과를 주어 문턱전압을 낮추게 되고 이로 인한 누설 전류가 커져서 불량을 유발하게 되는 문제점이 있다. 이러한 것을 피모스 HEIP(Hot Electron Induced Punchthrough)라 한다.
피모스 HEIP의 원인은 음이온이 트렌치 측벽의 열산화막과 질화막 라이너 계면에 트랩되고 이로 인해 기판에 홀(hole)이 유기(generation)되기 때문이다. 도 1은 피모스 HEIP의 발생과정을 나타낸 도면이다. 도 1을 참조하면, 피모스 HEIP는 게이트 산화막(gate oxide)이나 실리콘 측벽에 주입되면서 주입된 전자에 의해 피모스의 채널이 반전(inversion)되면서 유효 채널 길이가 짧아지는 현상으로 라이너 질화막(Liner Nitride)을 사용하는 STI구조에서는 측면 산화막이나 라이너 질화막의 계면이 트랩 센터로 작용하여 트랜지스터 저하(degradation)는 심하게 나타난다.
도 2는 질화막 라이너 적용시와 적용하지 않은 경우의 피모스 스트레스를 가하기 전후의 스트레스와 드레인 전류와의 관계를 나타내는 그래프이다. 도 2를 참조하면, 수평축은 2000초 동안 가해진 스트레스이고(V: 볼트), 수직축은 스트레스 직후의 게이트, 소스, 웰(well)이 0 볼트, 그리고 드레인을 2.5V로 인가한 상태에서 드레인 전류(A:암페어)이다. 스트레스에 대해서 오프 전류 측정 결과 질화막 사용시 오프 전류가 약 3 order 증가하는 것을 알 수 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 열산화막 및 질화막 라이너를 채택하는 트렌치 구조에 있어서 피모스 영역만을 노광하여 노출시킨 상태에서 습식 세정 방법으로 질화막 라이너를 선택적으로 제거함으로써 질화막 적용시 발생하는 물리적 열적 스트레스에 의해 발생된 열산화막(SiO2)/질화막(Si3N4) 라이너 계면 준위에 트랩되는 전자에 의한 전기적 특성 변화에 따른 피모스의 특성 열화를 방지할 수 있는 반도체 소자의 트렌치 형성 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위헤 본 발명은 반도체 기판 상에 패드 산화막과 패드 질화막을 증착하고 감광막 도포 및 건식각 공정으로 트렌치를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 1과정; 상기 트렌치 형성 후 열 산화 공정으로 열산화막(wall oxide)을 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 2과정; 상기 열산화막이 형성된 결과물 상에 퍼니스 공정 조건에서 질화막 라이너를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 증착하는 제 3과정; 상기 질화막 라이너가 형성된 결과물 상에 퍼니스 공정으로 열산화 라이너막을 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 4과정; 피모스영역의 질화막 라이너를 식각해내기 위하여 포토레지스트를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 도포하고, 피모스 영역만 노광하여 피모스 영역의 감광 막만을 제거하는 제 5과정; 피모스 영역에서 질화막 라이너 상부의 산화막 라이너를 제거하기 위하여, 습식 세정방법으로 BOE를 이용하여 산화막 라이너를 식각하며, SPM 세정 용액에서 셀 및 엔모스 영역의 포토레지스트를 습식 스트립으로 제거하는 제 6과정; 피모스 영역의 질화막 라이너를 제거하기 위하여 고온의 인산용액에서 세정하여 피모스 영역의 질화막 라이너를 식각하는 제 7과정; 및 트렌치 격리 물질인 HDP 산화막을 증착하는 STI를 형성하는 제 8과정;으로 이루어지며 이에 의해 셀 및 엔모스 영역은 질화막 라이너를 적용하고, 피모스 영역은 질화막 라이너를 적용하지 않은 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법을 제공한다.
여기서, 상기 제 6과정에서, 습식 세정 방법에서 BOE는 HF:NH4F=0.06%:17%로 혼합된 용액을 사용하고, SPM은 H2SO4:H2O2=4:1로 혼합된 용액을 사용하는 것을 특징으로 한다.
또한, 상기 제 4과정에서, 라이너 산화막 증착 시, 상기 제 7과정에서, 피모스 영역의 질화막 라이너를 식각할 때 셀 및 엔모스 영역의 질화막 라이너 상부의 라이너 산화막이 식각되는 양을 보상하여 증착하는 것이 바람직하다.
또한, 상기 제 6과정과 제 7과정은 in-situ 또는 ex-situ로 진행하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자 가 용이하게 실시할 수 있도록 상세히 설명한다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 형성 과정을 순차적으로 나타낸 공정 순서도이다.
이에 도시한 바와 같이, 질화막 라이너 적용에 의한 피모스 HEIP를 개선하기 위해서는 피모스 영역은 질화막 라이너를 적용하지 않고, 메인 셀이나 엔모스 영역은 질화막 라이너를 적용하는 공정을 적용하면 질화막 라이너 적용에 의한 피모스 HEIP를 개선할 수 있다.
이러한 목적을 달성하기 위하여 먼저 도 3a에 도시한 바와 같이, 그의 상면 상에 패드 산화막(12) 50Å과 패드 질화막(14) 600Å을 증착하고 감광막 도포 및 건식각 공정으로 실리콘 기판(10)에 트렌치를 형성한다. 이때 상기 트렌치는 셀 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역에 모두 형성된다.
또한, 도 3b에 도시한 바와 같이, 트렌치 형성후 열 산화 공정으로 제 1 열산화막(wall oxide)(16)을 형성하며, 상기 제 1 열산화막(16)은 트렌치 내벽, 즉 트렌치 바닥 및 측벽상에 형성되고, 상기 패드 질화막(14) 표면에도 아주 얇은 층으로 산화막이 형성된다.
이러한 열 산화 공정으로 트렌치 식각 공정에서의 식각 손상을 치유하는 역할을 한다. 이때 상기 제 1 열산화막(16)은 셀 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역에 모두 형성된다.
상기 제 1 열산화막(16)은 상기 트렌치 형성후 900℃, O2조건에서 열 산화 공정으로 80Å형성된다.
또한, 도 3c에 도시한 바와 같이, 상기 제 1 열산화막(16)이 형성된 결과물 상에 650℃에서 N2, DCS, NH3 가스를 이용하여 퍼니스(furnace) 공정 조건에서 질화막 라이너(18) 50Å을 증착한다. 이 질화막 라이너(18)는 트렌치 내벽 산화를 방지하고 트렌치 내벽에 가해지는 스트레스를 완화시키는 버퍼층으로 작용한다. 이때 상기 질화막 라이너(18)는 셀 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역에 모두 형성된다.
또한, 도 3d에 도시한 바와 같이, 상기 질화막 라이너 형성 결과물에 다시 830℃에서 DCS와 N2O 가스를 이용하여 퍼니스(furnace) 공정으로 제 2 열산화 라이너막(20) 100Å을 형성한다. 상기 질화막 라이너 상부의 제 2 열산화막(20)은 후속 HDP(High Density Plasma) 산화막 증착시의 질화막 산화를 방지하는 역할을 한다. 이때 상기 제 2 열산화막(20)은 셀 영역, 엔모스(NMOS) 영역 및 피모스(PMOS) 영역에 모두 형성된다.
또한, 도 3e에 도시한 바와 같이, 상기 피모스의 질화막 라이너를 식각해내기 위하여 포토레지스트(photoresist:PR)(22)를 도포하고, 피모스 영역만 노광하여 피모스 영역의 감광막을 제거한다(이때의 사진이 도 4에 도시된다).
또한, 도 3f에 도시한 바와 같이, 상기 피모스 영역에서 질화막 라이너 상부의 산화막 라이너를 제거하기 위하여, 습식 세정 방법으로 BOE(Buffered Oxide Etchant: HF:NH4F=0.06%:17%)를 이용하여 120초 동안 산화막 라이너(20)를 식각하며, 이 공정에서 라이너 산화막(20)은 BOE세정용액에서 초당 1.5Å이 식각되므로 라이너 산화막(20)의 증착 두께 100Å에 대하여 약 80% 오버에치 되는 식각이다.
BOE에서 피모스 영역의 라이너 산화막(20)을 식각한 후 SPM(Sulfuric Acid-Hydrogenperoxide Mixture: H2SO4:H2O2=4:1, 120℃의 조건) 세정용액에서 셀 및 엔모스 영역의 포토레지스트(22)를 습식 PR 스트립으로 제거한다. 상기 BOE를 이용한 피모스 영역의 라이너 산화막(20) 제거 및 SPM을 이용한 셀과 엔모스 영역의 PR(22) 스트립 세정 공정은 연속된 세정 공정, 즉, BOE 120초 세정후 SPM 10분 세정의 연속된 공정으로 순차적으로 진행한다.
특히, 본 발명에 따른 세정 공정에서 BOE는 감광막이 도포된 영역은 식각하지 않으면서 피모스 영역의 열산화막(20)만을 선택적으로 식각한 후 셀 및 엔모스 영역의 감광막은 SPM 세정용액에서 세정하여 제거 한다. 결국 셀 및 엔모스 영역은 산화막 라이너가 노출되고, 피모스 영역은 질화막 라이너가 노출된다.
또한, 도 3g에 도시한 바와 같이, 피모스 영역의 질화막 라이너(18)를 식각하기 위하여 고온(∼160℃)의 인산(H3PO4) 용액에서 2분간 세정하여 피모스 영역의 질화막 라이너(18)를 식각한다. 이때, 도 3f와 3g에 해당하는 과정은 in-situ 또는 ex-situ 중 어느 것으로 진행해도 상관 없다.
보다 상세하게, 상기 인산 용액에서의 질화막 라이너(18)의 식각량은 48Å/min 으로서 질화막 라이너(18)의 증착 두께 50Å에 대하여 약 92% 오버 에치되는 식각이다. 여기서, 인산 용액을 이용한 피모스 영역의 질화막 라이너(18)를 식각시 셀 및 엔모스영역의 질화막 라이너(18) 상부의 라이너 산화막(20)은 인산 용액에서 분당 17Å이 식각되며, 최종적으로 남아 있는 라이너 산화막(20)은 66Å 정도이다.
상기 고온의 인산 용액에서 피모스 영역의 질화막 라이너(18)를 식각하는 동안 셀 및 엔모스 영역은 질화막 라이너(18) 상부의 산화막 라이너(20)가 인산 용액에서 질화막 라이너(18)의 식각 장벽(barrier)으로 작용하여 셀 및 엔모스 영역의 질화막(18)은 식각되지 않는다. 결국 셀 및 엔모스 영역의 트렌치 측벽은 질화막 상부에 산화막 라이너 층이 존재하게 되고 피모스의 트렌치 내부는 열산화막(16)만이 존재하게 된다.
도 5는 인산용액을 이용하여 피모스 영역의 질화막 라이너를 식각 한 후의 사진이다. 도 5a는 피모스 영역의 평면 사진이고, 도 5b는 피모스 영역의 TEM 사진으로 피모스 영역은 질화막 라이너가 제거되고 트렌치 측벽의 열산화막(wall oxide)이 존재함을 확인 할 수 있다.
한편, 상기 도 3g 이후에는 도 3h에 도시한 바와 같이, 트렌치 격리 물질인 HDP 산화막(30)이 셀, 엔모스 및 피모스 영역상에 증착된다. 그리고(이하 도시하지 않음) 후속의 공정으로 상기 패드 질화막을 식각 정지층으로 하여 상기 트렌치 격리 물질에 대해 평탄화 공정, 예를 들면 물리적화학적 연마 공정(CMP)을 진행한다.
이후 통상적인 공정으로 패드 질화막과 패드 산화막을 제거하는 공정이 진행되어 트렌치 격리를 완성하고 이온 주입 공정을 진행한다.
이상의 공정을 순차적으로 진행하여 피모스 영역은 질화막 라이너를 적용하지 않으면서, 그 외의 셀 및 엔모스 영역은 질화막 라이너를 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 형성방법에 의하면, STI 형성 공정에서의 질화막 라이너를 사용함에 따른 피모스 HEIP를 개선하기 위하여 피모스 영역만을 선택적으로 라이너 질화막을 제거함으로써 핫 캐리어(hot carrier)에 의한 피모스 HEIP 저하를 개선함으로서 소자의 동작 특성을 개선할 수 있다.
또한, 도 6 및 도 7은 본 발명에 의한 피모스 영역의 질화막 라이너 제거시와 제거하지 않은 경우의 피모스 HEIP를 비교한 것으로, 도 6은 피모스 질화막 제거시의 스트레스 전,후의 피모스 문턱 전압 차이 개선을 나타내고, 도 7은 0.19um 피모스 트랜지스터의 스트레스에 따른 문턱 전압 차이를 나타낸다. 0.19um 피모스 트랜지스터 기준으로 본 발명을 적용시 △Vt는 150mV이상 개선됨을 알 수 있다.

Claims (5)

  1. 반도체 기판 상에 패드 산화막과 패드 질화막을 증착하고 감광막 도포 및 건식각 공정으로 트렌치를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 형성하는 제 1과정;
    상기 트렌치 형성 후 열 산화 공정으로 열산화막(wall oxide)을 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판 상의 영역에 형성하는 제 2과정;
    상기 열산화막이 형성된 결과물 상에 퍼니스 공정 조건에서 질화막 라이너를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판 상의 영역에 증착하는 제 3과정;
    상기 질화막 라이너가 형성된 결과물 상에 퍼니스 공정으로 열산화 라이너막을 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판 상의 영역에 형성하는 제 4과정;
    피모스영역의 질화막 라이너를 식각해내기 위하여 포토레지스트를 셀, 엔모스 및 피모스 영역을 포함하는 반도체 기판상의 영역에 도포하고, 피모스 영역만 노광하여 피모스 영역의 감광막만을 제거하는 제 5과정;
    피모스 영역에서 질화막 라이너 상부의 산화막 라이너를 제거하기 위하여, 습식 세정방법으로 BOE(Buffered Oxide Etchant)를 이용하여 산화막 라이너를 식각하며, SPM(Sulfuric Acid-Hydrogenperoxide Mixture) 세정 용액에서 셀 및 엔모스 영역의 포토레지스트를 습식 스트립으로 제거하는 제 6과정;
    피모스 영역의 질화막 라이너를 제거하기 위하여 고온의 인산용액에서 세정하여 피모스 영역의 질화막 라이너를 식각하는 제 7과정; 및
    트렌치 격리 물질인 HDP(High Density Plasma) 산화막을 증착하는 STI(Shallow Trench Isolation)를 형성하는 제 8과정;으로 이루어지며 이에 의해 셀 및 엔모스 영역은 질화막 라이너를 적용하고, 피모스 영역은 질화막 라이너를 적용하지 않은 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1항에 있어서,
    상기 제 6과정에서, 습식 세정 방법에서 BOE는 HF:NH4F=0.06%:17%로 혼합된 용액을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  3. 제 1항에 있어서,
    상기 제 6과정에서, 습식 세정 방법에서 SPM은 H2SO4:H2O2=4:1로 혼합된 용액을 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  4. 제 1항에 있어서,
    상기 제 4과정에서, 라이너 산화막 증착 시, 상기 제 7과정에서, 피모스 영역의 질화막 라이너를 식각할 때 셀 및 엔모스 영역의 질화막 라이너 상부의 라이너 산화막이 식각되는 양을 보상하여 증착하는 반도체 소자의 트렌치 형성 방법.
  5. 제 1항에 있어서,
    상기 제 6과정과 제 7과정은 in-situ 또는 ex-situ로 진행하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
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