JP2002246480A - 半導体素子の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 STI(Shallow Trench Isolation)構造にデュ
アルゲート酸化膜(dual gate oxide)工程を適用しても
トランジスタの動作特性低下とゲート酸化膜の信頼性低
下を発生させない半導体素子の製造方法を提供するこ
と。 【解決手段】 第１及び第２アクティブ領域Ｉ、II上に
窒化膜106とCVD酸化膜108を順次積層した後、写真食刻
工程によりパターニングされた前記CVD酸化膜（第１ア
クティブ領域Ｉ側に残されたCVD酸化膜をさす）108をマ
スクとして第２アクティブ領域（HV領域）IIの基板表面
を先ず露出させ、この部分のみに選択的に第１熱酸化膜
112（厚いゲート酸化膜）を形成する。その後、第１ア
クティブ領域(LV領域)Iの表面を露出させ、その表面露
出部に第２熱酸化膜（薄いゲート酸化膜）を形成する。
アルゲート酸化膜(dual gate oxide)工程を適用しても
トランジスタの動作特性低下とゲート酸化膜の信頼性低
下を発生させない半導体素子の製造方法を提供するこ
と。 【解決手段】 第１及び第２アクティブ領域Ｉ、II上に
窒化膜106とCVD酸化膜108を順次積層した後、写真食刻
工程によりパターニングされた前記CVD酸化膜（第１ア
クティブ領域Ｉ側に残されたCVD酸化膜をさす）108をマ
スクとして第２アクティブ領域（HV領域）IIの基板表面
を先ず露出させ、この部分のみに選択的に第１熱酸化膜
112（厚いゲート酸化膜）を形成する。その後、第１ア
クティブ領域(LV領域)Iの表面を露出させ、その表面露
出部に第２熱酸化膜（薄いゲート酸化膜）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、STI(Shallow Tren
ch Isolation)構造にデュアルゲート酸化膜(dualgate o
xide)工程を適用してもトランジスタの動作特性低下と
ゲート酸化膜の信頼性低下を発生させない半導体素子の
製造方法に関する。
ch Isolation)構造にデュアルゲート酸化膜(dualgate o
xide)工程を適用してもトランジスタの動作特性低下と
ゲート酸化膜の信頼性低下を発生させない半導体素子の
製造方法に関する。
【０００２】
【従来の技術】LDI(LCD Driver IC)製品のような電力素
子製品は、素子駆動の際にロジック回路駆動のためのロ
ー電圧（Low Voltage：以下‘LV’と称する）動作とLCD
駆動のためのハイ電圧（High Voltage：以下‘HV’と称
する）動作の両方を必要とするので、ゲート酸化膜をデ
ュアルゲート構造にしなければならず、しかも微細線幅
の趨勢に従いTI(Trench Isolation)工程の採用が必要と
されてきた。
子製品は、素子駆動の際にロジック回路駆動のためのロ
ー電圧（Low Voltage：以下‘LV’と称する）動作とLCD
駆動のためのハイ電圧（High Voltage：以下‘HV’と称
する）動作の両方を必要とするので、ゲート酸化膜をデ
ュアルゲート構造にしなければならず、しかも微細線幅
の趨勢に従いTI(Trench Isolation)工程の採用が必要と
されてきた。
【０００３】しかし、TI工程の結果から形成されたSTI
構造にデュアルゲート酸化膜製造工程をそのまま適用す
ると、HV用デュアルゲート酸化膜を形成するときにLV領
域のSTIリセス（くぼみ）が過度に発生して素子特性に
致命的な損傷を与える。
構造にデュアルゲート酸化膜製造工程をそのまま適用す
ると、HV用デュアルゲート酸化膜を形成するときにLV領
域のSTIリセス（くぼみ）が過度に発生して素子特性に
致命的な損傷を与える。
【０００４】これは、STI構造のギャップフィル(gap fi
ll)に用いられる膜質がUSG及びHDPのようなCVD酸化膜で
あるのに対して、デュアルゲート酸化膜としては熱酸化
膜材質の膜質が用いられ、熱酸化膜を用いてデュアルゲ
ート酸化膜を形成するとき熱酸化膜とCVD酸化膜間の湿
式食刻率(wet etch rate)の差によりアクティブ領域と
フィールド領域の境界面で甚だしくデント(dent：凹み)
が発生するのに起因する。
ll)に用いられる膜質がUSG及びHDPのようなCVD酸化膜で
あるのに対して、デュアルゲート酸化膜としては熱酸化
膜材質の膜質が用いられ、熱酸化膜を用いてデュアルゲ
ート酸化膜を形成するとき熱酸化膜とCVD酸化膜間の湿
式食刻率(wet etch rate)の差によりアクティブ領域と
フィールド領域の境界面で甚だしくデント(dent：凹み)
が発生するのに起因する。
【０００５】これを図４および図５に提示した従来のデ
ュアルゲート酸化膜製造工程を示した工程順序図を用い
て詳しく説明する。ここでは便宜上工程を３段階に区分
して説明する。
ュアルゲート酸化膜製造工程を示した工程順序図を用い
て詳しく説明する。ここでは便宜上工程を３段階に区分
して説明する。
【０００６】前記図において符号Ｉは第１アクティブ領
域として薄いゲート酸化膜の形成されるLV領域を示し、
符号IIは第２アクティブ領域として厚いゲート酸化膜の
形成されるHV領域を示す。
域として薄いゲート酸化膜の形成されるLV領域を示し、
符号IIは第２アクティブ領域として厚いゲート酸化膜の
形成されるHV領域を示す。
【０００７】第１段階として、図４（ａ）に示すよう
に、フィールド領域を限定するフォトレジストパターン
をマスクとしてシリコン基板10を所定厚さだけ選択食刻
して基板10内のフィールド領域にトレンチtを形成し、
このトレンチt内部が充分に充填されるように前記結果
物上にUSGまたはHDP材質のCVD酸化膜を形成した後、第
１及び第２アクティブ領域Ｉ、IIの基板10表面が露出さ
れるようにこれをCMP処理してトレンチt内部を埋め立て
るSTI12を形成する。次いで、基板10上のアクティブ領
域Ｉ、IIに300Å厚さのHV用第１熱酸化膜14を形成す
る。
に、フィールド領域を限定するフォトレジストパターン
をマスクとしてシリコン基板10を所定厚さだけ選択食刻
して基板10内のフィールド領域にトレンチtを形成し、
このトレンチt内部が充分に充填されるように前記結果
物上にUSGまたはHDP材質のCVD酸化膜を形成した後、第
１及び第２アクティブ領域Ｉ、IIの基板10表面が露出さ
れるようにこれをCMP処理してトレンチt内部を埋め立て
るSTI12を形成する。次いで、基板10上のアクティブ領
域Ｉ、IIに300Å厚さのHV用第１熱酸化膜14を形成す
る。
【０００８】第２段階として、図４（ｂ）に示すよう
に、第１アクティブ領域Ｉとその周辺部のSTI12が一部
一緒にオープンされるように前記結果物上にフォトレジ
ストパターン16を形成し、これをマスクとして第１熱酸
化膜14を湿式食刻して、HV領域IIのみに選択的に第１熱
酸化膜14を残す。
に、第１アクティブ領域Ｉとその周辺部のSTI12が一部
一緒にオープンされるように前記結果物上にフォトレジ
ストパターン16を形成し、これをマスクとして第１熱酸
化膜14を湿式食刻して、HV領域IIのみに選択的に第１熱
酸化膜14を残す。
【０００９】第３段階として、図５に示すように、フォ
トレジストパターン16を除去し、第１アクティブ領域Ｉ
に40Å厚さのLV用第２熱酸化膜18を形成して、デュアル
ゲート酸化膜工程を完了する。第２熱酸化膜18の形成の
際に第２アクティブ領域IIの第１熱酸化膜14も追加成長
するが、その量が微々たるものであるので考慮しなくて
もよい。
トレジストパターン16を除去し、第１アクティブ領域Ｉ
に40Å厚さのLV用第２熱酸化膜18を形成して、デュアル
ゲート酸化膜工程を完了する。第２熱酸化膜18の形成の
際に第２アクティブ領域IIの第１熱酸化膜14も追加成長
するが、その量が微々たるものであるので考慮しなくて
もよい。
【００１０】その結果、第１アクティブ領域Ｉには第２
熱酸化膜18材質の薄い厚さ(40Å)をもつゲート酸化膜が
形成され、第２アクティブ領域IIには第１熱酸化膜14材
質の厚い厚さ(300Å)をもつゲート酸化膜が形成され
る。
熱酸化膜18材質の薄い厚さ(40Å)をもつゲート酸化膜が
形成され、第２アクティブ領域IIには第１熱酸化膜14材
質の厚い厚さ(300Å)をもつゲート酸化膜が形成され
る。
【００１１】
【発明が解決しようとする課題】しかし、このような一
連の製造工程を通してSTI構造にデュアルゲート酸化膜
を形成すると、前述したように素子製造の際に以下のよ
うな問題点が発生する。
連の製造工程を通してSTI構造にデュアルゲート酸化膜
を形成すると、前述したように素子製造の際に以下のよ
うな問題点が発生する。
【００１２】HV領域IIのみに選択的に300Å厚さの第１
熱酸化膜14を残す目的でフォトレジストパターン16をマ
スクとしてLV領域Ｉの第１熱酸化膜14を除去するとき、
第１熱酸化膜14の外にLV領域周辺のSTI12（図４（ｂ）
ので表示された部分）も一部が一緒にリセス（除去）
されるので、この部分（アクティブ領域とフィールド領
域の境界面）にデント（凹み）が発生する不良が誘発さ
れる。
熱酸化膜14を残す目的でフォトレジストパターン16をマ
スクとしてLV領域Ｉの第１熱酸化膜14を除去するとき、
第１熱酸化膜14の外にLV領域周辺のSTI12（図４（ｂ）
ので表示された部分）も一部が一緒にリセス（除去）
されるので、この部分（アクティブ領域とフィールド領
域の境界面）にデント（凹み）が発生する不良が誘発さ
れる。
【００１３】これは、STI12を構成するCVD酸化膜とゲー
ト酸化膜として用いられる第１熱酸化膜14間の湿式食刻
率が異なるため惹起される現象で、STI12がHDP材質で充
填された場合にはリセス量がアクティブ領域の基板10表
面を基準にしたときに約200Å程度であるが、USG材質で
充填したときにはSTI12のリセス量が約1000Å程度に達
するためデントの発生が一層甚だしくなる。
ト酸化膜として用いられる第１熱酸化膜14間の湿式食刻
率が異なるため惹起される現象で、STI12がHDP材質で充
填された場合にはリセス量がアクティブ領域の基板10表
面を基準にしたときに約200Å程度であるが、USG材質で
充填したときにはSTI12のリセス量が約1000Å程度に達
するためデントの発生が一層甚だしくなる。
【００１４】図６は、図４（ｂ）の部分にデントが発
生した場合の素子構造を示した断面図である。このよう
にデントが発生した場合、後続工程のゲートポリ食刻の
ときにリセスされた所にポリレジデュ(residue：残渣)
が残されるか、或いはフィールド領域とアクティブ領域
の境界面上でゲートポリがフィールドとアクティブを覆
う現象が現れるようになって、この部分では垂直方向と
サイド方向に全て電界を受けるので、電界集中に起因す
るゲート酸化膜の劣化が招来され、素子駆動の際にトラ
ンジスタのVth低下、臨界電圧漏洩増加、パンチングマ
ージン減少などのような形態の特性低下が発生する。
生した場合の素子構造を示した断面図である。このよう
にデントが発生した場合、後続工程のゲートポリ食刻の
ときにリセスされた所にポリレジデュ(residue：残渣)
が残されるか、或いはフィールド領域とアクティブ領域
の境界面上でゲートポリがフィールドとアクティブを覆
う現象が現れるようになって、この部分では垂直方向と
サイド方向に全て電界を受けるので、電界集中に起因す
るゲート酸化膜の劣化が招来され、素子駆動の際にトラ
ンジスタのVth低下、臨界電圧漏洩増加、パンチングマ
ージン減少などのような形態の特性低下が発生する。
【００１５】さらに、トランジスタの駆動の際にアクテ
ィブ領域とフィールド領域の境界面でチャンネル（エッ
ジトランジスタのチャンネル）がまず形成されてターン
オンされてからアクティブ領域のセンタにチャンネル
（フラットトランジスタのチャンネル）が形成されてタ
ーオンされる、即ち、トランジスタがまるで２個のVth
をもつように見えるハンプ(hump)現象が惹起される。
ィブ領域とフィールド領域の境界面でチャンネル（エッ
ジトランジスタのチャンネル）がまず形成されてターン
オンされてからアクティブ領域のセンタにチャンネル
（フラットトランジスタのチャンネル）が形成されてタ
ーオンされる、即ち、トランジスタがまるで２個のVth
をもつように見えるハンプ(hump)現象が惹起される。
【００１６】このような問題点のため、現在LDI具現の
際にTI技術の適用が要求されるにもかかわらずこれを適
用していない状態である。
際にTI技術の適用が要求されるにもかかわらずこれを適
用していない状態である。
【００１７】本発明の目的は、半導体素子のデュアルゲ
ート酸化膜の形成の際に薄い厚さの窒化膜蒸着工程とCV
D酸化膜蒸着工程を別途追加してLV領域での厚い熱酸化
膜除去工程なしにデュアルゲート酸化膜を形成できるよ
うに工程を変更することにより、ノーマルSTI構造にデ
ュアルゲート酸化膜工程を適用してもアクティブ領域と
フィールド領域の境界面にデントが発生せず、電界集中
とハンプ現象誘発のため惹起されるトランジスタの動作
特性低下を防ぎ、ゲート酸化膜の劣化を防止することが
できる半導体素子の製造方法を提供することにある。
ート酸化膜の形成の際に薄い厚さの窒化膜蒸着工程とCV
D酸化膜蒸着工程を別途追加してLV領域での厚い熱酸化
膜除去工程なしにデュアルゲート酸化膜を形成できるよ
うに工程を変更することにより、ノーマルSTI構造にデ
ュアルゲート酸化膜工程を適用してもアクティブ領域と
フィールド領域の境界面にデントが発生せず、電界集中
とハンプ現象誘発のため惹起されるトランジスタの動作
特性低下を防ぎ、ゲート酸化膜の劣化を防止することが
できる半導体素子の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るため本発明による半導体素子の製造方法は、STIによ
り区分された第１アクティブ領域と第２アクティブ領域
をもつ半導体基板を準備する段階と、前記基板上の第
１、第２アクティブ領域にバッファ酸化膜を形成する段
階と、前記STIを含んだ前記バッファ酸化膜上に窒化膜
を形成する段階と、前記窒化膜上にCVD酸化膜を形成す
る段階と、前記第１アクティブ領域を含んだその隣接部
の前記STIが一部だけマスキングされるように前記CVD酸
化膜上にフォトレジストパターンを形成する段階と、前
記フォトレジストパターンをマスクとして前記第２アク
ティブ領域側の前記CVD酸化膜を食刻した後、前記レジ
ストパターンを除去する段階と、食刻処理された前記CV
D酸化膜をマスクとして前記窒化膜と前記バッファ酸化
膜を順次食刻して前記第２アクティブ領域の表面を露出
させる段階と、前記第２アクティブ領域の表面露出部に
ゲート酸化膜用第１熱酸化膜を形成する段階と、前記第
１アクティブ領域側に残存した前記CVD酸化膜と前記窒
化膜及び前記バッファ酸化膜を順次食刻して前記第１ア
クティブ領域の表面を露出させる段階と、前記第１アク
ティブ領域の表面露出部に前記第１熱酸化膜よりも薄い
厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、
からなることを特徴とする。
るため本発明による半導体素子の製造方法は、STIによ
り区分された第１アクティブ領域と第２アクティブ領域
をもつ半導体基板を準備する段階と、前記基板上の第
１、第２アクティブ領域にバッファ酸化膜を形成する段
階と、前記STIを含んだ前記バッファ酸化膜上に窒化膜
を形成する段階と、前記窒化膜上にCVD酸化膜を形成す
る段階と、前記第１アクティブ領域を含んだその隣接部
の前記STIが一部だけマスキングされるように前記CVD酸
化膜上にフォトレジストパターンを形成する段階と、前
記フォトレジストパターンをマスクとして前記第２アク
ティブ領域側の前記CVD酸化膜を食刻した後、前記レジ
ストパターンを除去する段階と、食刻処理された前記CV
D酸化膜をマスクとして前記窒化膜と前記バッファ酸化
膜を順次食刻して前記第２アクティブ領域の表面を露出
させる段階と、前記第２アクティブ領域の表面露出部に
ゲート酸化膜用第１熱酸化膜を形成する段階と、前記第
１アクティブ領域側に残存した前記CVD酸化膜と前記窒
化膜及び前記バッファ酸化膜を順次食刻して前記第１ア
クティブ領域の表面を露出させる段階と、前記第１アク
ティブ領域の表面露出部に前記第１熱酸化膜よりも薄い
厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、
からなることを特徴とする。
【００１９】このとき、前記第１アクティブ領域はLV領
域を示し、第２アクティブ領域はHV領域を示す。
域を示し、第２アクティブ領域はHV領域を示す。
【００２０】前述のように工程を実施する場合、第１ア
クティブ領域（ＬＶ領域）に残されたCVD酸化膜をマス
クとして第２アクティブ領域（HV領域）の基板表面をま
ず露出させた後、この部分のみに選択的に厚い熱酸化膜
を形成する方式によりゲート酸化膜が製造されるので、
LV領域における厚い熱酸化膜の除去工程なしにデュアル
ゲート酸化膜を形成することができて、アクティブ領域
とフィールド領域の境界面にデントが発生することを防
止することができる。
クティブ領域（ＬＶ領域）に残されたCVD酸化膜をマス
クとして第２アクティブ領域（HV領域）の基板表面をま
ず露出させた後、この部分のみに選択的に厚い熱酸化膜
を形成する方式によりゲート酸化膜が製造されるので、
LV領域における厚い熱酸化膜の除去工程なしにデュアル
ゲート酸化膜を形成することができて、アクティブ領域
とフィールド領域の境界面にデントが発生することを防
止することができる。
【００２１】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を用いて詳しく説明する。図１ないし図
３は、本発明による半導体素子の製造方法の実施の形態
を示す工程順序図である。これを参照して本発明の製造
方法を５段階に区分して詳しく説明する。この場合もや
はり、符号IはLV領域（薄いゲート酸化膜が形成される
領域）として用いられる第１アクティブ領域を示し、符
号IIはHV領域（厚いゲート酸化膜が形成される領域）と
して用いられる第２アクティブ領域を示す。
態について図面を用いて詳しく説明する。図１ないし図
３は、本発明による半導体素子の製造方法の実施の形態
を示す工程順序図である。これを参照して本発明の製造
方法を５段階に区分して詳しく説明する。この場合もや
はり、符号IはLV領域（薄いゲート酸化膜が形成される
領域）として用いられる第１アクティブ領域を示し、符
号IIはHV領域（厚いゲート酸化膜が形成される領域）と
して用いられる第２アクティブ領域を示す。
【００２２】第１段階として、図１（ａ）に示すよう
に、トレンチtが形成されたシリコン基板100上に前記ト
レンチt内部が充分に充填されるようにUSGまたはHDP材
質のCVD酸化膜を形成し、第１及び第２アクティブ領域
Ｉ、IIの基板100表面が露出されるようにこれをCMP処理
してトレンチt内部を埋め立てるSTI102を形成する。次
いで、前記基板100上のアクティブ領域Ｉ、IIに熱酸化
膜材質のバッファ酸化膜104を形成し、前記STI102を含
んだバッファ酸化膜104上に窒化膜106を形成した後、そ
の上にMTO(Medium Temperature Oxide)材質のCVD酸化膜
108を形成する。ここで、MTOとは700〜800℃の温度で形
成された酸化膜をいう。このとき、バッファ酸化膜104
は100〜120Å厚さに形成され、窒化膜106は90〜110Å厚
さに形成され、CVD酸化膜108は90〜110Å厚さに形成さ
れる。
に、トレンチtが形成されたシリコン基板100上に前記ト
レンチt内部が充分に充填されるようにUSGまたはHDP材
質のCVD酸化膜を形成し、第１及び第２アクティブ領域
Ｉ、IIの基板100表面が露出されるようにこれをCMP処理
してトレンチt内部を埋め立てるSTI102を形成する。次
いで、前記基板100上のアクティブ領域Ｉ、IIに熱酸化
膜材質のバッファ酸化膜104を形成し、前記STI102を含
んだバッファ酸化膜104上に窒化膜106を形成した後、そ
の上にMTO(Medium Temperature Oxide)材質のCVD酸化膜
108を形成する。ここで、MTOとは700〜800℃の温度で形
成された酸化膜をいう。このとき、バッファ酸化膜104
は100〜120Å厚さに形成され、窒化膜106は90〜110Å厚
さに形成され、CVD酸化膜108は90〜110Å厚さに形成さ
れる。
【００２３】第２段階として、図１(ｂ)に示すように、
第１アクティブ領域Ｉを含んだその隣接部のSTI102の一
部が一緒にマスキングされるように、CVD酸化膜108上に
フォトレジストパターン110を形成する。次いで、フォ
トレジストパターン110をマスクとして第２アクティブ
領域IIとその隣接部のCVD酸化膜108を湿式食刻する。
第１アクティブ領域Ｉを含んだその隣接部のSTI102の一
部が一緒にマスキングされるように、CVD酸化膜108上に
フォトレジストパターン110を形成する。次いで、フォ
トレジストパターン110をマスクとして第２アクティブ
領域IIとその隣接部のCVD酸化膜108を湿式食刻する。
【００２４】第３段階として、図２（ａ）に示すよう
に、フォトレジストパターン110を除去する。
に、フォトレジストパターン110を除去する。
【００２５】第４段階として、図２（ｂ）に示すよう
に、第１アクティブ領域Ｉ側に残存したCVD酸化膜108を
マスクとして窒化膜106とバッファ酸化膜104を順次食刻
して、第２アクティブ領域IIの表面を露出させる。この
とき、前記窒化膜106はリン酸をエッチャントとして用
いた湿式食刻法により食刻される。次いで、第２アクテ
ィブ領域IIの表面露出部に400〜450Å厚さの第１熱酸化
膜112を形成する。
に、第１アクティブ領域Ｉ側に残存したCVD酸化膜108を
マスクとして窒化膜106とバッファ酸化膜104を順次食刻
して、第２アクティブ領域IIの表面を露出させる。この
とき、前記窒化膜106はリン酸をエッチャントとして用
いた湿式食刻法により食刻される。次いで、第２アクテ
ィブ領域IIの表面露出部に400〜450Å厚さの第１熱酸化
膜112を形成する。
【００２６】第５段階として、図３に示すように、第１
アクティブ領域Ｉとその隣接部のSTI102上面に残存した
CVD酸化膜108、窒化膜106及びバッファ酸化膜104を順次
食刻して、第１アクティブ領域Ｉの表面を露出させる。
この場合もやはり、残存CVD酸化膜108と窒化膜106の食
刻工程は湿式食刻法により実施され、窒化膜106の食刻
時に用いられるエッチャントとしてはリン酸が例として
挙げられる。この食刻工程（特に、バッファ酸化膜104
を食刻する工程）中に第１熱酸化膜112も一部が一緒に
消耗するので、前記残存膜の食刻が完了すると、第２ア
クティブ領域IIには約250〜350Å厚さの第１熱酸化膜11
2だけが残されるようになる。次いで、第１アクティブ
領域Ｉの表面露出部に第１熱酸化膜112より薄い30〜50
Å厚さの第２熱酸化膜114を形成することにより、デュ
アルゲート酸化膜工程を完了する。第２熱酸化膜114の
形成の際に第２アクティブ領域IIの第１熱酸化膜112も
追加成長するが、その量が微々たるものであるので考慮
しなくてもよい。
アクティブ領域Ｉとその隣接部のSTI102上面に残存した
CVD酸化膜108、窒化膜106及びバッファ酸化膜104を順次
食刻して、第１アクティブ領域Ｉの表面を露出させる。
この場合もやはり、残存CVD酸化膜108と窒化膜106の食
刻工程は湿式食刻法により実施され、窒化膜106の食刻
時に用いられるエッチャントとしてはリン酸が例として
挙げられる。この食刻工程（特に、バッファ酸化膜104
を食刻する工程）中に第１熱酸化膜112も一部が一緒に
消耗するので、前記残存膜の食刻が完了すると、第２ア
クティブ領域IIには約250〜350Å厚さの第１熱酸化膜11
2だけが残されるようになる。次いで、第１アクティブ
領域Ｉの表面露出部に第１熱酸化膜112より薄い30〜50
Å厚さの第２熱酸化膜114を形成することにより、デュ
アルゲート酸化膜工程を完了する。第２熱酸化膜114の
形成の際に第２アクティブ領域IIの第１熱酸化膜112も
追加成長するが、その量が微々たるものであるので考慮
しなくてもよい。
【００２７】その結果、第１アクティブ領域Ｉには第２
熱酸化膜114材質の薄い厚さ30〜50Åをもつゲート酸化
膜が形成され、第２アクティブ領域IIには第１熱酸化膜
112材質の厚い厚さ250〜350Åをもつゲート酸化膜が形
成される。
熱酸化膜114材質の薄い厚さ30〜50Åをもつゲート酸化
膜が形成され、第２アクティブ領域IIには第１熱酸化膜
112材質の厚い厚さ250〜350Åをもつゲート酸化膜が形
成される。
【００２８】このようにゲート酸化膜を製造する場合、
第１及び第２アクティブ領域Ｉ、II上に窒化膜106とCVD
酸化膜108を順次積層した後、写真食刻工程によりパタ
ーニングされた前記CVD酸化膜（第１アクティブ領域Ｉ
側に残されたCVD酸化膜をさす）108をマスクとして第２
アクティブ領域（HV領域）IIの基板表面を先ず露出さ
せ、この部分のみに選択的に熱酸化膜112を形成する方
式により厚いゲート酸化膜が形成されるので、HV領域の
ゲート酸化膜の形成の際にLV領域での厚い熱酸化膜の除
去工程が必要なくなる。
第１及び第２アクティブ領域Ｉ、II上に窒化膜106とCVD
酸化膜108を順次積層した後、写真食刻工程によりパタ
ーニングされた前記CVD酸化膜（第１アクティブ領域Ｉ
側に残されたCVD酸化膜をさす）108をマスクとして第２
アクティブ領域（HV領域）IIの基板表面を先ず露出さ
せ、この部分のみに選択的に熱酸化膜112を形成する方
式により厚いゲート酸化膜が形成されるので、HV領域の
ゲート酸化膜の形成の際にLV領域での厚い熱酸化膜の除
去工程が必要なくなる。
【００２９】勿論、第１アクティブ領域Ｉ側に残存した
CVD酸化膜108をマスクとして第２アクティブ領域II側の
窒化膜106とバッファ酸化膜104を除去するとき（図２
（ｂ）に示した工程）と第１アクティブ領域Ｉ側に残存
したCVD酸化膜108と窒化膜106及びバッファ酸化膜104を
除去するとき（図３に示した工程）にSTI102が一部リセ
スされるが、この場合はそのリセス量が極微々たるもの
なのでデント誘発には全然影響を与えなくて考慮しなく
てもよい。これはバッファ酸化膜104の厚さが薄くてこ
れの食刻工程の際にデントを誘発させる程度のリセスが
なされないからである。
CVD酸化膜108をマスクとして第２アクティブ領域II側の
窒化膜106とバッファ酸化膜104を除去するとき（図２
（ｂ）に示した工程）と第１アクティブ領域Ｉ側に残存
したCVD酸化膜108と窒化膜106及びバッファ酸化膜104を
除去するとき（図３に示した工程）にSTI102が一部リセ
スされるが、この場合はそのリセス量が極微々たるもの
なのでデント誘発には全然影響を与えなくて考慮しなく
てもよい。これはバッファ酸化膜104の厚さが薄くてこ
れの食刻工程の際にデントを誘発させる程度のリセスが
なされないからである。
【００３０】よって、アクティブ領域とフィールド領域
の境界面にデントが発生することを防止することができ
るので、素子駆動の際に電界集中及びハンプ現象の誘発
が防止され、その結果、ゲート酸化膜の劣化とトランジ
スタの動作特性低下が防止されることになる。
の境界面にデントが発生することを防止することができ
るので、素子駆動の際に電界集中及びハンプ現象の誘発
が防止され、その結果、ゲート酸化膜の劣化とトランジ
スタの動作特性低下が防止されることになる。
【００３１】一方、本発明の一変形例として、第２アク
ティブ領域IIにゲート酸化膜として用いられる第１熱酸
化膜112を形成した後、図２（ｂ）の点線で示した部分
のように前記第１熱酸化膜112とその隣接部の前記STI10
2が一部一緒にマスキングされるようにフォトレジスト
パターンを形成し、これをマスクとして第１アクティブ
領域Ｉ側に残存するCVD酸化膜108と窒化膜106及びバッ
ファ酸化膜104を除去する方式により食刻工程を実施す
ることもできるが、これは前記食刻過程で惹起される第
１熱酸化膜112の均一性(uniformity)低下を防止するた
めである。
ティブ領域IIにゲート酸化膜として用いられる第１熱酸
化膜112を形成した後、図２（ｂ）の点線で示した部分
のように前記第１熱酸化膜112とその隣接部の前記STI10
2が一部一緒にマスキングされるようにフォトレジスト
パターンを形成し、これをマスクとして第１アクティブ
領域Ｉ側に残存するCVD酸化膜108と窒化膜106及びバッ
ファ酸化膜104を除去する方式により食刻工程を実施す
ることもできるが、これは前記食刻過程で惹起される第
１熱酸化膜112の均一性(uniformity)低下を防止するた
めである。
【００３２】但し、この場合はフォトレジストパターン
のため第１アクティブ領域Ｉ側に残存するCVD酸化膜108
と窒化膜106及びバッファ酸化膜104を除去するとき、第
１熱酸化膜112が消耗されないので、第２アクティブ領
域IIに第１熱酸化膜112の成長の際にその厚さを初期状
態から250〜350Åの厚さに形成すべきであり、第１アク
ティブ領域Ｉに残存する膜を除去した以後には前記フォ
トレジストパターンを除去する方式により工程を実施し
なければならない。
のため第１アクティブ領域Ｉ側に残存するCVD酸化膜108
と窒化膜106及びバッファ酸化膜104を除去するとき、第
１熱酸化膜112が消耗されないので、第２アクティブ領
域IIに第１熱酸化膜112の成長の際にその厚さを初期状
態から250〜350Åの厚さに形成すべきであり、第１アク
ティブ領域Ｉに残存する膜を除去した以後には前記フォ
トレジストパターンを除去する方式により工程を実施し
なければならない。
【００３３】また、本発明の他の変形例として前記デュ
アルゲート酸化膜工程は、熱酸化膜材質のバッファ酸化
膜104の形成後、このバッファ酸化膜104を含んだ基板10
0上に90〜110Å厚さのポリシリコン膜を別途形成し、そ
の上に窒化膜106を形成する方式により工程を進めるこ
ともできるが、これは互いに隣接したSTI 102間のアク
ティブ領域上に薄い厚さのゲート酸化膜と厚い厚さのゲ
ート酸化膜が共存するように素子設計をなすとき、前記
ポリシリコン膜が緩衝膜の役割をするようにしてデュア
ルゲート酸化膜の境界地域でバーズビーク(bird's bea
k)が発生することを最大限抑制するためである。
アルゲート酸化膜工程は、熱酸化膜材質のバッファ酸化
膜104の形成後、このバッファ酸化膜104を含んだ基板10
0上に90〜110Å厚さのポリシリコン膜を別途形成し、そ
の上に窒化膜106を形成する方式により工程を進めるこ
ともできるが、これは互いに隣接したSTI 102間のアク
ティブ領域上に薄い厚さのゲート酸化膜と厚い厚さのゲ
ート酸化膜が共存するように素子設計をなすとき、前記
ポリシリコン膜が緩衝膜の役割をするようにしてデュア
ルゲート酸化膜の境界地域でバーズビーク(bird's bea
k)が発生することを最大限抑制するためである。
【００３４】但し、この場合も図２（ｂ）の工程実施の
際には第２アクティブ領域II側のポリシリコン膜除去工
程が別途追加されるように食刻工程を実施すべきであ
り、図３の工程実施の際には第１アクティブ領域Ｉ側の
ポリシリコン膜除去工程が別途追加されるように食刻工
程を実施すべきである。
際には第２アクティブ領域II側のポリシリコン膜除去工
程が別途追加されるように食刻工程を実施すべきであ
り、図３の工程実施の際には第１アクティブ領域Ｉ側の
ポリシリコン膜除去工程が別途追加されるように食刻工
程を実施すべきである。
【００３５】以上、実施の形態を通して本発明を具体的
に説明したが、本発明はこれに限定されず、本発明の技
術的思想内で当分野の通常の知識をもってその変形及び
改良が可能であるのは勿論である。
に説明したが、本発明はこれに限定されず、本発明の技
術的思想内で当分野の通常の知識をもってその変形及び
改良が可能であるのは勿論である。
【００３６】
【発明の効果】以上説明したように本発明は、窒化膜蒸
着工程とCVD酸化膜蒸着工程を別途追加してLV領域での
厚い熱酸化膜の除去工程なしにデュアルゲート酸化膜を
形成できるように工程を変更することにより、ノーマル
STI構造にデュアルゲート酸化膜工程を適用してもアク
ティブ領域とフィールド領域の境界面にデントが発生し
ないので、電界集中とハンプ現象誘発に起因して惹起さ
れるトランジスタの動作特性低下とゲート酸化膜劣化を
防ぐことができる。
着工程とCVD酸化膜蒸着工程を別途追加してLV領域での
厚い熱酸化膜の除去工程なしにデュアルゲート酸化膜を
形成できるように工程を変更することにより、ノーマル
STI構造にデュアルゲート酸化膜工程を適用してもアク
ティブ領域とフィールド領域の境界面にデントが発生し
ないので、電界集中とハンプ現象誘発に起因して惹起さ
れるトランジスタの動作特性低下とゲート酸化膜劣化を
防ぐことができる。
【図１】本発明による半導体素子の製造方法の実施の形
態を示す工程順序図である。
態を示す工程順序図である。
【図２】本発明による半導体素子の製造方法の実施の形
態を示す工程順序図である。
態を示す工程順序図である。
【図３】本発明による半導体素子の製造方法の実施の形
態を示す工程順序図である。
態を示す工程順序図である。
【図４】従来のデュアルゲート酸化膜形成方法を示す工
程順序図である。
程順序図である。
【図５】従来のデュアルゲート酸化膜形成方法を示す工
程順序図である。
程順序図である。
【図６】図４および図５に示した工程に基づきデュアル
ゲート酸化膜を形成するとき惹起される不良形態を示す
工程断面図である。
ゲート酸化膜を形成するとき惹起される不良形態を示す
工程断面図である。
１００ シリコン基板 １０２ ＳＴＩ １０４ バッファ酸化膜 １０６ 窒化膜 １０８ ＣＶＤ酸化膜 １１０ フォトレジストパターン １１２ 第１熱酸化膜 １１４ 第２熱酸化膜 Ｉ 第１アクティブ領域（ＬＶ領域） II 第２アクティブ領域（ＨＶ領域）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 明 壽 大韓民国京畿道水原市八達区永通洞1052− ２番地 黄榾マウル双龍アパート249− 1902号 (72)発明者 金 成 浩 大韓民国京畿道龍仁市水支邑 新正マウル 住公アパート103−903号 Ｆターム(参考） 5F032 AA35 AA45 AA77 AA79 CA07 CA17 DA04 DA24 DA28 DA33 5F048 AA04 AA07 AC01 BB05 BB12 BB16 BG01 BG13 BG14
Claims (19)
- 【請求項１】 STIにより区分された第１アクティブ領
域と第２アクティブ領域をもつ半導体基板を準備する段
階と、 前記基板上の第１、第２アクティブ領域にバッファ酸化
膜を形成する段階と、 前記STIを含んだ前記バッファ酸化膜上に窒化膜を形成
する段階と、 前記窒化膜上にCVD酸化膜を形成する段階と、 前記第１アクティブ領域を含んだその隣接部の前記STI
が一部だけマスキングされるように前記CVD酸化膜上に
フォトレジストパターンを形成する段階と、 前記フォトレジストパターンをマスクとして前記第２ア
クティブ領域側の前記CVD酸化膜を食刻した後、前記レ
ジストパターンを除去する段階と、 食刻処理された前記CVD酸化膜をマスクとして前記窒化
膜と前記バッファ酸化膜を順次食刻して前記第２アクテ
ィブ領域の表面を露出させる段階と、 前記第２アクティブ領域の表面露出部にゲート酸化膜用
第１熱酸化膜を形成する段階と、 前記第１アクティブ領域側に残存した前記CVD酸化膜と
前記窒化膜及び前記バッファ酸化膜を順次食刻して前記
第１アクティブ領域の表面を露出させる段階と、 前記第１アクティブ領域の表面露出部に前記第１熱酸化
膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成
する段階と、からなることを特徴とする半導体素子の製
造方法。 - 【請求項２】 前記STIはUSGまたはHDP材質のCVD酸化膜
で形成することを特徴とする請求項１に記載の半導体素
子の製造方法。 - 【請求項３】 前記バッファ酸化膜は100〜120Å厚さに
形成することを特徴とする請求項１に記載の半導体素子
の製造方法。 - 【請求項４】 前記バッファ酸化膜は熱酸化膜であるこ
とを特徴とする請求項３に記載の半導体素子の製造方
法。 - 【請求項５】 前記窒化膜は90〜110Å厚さに形成する
ことを特徴とする請求項１に記載の半導体素子の製造方
法。 - 【請求項６】 前記CVD酸化膜は90〜110Å厚さに形成す
ることを特徴とする請求項１に記載の半導体素子の製造
方法。 - 【請求項７】 前記CVD酸化膜は700〜800℃の温度で蒸
着されたMTO(MediumTemperature Oxide)膜質であること
を特徴とする請求項６に記載の半導体素子の製造方法。 - 【請求項８】 前記CVD酸化膜は湿式食刻法により食刻
することを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項９】 前記窒化膜はリン酸をエッチャントとし
て用いた湿式食刻法により食刻することを特徴とする請
求項１に記載の半導体素子の製造方法。 - 【請求項１０】 前記第１熱酸化膜は400〜450Å厚さに
形成することを特徴とする請求項１に記載の半導体素子
の製造方法。 - 【請求項１１】 前記第２熱酸化膜は30〜50Å厚さに形
成することを特徴とする請求項１に記載の半導体素子の
製造方法。 - 【請求項１２】 前記第１熱酸化膜形成後、この第１熱
酸化膜とその隣接部の前記STIの一部が一緒にマスキン
グされるようにフォトレジストパターンを形成する段階
をさらに具備することを特徴とする請求項１に記載の半
導体素子の製造方法。 - 【請求項１３】 前記フォトレジストパターンを形成す
る段階をさらに具備する場合、前記第１熱酸化膜は250
〜350Å厚さに形成することを特徴とする請求項１２に
記載の半導体素子の製造方法。 - 【請求項１４】 前記フォトレジストパターンを形成す
る段階をさらに具備する場合、前記第１アクティブ領域
側に残存した前記CVD酸化膜と前記窒化膜及び前記バッ
ファ酸化膜食刻後、前記フォトレジストパターンを除去
する段階をさらに具備することを特徴とする請求項１２
に記載の半導体素子の製造方法。 - 【請求項１５】 前記第１アクティブ領域はLV領域で、
前記第２アクティブ領域はHV領域であることを特徴とす
る請求項１に記載の半導体素子の製造方法。 - 【請求項１６】 前記窒化膜を形成する前に前記STIを
含んだ前記バッファ酸化膜上にポリシリコン膜を形成す
る段階をさらに具備することを特徴とする請求項１に記
載の半導体素子の製造方法。 - 【請求項１７】 前記ポリシリコン膜は90〜110Åの厚
さに形成することを特徴とする請求項１６に記載の半導
体素子の製造方法。 - 【請求項１８】 前記ポリシリコン膜形成段階がさらに
設けられた場合、食刻処理された前記CVD酸化膜をマス
クとして前記窒化膜と前記バッファ酸化膜の食刻の際に
この部分の前記ポリシリコン膜も一緒に除去することを
特徴とする請求項１６に記載の半導体素子の製造方法。 - 【請求項１９】 前記ポリシリコン膜の形成段階がさら
に設けられた場合、 前記第１アクティブ領域側に残存した前記CVD酸化膜と
前記窒化膜及び前記バッファ酸化膜の食刻の際にこの部
分の前記ポリシリコン膜も一緒に除去することを特徴と
する請求項１６に記載の半導体素子の製造方法。
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