JP2003318277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 Ｉ／Ｏ回路領域のトランジスのＮＢＴＩ特性
の劣化を抑制するとともに、コア回路領域のトランジス
タのしきい値電圧を適切に調整することが可能となると
ともにゲート絶縁膜の信頼性を向上させることができ、
かつコア回路領域のトランジスタのＮＢＴＩ特性の劣化
を抑制することが可能な半導体装置の製造方法を提供す
る。 【解決手段】 コア回路領域のトランジスタの薄膜ゲー
ト絶縁膜を、半導体基板（シリコン基板）の主表面の熱
酸化により形成された酸化膜３と、酸化膜３の上に形成
されたＣＶＤ窒化膜４と、ＣＶＤ酸化膜の上表面が酸化
されて形成された窒化酸化膜５とを有する３層構造３４
５で形成するとともに、Ｉ／Ｏ回路領域のトランジスタ
の厚膜ゲート絶縁膜を、純粋な酸化膜２３で形成する。
の劣化を抑制するとともに、コア回路領域のトランジス
タのしきい値電圧を適切に調整することが可能となると
ともにゲート絶縁膜の信頼性を向上させることができ、
かつコア回路領域のトランジスタのＮＢＴＩ特性の劣化
を抑制することが可能な半導体装置の製造方法を提供す
る。 【解決手段】 コア回路領域のトランジスタの薄膜ゲー
ト絶縁膜を、半導体基板（シリコン基板）の主表面の熱
酸化により形成された酸化膜３と、酸化膜３の上に形成
されたＣＶＤ窒化膜４と、ＣＶＤ酸化膜の上表面が酸化
されて形成された窒化酸化膜５とを有する３層構造３４
５で形成するとともに、Ｉ／Ｏ回路領域のトランジスタ
の厚膜ゲート絶縁膜を、純粋な酸化膜２３で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、第１回路領域に含
まれるトランジスタの薄膜ゲート絶縁膜と、第２回路領
域に含まれるトランジスタの厚膜ゲート絶縁膜とを備え
た半導体装置の製造方法に関するものである。
まれるトランジスタの薄膜ゲート絶縁膜と、第２回路領
域に含まれるトランジスタの厚膜ゲート絶縁膜とを備え
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来から、ロジック回路およびロジック
回路とＤＲＡＭ（Dynamic Random Access Memory）回路
を混載した半導体装置すなわちシステムＬＳＩ（Large
ScaleIntegration）、いわゆるembeddedＤＲＡＭ（以
下、「ｅＲＡＭ」と称する。）が製造されている。この
ロジック回路の製造方法の一部については以下に簡単に
説明する。
回路とＤＲＡＭ（Dynamic Random Access Memory）回路
を混載した半導体装置すなわちシステムＬＳＩ（Large
ScaleIntegration）、いわゆるembeddedＤＲＡＭ（以
下、「ｅＲＡＭ」と称する。）が製造されている。この
ロジック回路の製造方法の一部については以下に簡単に
説明する。
【０００３】ロジック回路では、第１回路領域のトラン
ジスタで使用される薄膜ゲート絶縁膜と第２回路領域の
トランジスタで使用される厚膜ゲート絶縁膜との２種類
のゲート絶縁膜が用いられる。
ジスタで使用される薄膜ゲート絶縁膜と第２回路領域の
トランジスタで使用される厚膜ゲート絶縁膜との２種類
のゲート絶縁膜が用いられる。
【０００４】第１回路領域の一例として、コア回路領域
を挙げ、また、第２回路領域の一例として、入出力回路
およびアナログ回路を含む領域（以下、「Ｉ／Ｏ回路領
域」と称する。）を挙げて、以下、従来の技術を説明す
る。
を挙げ、また、第２回路領域の一例として、入出力回路
およびアナログ回路を含む領域（以下、「Ｉ／Ｏ回路領
域」と称する。）を挙げて、以下、従来の技術を説明す
る。
【０００５】第２回路領域の一例としてのＩ／Ｏ回路領
域のトランジスタは、たとえば、３．３Ｖ程度の電源電
圧で駆動されるため、１．５Ｖ程度の電源電圧で駆動さ
れる第１回路領域の一例としてのコア回路領域のトラン
ジスタに比べて、膜厚が大きなゲート絶縁膜が用いられ
る。この２種類のゲート絶縁膜を同一ウェハ上に形成す
るために、デュアルオキサイドプロセスが用いられる。
以下、デュアルオキサイドプロセスについて説明する。
域のトランジスタは、たとえば、３．３Ｖ程度の電源電
圧で駆動されるため、１．５Ｖ程度の電源電圧で駆動さ
れる第１回路領域の一例としてのコア回路領域のトラン
ジスタに比べて、膜厚が大きなゲート絶縁膜が用いられ
る。この２種類のゲート絶縁膜を同一ウェハ上に形成す
るために、デュアルオキサイドプロセスが用いられる。
以下、デュアルオキサイドプロセスについて説明する。
【０００６】従来のデュアルオキサイドプロセスにおい
ては、まず、図１１に示すように、コア回路領域におい
て、半導体基板１００のうちの素子形成領域（活性領
域）を取り囲むように素子分離領域としての分離絶縁膜
１０１を形成するとともに、Ｉ／Ｏ回路領域において、
半導体基板１００のうちの素子形成領域（活性領域）を
取り囲むように素子分離領域としての分離絶縁膜１１０
を形成する。
ては、まず、図１１に示すように、コア回路領域におい
て、半導体基板１００のうちの素子形成領域（活性領
域）を取り囲むように素子分離領域としての分離絶縁膜
１０１を形成するとともに、Ｉ／Ｏ回路領域において、
半導体基板１００のうちの素子形成領域（活性領域）を
取り囲むように素子分離領域としての分離絶縁膜１１０
を形成する。
【０００７】次に、コア回路領域の活性領域に下敷酸化
膜１０２を形成するとともに、Ｉ／Ｏ回路領域の活性領
域に下敷酸化膜１１２を形成する。
膜１０２を形成するとともに、Ｉ／Ｏ回路領域の活性領
域に下敷酸化膜１１２を形成する。
【０００８】次に、コア回路領域の活性領域の下敷酸化
膜１０２およびＩ／Ｏ領域の活性領域の下敷酸化膜１１
２それぞれの上からイオン注入処理を行なって、コア回
路領域のトランジスタおよびＩ／Ｏ回路領域のトランジ
スタそれぞれが完成されたときのしきい値電圧を調整し
ながら、コア回路領域のチャネル領域となる領域および
Ｉ／Ｏ領域のチャネル領域となる領域を形成する。
膜１０２およびＩ／Ｏ領域の活性領域の下敷酸化膜１１
２それぞれの上からイオン注入処理を行なって、コア回
路領域のトランジスタおよびＩ／Ｏ回路領域のトランジ
スタそれぞれが完成されたときのしきい値電圧を調整し
ながら、コア回路領域のチャネル領域となる領域および
Ｉ／Ｏ領域のチャネル領域となる領域を形成する。
【０００９】次に、素子分離絶縁膜１０１，１１０の表
面とともに、コア回路領域の下敷酸化膜１０２およびＩ
／Ｏ回路領域の下敷酸化膜１１２それぞれを除去する。
その後、コア回路領域の活性領域の表面およびＩ／Ｏ回
路領域の活性領域の表面それぞれを適切に洗浄処理す
る。次に、図１２に示すように、コア回路領域の活性領
域に熱酸化膜１０３を形成するとともに、Ｉ／Ｏ回路領
域の活性領域に熱酸化膜１１３を形成する。
面とともに、コア回路領域の下敷酸化膜１０２およびＩ
／Ｏ回路領域の下敷酸化膜１１２それぞれを除去する。
その後、コア回路領域の活性領域の表面およびＩ／Ｏ回
路領域の活性領域の表面それぞれを適切に洗浄処理す
る。次に、図１２に示すように、コア回路領域の活性領
域に熱酸化膜１０３を形成するとともに、Ｉ／Ｏ回路領
域の活性領域に熱酸化膜１１３を形成する。
【００１０】その後、図１３に示すように、写真製版を
行なってＩ／Ｏ回路領域の活性領域のみをフォトレジス
ト膜１１６で覆う。フォトレジスト膜１１６をマスクと
してコア回路領域に形成された熱酸化膜１０３をフッ酸
を用いてエッチングし、Ｉ／Ｏ回路領域に形成された熱
酸化膜１１３のみを残すようにする。
行なってＩ／Ｏ回路領域の活性領域のみをフォトレジス
ト膜１１６で覆う。フォトレジスト膜１１６をマスクと
してコア回路領域に形成された熱酸化膜１０３をフッ酸
を用いてエッチングし、Ｉ／Ｏ回路領域に形成された熱
酸化膜１１３のみを残すようにする。
【００１１】次に、図１４に示すように、コア回路領域
の活性領域の適切な洗浄処理を行なってから、コア回路
領域に、後述するＩ／Ｏ回路領域に形成される厚膜ゲー
ト絶縁膜よりも膜厚が小さい薄膜ゲート絶縁膜を形成す
る。このとき、後述する理由により、薄膜ゲート絶縁膜
には、窒素濃度が高い層１０４と酸素濃度が高い層１０
５とを含む窒化酸化膜１０４５が用いられる。
の活性領域の適切な洗浄処理を行なってから、コア回路
領域に、後述するＩ／Ｏ回路領域に形成される厚膜ゲー
ト絶縁膜よりも膜厚が小さい薄膜ゲート絶縁膜を形成す
る。このとき、後述する理由により、薄膜ゲート絶縁膜
には、窒素濃度が高い層１０４と酸素濃度が高い層１０
５とを含む窒化酸化膜１０４５が用いられる。
【００１２】また、図１４に示すように、Ｉ／Ｏ回路領
域には、最初に形成された熱酸化膜１１３の下部に薄膜
ゲート絶縁膜を構成する窒化酸化膜１０４５が形成され
る。そのため、窒化酸化膜１０４５の中に含まれる窒素
が活性領域の近傍に偏析した積層ゲート絶縁膜１３４５
が形成される。
域には、最初に形成された熱酸化膜１１３の下部に薄膜
ゲート絶縁膜を構成する窒化酸化膜１０４５が形成され
る。そのため、窒化酸化膜１０４５の中に含まれる窒素
が活性領域の近傍に偏析した積層ゲート絶縁膜１３４５
が形成される。
【００１３】次に、コア回路領域の活性領域およびＩ／
Ｏ回路領域の活性領域それぞれ上に、ポリシリコン膜を
堆積した後、写真製版とドライエッチングとを用いて、
コア回路領域の活性領域上にゲート電極１０７を形成す
るとともに、Ｉ／Ｏ回路領域の活性領域上にゲート電極
１１７を形成する。それにより、図１５に示すように、
ＮチャネルトランジスタにはＮ型のゲート電極が形成さ
れ、かつ、ＰチャネルトランジスタにはＰ型のゲート電
極が形成されたデュアルゲート構造が形成される。な
お、Ｎ型またはＰ型のゲート電極は、コア回路領域の活
性領域およびＩ／Ｏ回路領域の活性領域それぞれのトラ
ンジスタのソース／ドレイン領域を形成するときに、Ｎ
型またはＰ型のドーパントをイオン注入することによっ
て形成される。
Ｏ回路領域の活性領域それぞれ上に、ポリシリコン膜を
堆積した後、写真製版とドライエッチングとを用いて、
コア回路領域の活性領域上にゲート電極１０７を形成す
るとともに、Ｉ／Ｏ回路領域の活性領域上にゲート電極
１１７を形成する。それにより、図１５に示すように、
ＮチャネルトランジスタにはＮ型のゲート電極が形成さ
れ、かつ、ＰチャネルトランジスタにはＰ型のゲート電
極が形成されたデュアルゲート構造が形成される。な
お、Ｎ型またはＰ型のゲート電極は、コア回路領域の活
性領域およびＩ／Ｏ回路領域の活性領域それぞれのトラ
ンジスタのソース／ドレイン領域を形成するときに、Ｎ
型またはＰ型のドーパントをイオン注入することによっ
て形成される。
【００１４】ここで、ドーパントとして用いられる不純
物（たとえば、Ｐ型のドーパントのボロン）には、酸化
膜中の拡散係数が大きいものがあるために、不純物注入
後の熱処理工程において、ゲート電極内の不純物が、熱
拡散により、ゲート絶縁膜を超えて半導体基板１００と
してのシリコン基板中に侵入するいわゆる突き抜けが生
じてしまうことが考えられる。このボロンなどの不純物
がゲート絶縁膜を突き抜けるような現象は、ゲート絶縁
膜が薄くなると顕著になるため、特に、薄膜ゲート絶縁
膜が用いられるコア回路領域のトランジスタにおいて問
題になる。ボロンの突き抜けが起こると、トランジスタ
のしきい値電圧の変動やゲート絶縁膜の信頼性が劣化す
るために、ボロンの突き抜けを極力抑制する必要があ
る。
物（たとえば、Ｐ型のドーパントのボロン）には、酸化
膜中の拡散係数が大きいものがあるために、不純物注入
後の熱処理工程において、ゲート電極内の不純物が、熱
拡散により、ゲート絶縁膜を超えて半導体基板１００と
してのシリコン基板中に侵入するいわゆる突き抜けが生
じてしまうことが考えられる。このボロンなどの不純物
がゲート絶縁膜を突き抜けるような現象は、ゲート絶縁
膜が薄くなると顕著になるため、特に、薄膜ゲート絶縁
膜が用いられるコア回路領域のトランジスタにおいて問
題になる。ボロンの突き抜けが起こると、トランジスタ
のしきい値電圧の変動やゲート絶縁膜の信頼性が劣化す
るために、ボロンの突き抜けを極力抑制する必要があ
る。
【００１５】そこで、図１４に示すように、薄膜ゲート
絶縁膜を形成するときに、たとえば、熱酸化膜をＮＯま
たはＮ2Ｏガスを用いて窒化することにより窒化酸化膜
１０４５を形成することで、ボロンの突き抜けを抑制す
ることができるという報告がなされている。
絶縁膜を形成するときに、たとえば、熱酸化膜をＮＯま
たはＮ2Ｏガスを用いて窒化することにより窒化酸化膜
１０４５を形成することで、ボロンの突き抜けを抑制す
ることができるという報告がなされている。
【００１６】
【発明が解決しようとする課題】トランジスタ高性能化
のために薄膜ゲート絶縁膜（窒化酸化膜１０４５）をさ
らに薄くしようとすると不純物の突き抜けのために薄膜
ゲート絶縁膜中の窒素の割合を高くする必要があり、つ
まり窒素濃度の高い窒化酸化膜１０４５を薄膜ゲート絶
縁膜として形成する必要が生じる。
のために薄膜ゲート絶縁膜（窒化酸化膜１０４５）をさ
らに薄くしようとすると不純物の突き抜けのために薄膜
ゲート絶縁膜中の窒素の割合を高くする必要があり、つ
まり窒素濃度の高い窒化酸化膜１０４５を薄膜ゲート絶
縁膜として形成する必要が生じる。
【００１７】ところが、ゲート絶縁膜中の窒素濃度の割
合を高くすることによってＰ型トランジスタのＮＢＴＩ
（Negative Bias Temperature Stress Instability）特
性が劣化するという問題が生じる。つまり、所定のバイ
アスおよび所定の温度ストレスの下で、トランジスタの
しきい値電圧やドレイン電流等の特性が、設計値とは異
なってしまうという問題が生じる。
合を高くすることによってＰ型トランジスタのＮＢＴＩ
（Negative Bias Temperature Stress Instability）特
性が劣化するという問題が生じる。つまり、所定のバイ
アスおよび所定の温度ストレスの下で、トランジスタの
しきい値電圧やドレイン電流等の特性が、設計値とは異
なってしまうという問題が生じる。
【００１８】この問題は、厚膜ゲート絶縁膜としての積
層ゲート絶縁膜１３４５を用いるＩ／Ｏ回路のトランジ
スタで顕著に生じる。コア回路領域の薄膜ゲート絶縁膜
としての窒化酸化膜１０４５を形成する時に窒化処理を
行なう。このとき、熱酸化膜１１３の上に窒化酸化膜１
０４５を積み足して形成されるＩ／Ｏ回路領域の厚膜ゲ
ート絶縁膜としての積層ゲート絶縁膜１３４５も窒化処
理されるため、厚膜ゲート絶縁膜を有するトランジスタ
のＮＢＴＩ特性が低下する。
層ゲート絶縁膜１３４５を用いるＩ／Ｏ回路のトランジ
スタで顕著に生じる。コア回路領域の薄膜ゲート絶縁膜
としての窒化酸化膜１０４５を形成する時に窒化処理を
行なう。このとき、熱酸化膜１１３の上に窒化酸化膜１
０４５を積み足して形成されるＩ／Ｏ回路領域の厚膜ゲ
ート絶縁膜としての積層ゲート絶縁膜１３４５も窒化処
理されるため、厚膜ゲート絶縁膜を有するトランジスタ
のＮＢＴＩ特性が低下する。
【００１９】ＮＢＴＩ特性を向上するためには、ゲート
絶縁膜とチャネル領域との界面近傍において窒素濃度を
低減する必要がある。ゲート絶縁膜とチャネル領域との
界面近傍の窒素濃度の低減とボロン突き抜けの抑制とは
トレードオフの関係にある。このため、コア回路領域の
トランジスタのボロンの突き抜け抑制とＩ／Ｏ回路領域
のトランジスタのＮＢＴＩ特性の向上とを両立する半導
体装置の製造方法が必要となる。
絶縁膜とチャネル領域との界面近傍において窒素濃度を
低減する必要がある。ゲート絶縁膜とチャネル領域との
界面近傍の窒素濃度の低減とボロン突き抜けの抑制とは
トレードオフの関係にある。このため、コア回路領域の
トランジスタのボロンの突き抜け抑制とＩ／Ｏ回路領域
のトランジスタのＮＢＴＩ特性の向上とを両立する半導
体装置の製造方法が必要となる。
【００２０】本発明は、上述の問題に鑑みてなされたも
のであり、その目的は、第２回路領域のトランジスのＮ
ＢＴＩ特性の劣化を抑制するとともに、第１回路領域の
トランジスタのしきい値電圧を適切に調整することが可
能となるとともにゲート絶縁膜の信頼性を向上させるこ
とができ、かつ第１回路領域のトランジスタのＮＢＴＩ
特性の劣化を抑制することが可能な半導体装置の製造方
法を提供することである。
のであり、その目的は、第２回路領域のトランジスのＮ
ＢＴＩ特性の劣化を抑制するとともに、第１回路領域の
トランジスタのしきい値電圧を適切に調整することが可
能となるとともにゲート絶縁膜の信頼性を向上させるこ
とができ、かつ第１回路領域のトランジスタのＮＢＴＩ
特性の劣化を抑制することが可能な半導体装置の製造方
法を提供することである。
【００２１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、同一ウェハ上において第１回路領域に含まれ
るトランジスタの薄膜ゲート絶縁膜と、薄膜ゲート絶縁
膜よりも膜厚が大きな第２回路領域に含まれるトランジ
スタの厚膜ゲート絶縁膜とを形成するデュアルオキサイ
ドプロセスを含む半導体装置の製造方法である。また、
本発明の半導体装置の製造方法においては、第１回路領
域に、下から順に酸化膜とＣＶＤ窒化膜とが重ねされた
２層構造を有する薄膜ゲート絶縁膜を含むトランジスタ
を形成し、かつ、第２回路領域に、第１回路領域のトラ
ンジスタよりも高い駆動電圧で用いられ、膜厚が薄膜ゲ
ート絶縁膜より大きい純粋な酸化膜を有する厚膜ゲート
絶縁膜を含むトランジスタを形成する。
造方法は、同一ウェハ上において第１回路領域に含まれ
るトランジスタの薄膜ゲート絶縁膜と、薄膜ゲート絶縁
膜よりも膜厚が大きな第２回路領域に含まれるトランジ
スタの厚膜ゲート絶縁膜とを形成するデュアルオキサイ
ドプロセスを含む半導体装置の製造方法である。また、
本発明の半導体装置の製造方法においては、第１回路領
域に、下から順に酸化膜とＣＶＤ窒化膜とが重ねされた
２層構造を有する薄膜ゲート絶縁膜を含むトランジスタ
を形成し、かつ、第２回路領域に、第１回路領域のトラ
ンジスタよりも高い駆動電圧で用いられ、膜厚が薄膜ゲ
ート絶縁膜より大きい純粋な酸化膜を有する厚膜ゲート
絶縁膜を含むトランジスタを形成する。
【００２２】上記のような製造方法より製造された半導
体装置は、第２回路領域のトランジスタの活性領域の直
上に形成された厚膜ゲート絶縁膜部が、純粋な酸化膜で
ある、言いかえれば、窒化されていない。そのため、本
発明の半導体装置の製造方法によれば、第２トランジス
タのＮＢＴＩ特性の劣化を抑制することができる。
体装置は、第２回路領域のトランジスタの活性領域の直
上に形成された厚膜ゲート絶縁膜部が、純粋な酸化膜で
ある、言いかえれば、窒化されていない。そのため、本
発明の半導体装置の製造方法によれば、第２トランジス
タのＮＢＴＩ特性の劣化を抑制することができる。
【００２３】また、上述の製造方法においては、薄膜ゲ
ート絶縁膜が、酸化膜の上にＣＶＤ窒化膜が重ねられた
２層構造になるように形成される。そのため、薄膜ゲー
ト絶縁膜の上に形成されたゲート電極への不純物（たと
えば、ボロン）の注入後の熱処理工程において、ゲート
電極内の不純物が、熱のエネルギにより、ゲート電極か
ら活性領域まで薄膜ゲート絶縁膜を突き抜けて拡散して
しまうことが、ＣＶＤ窒化膜により抑制される。それに
より、第１回路領域のトランジスタのしきい値電圧を適
切に調整することが可能になるとともに、薄膜ゲート絶
縁膜の信頼性を向上させることができる。
ート絶縁膜が、酸化膜の上にＣＶＤ窒化膜が重ねられた
２層構造になるように形成される。そのため、薄膜ゲー
ト絶縁膜の上に形成されたゲート電極への不純物（たと
えば、ボロン）の注入後の熱処理工程において、ゲート
電極内の不純物が、熱のエネルギにより、ゲート電極か
ら活性領域まで薄膜ゲート絶縁膜を突き抜けて拡散して
しまうことが、ＣＶＤ窒化膜により抑制される。それに
より、第１回路領域のトランジスタのしきい値電圧を適
切に調整することが可能になるとともに、薄膜ゲート絶
縁膜の信頼性を向上させることができる。
【００２４】さらに、上記の製造方法によれば、薄膜ゲ
ート絶縁膜のＣＶＤ窒化膜とチャネル領域との間に酸化
膜が形成される、言いかえれば、薄膜ゲート電極とチャ
ネル領域との界面近傍の窒素濃度が低くなる。そのた
め、第１回路領域のトランジスタのＮＢＴＩ特性の劣化
も抑制することができる。
ート絶縁膜のＣＶＤ窒化膜とチャネル領域との間に酸化
膜が形成される、言いかえれば、薄膜ゲート電極とチャ
ネル領域との界面近傍の窒素濃度が低くなる。そのた
め、第１回路領域のトランジスタのＮＢＴＩ特性の劣化
も抑制することができる。
【００２５】また、上記の製造方法によれば、２層構造
の上側の層にＣＶＤ窒化膜が形成されるため、活性領域
とＣＶＤ窒化膜との間に酸化膜が挟まれた構造が形成さ
れる。その結果、本発明の半導体装置の薄膜ゲート絶縁
膜は、酸化膜とその酸化膜が窒化されて窒化酸化膜が形
成された酸化膜と窒化酸化膜との２層構造を有するゲー
ト絶縁膜部を含む半導体装置に比較して、窒素濃度が高
い部分が活性領域からより離れた位置に存在する構造に
なる。したがって、酸化膜と窒化酸化膜との２層構造を
有するゲート絶縁膜部を有するトランジスタを含む半導
体装置に比較して、上記の製造方法により製造された半
導体装置は、前述の２層構造のゲート絶縁膜部を有する
ため、第１回路領域のトランジスタのＮＢＴＩ特性の劣
化をより確実に抑制することができる。
の上側の層にＣＶＤ窒化膜が形成されるため、活性領域
とＣＶＤ窒化膜との間に酸化膜が挟まれた構造が形成さ
れる。その結果、本発明の半導体装置の薄膜ゲート絶縁
膜は、酸化膜とその酸化膜が窒化されて窒化酸化膜が形
成された酸化膜と窒化酸化膜との２層構造を有するゲー
ト絶縁膜部を含む半導体装置に比較して、窒素濃度が高
い部分が活性領域からより離れた位置に存在する構造に
なる。したがって、酸化膜と窒化酸化膜との２層構造を
有するゲート絶縁膜部を有するトランジスタを含む半導
体装置に比較して、上記の製造方法により製造された半
導体装置は、前述の２層構造のゲート絶縁膜部を有する
ため、第１回路領域のトランジスタのＮＢＴＩ特性の劣
化をより確実に抑制することができる。
【００２６】より具体的に言うと、酸化膜と窒化酸化膜
との２層構造を有する薄膜ゲート絶縁膜は、酸化膜の上
表面が熱窒化されることにより形成される。そのため、
酸化膜の上表面だけでなく、活性領域と酸化膜との界面
近傍にも窒素が偏析するおそれがある。
との２層構造を有する薄膜ゲート絶縁膜は、酸化膜の上
表面が熱窒化されることにより形成される。そのため、
酸化膜の上表面だけでなく、活性領域と酸化膜との界面
近傍にも窒素が偏析するおそれがある。
【００２７】しかしながら、本発明の製造方法によれ
ば、ゲート絶縁膜部のＣＶＤ窒化膜は、酸化膜の上表面
の熱窒化のように、酸化膜の上表面に熱エネルギを用い
て窒素が結合されるのではなく、ＣＶＤの作用を利用し
て、酸化膜の上に窒素を含む気体が除々に堆積されるこ
とにより形成される。そのため、ＣＶＤ窒化膜の窒素が
酸化膜内に拡散する量は極めて小さい。その結果、活性
領域と下側酸化膜との界面近傍にも窒素が偏析するおそ
れが極めて低い。したがって、第１回路領域のトランジ
スタのＮＢＴＩ特性の劣化をより確実に抑制することが
できる。
ば、ゲート絶縁膜部のＣＶＤ窒化膜は、酸化膜の上表面
の熱窒化のように、酸化膜の上表面に熱エネルギを用い
て窒素が結合されるのではなく、ＣＶＤの作用を利用し
て、酸化膜の上に窒素を含む気体が除々に堆積されるこ
とにより形成される。そのため、ＣＶＤ窒化膜の窒素が
酸化膜内に拡散する量は極めて小さい。その結果、活性
領域と下側酸化膜との界面近傍にも窒素が偏析するおそ
れが極めて低い。したがって、第１回路領域のトランジ
スタのＮＢＴＩ特性の劣化をより確実に抑制することが
できる。
【００２８】また、前述の本発明の半導体装置の製造方
法により製造された半導体装置は、ＣＶＤ窒化膜の上表
面近傍に欠陥が多く発生する。そのため、薄膜ゲート絶
縁膜にリーク電流が生じることがある。その薄膜ゲート
絶縁膜にリーク電流が発生することを抑制するため、Ｃ
ＶＤ窒化膜の上表面を熱酸化して、ＣＶＤ酸化膜の上部
が窒化酸化膜を形成することが望ましい。このようにす
れば、ＣＶＤにより堆積された直後のＣＶＤ窒化膜の上
表面近傍の欠陥が熱酸化により補修されるため、薄膜ゲ
ート絶縁膜にリーク電流が生じることが抑制される。
法により製造された半導体装置は、ＣＶＤ窒化膜の上表
面近傍に欠陥が多く発生する。そのため、薄膜ゲート絶
縁膜にリーク電流が生じることがある。その薄膜ゲート
絶縁膜にリーク電流が発生することを抑制するため、Ｃ
ＶＤ窒化膜の上表面を熱酸化して、ＣＶＤ酸化膜の上部
が窒化酸化膜を形成することが望ましい。このようにす
れば、ＣＶＤにより堆積された直後のＣＶＤ窒化膜の上
表面近傍の欠陥が熱酸化により補修されるため、薄膜ゲ
ート絶縁膜にリーク電流が生じることが抑制される。
【００２９】また、本発明の半導体装置の製造方法は、
第１回路領域の活性領域上に２層構造を形成するととも
に、第２回路領域の活性領域を露出させる第１工程を備
えていてもよい。また、第２工程において、本発明の半
導体装置の製造方法は、ＣＶＤ窒化膜の上表面を熱酸化
することにより、薄膜ゲート絶縁膜を構成する酸化膜、
ＣＶＤ窒化膜および窒化酸化膜からなるゲート絶縁膜部
を形成してもよい。また、第２工程において、第２回路
領域の活性領域を熱酸化することにより、厚膜ゲート絶
縁膜を構成する純粋な酸化膜からなるゲート絶縁膜部を
形成する第２工程とを備えていてもよい。
第１回路領域の活性領域上に２層構造を形成するととも
に、第２回路領域の活性領域を露出させる第１工程を備
えていてもよい。また、第２工程において、本発明の半
導体装置の製造方法は、ＣＶＤ窒化膜の上表面を熱酸化
することにより、薄膜ゲート絶縁膜を構成する酸化膜、
ＣＶＤ窒化膜および窒化酸化膜からなるゲート絶縁膜部
を形成してもよい。また、第２工程において、第２回路
領域の活性領域を熱酸化することにより、厚膜ゲート絶
縁膜を構成する純粋な酸化膜からなるゲート絶縁膜部を
形成する第２工程とを備えていてもよい。
【００３０】上記の製造方法によれば、デュアルオキサ
イドプロセスにおいて、熱酸化を用いて、純粋な酸化膜
からなるゲート絶縁膜部を形成するとともに、２層スタ
ック構造の窒化膜の上表面の欠陥を修復する。そのた
め、１つの熱酸化工程で、第２回路領域のトランジスタ
のＮＢＴＩ特性の劣化を抑制することができるととも
に、第１回路領域の完成された薄膜ゲート絶縁膜におい
てリーク電流が発生するおそれを低減することができ
る。その結果、半導体装置の製造工程の簡略化が図られ
る。
イドプロセスにおいて、熱酸化を用いて、純粋な酸化膜
からなるゲート絶縁膜部を形成するとともに、２層スタ
ック構造の窒化膜の上表面の欠陥を修復する。そのた
め、１つの熱酸化工程で、第２回路領域のトランジスタ
のＮＢＴＩ特性の劣化を抑制することができるととも
に、第１回路領域の完成された薄膜ゲート絶縁膜におい
てリーク電流が発生するおそれを低減することができ
る。その結果、半導体装置の製造工程の簡略化が図られ
る。
【００３１】また、本発明の半導体装置の製造方法は、
第１工程が、第１回路領域の活性領域上および第２回路
領域の活性領域上それぞれに２層構造を形成する工程
と、第２回路領域の活性領域上の２層構造のそれぞれ層
を除去する工程とを含んでいてもよい。
第１工程が、第１回路領域の活性領域上および第２回路
領域の活性領域上それぞれに２層構造を形成する工程
と、第２回路領域の活性領域上の２層構造のそれぞれ層
を除去する工程とを含んでいてもよい。
【００３２】上記の製造方法によれば、第２回路領域
に、酸化膜およびＣＶＤ窒化膜の２層スタック構造を形
成した後で、第２回路領域のＣＶＤ窒化膜を除去する。
そのため、ＣＶＤ窒化膜を除去するときに、酸化膜がＣ
ＶＤ窒化膜の下に存在する。その結果、前述の製造方法
によれば、第２回路領域の活性領域の表面上に直接形成
されたＣＶＤ窒化膜を除去する製造方法に比較して、第
２回路領域の活性領域の表面に欠陥が生じることが抑制
される。
に、酸化膜およびＣＶＤ窒化膜の２層スタック構造を形
成した後で、第２回路領域のＣＶＤ窒化膜を除去する。
そのため、ＣＶＤ窒化膜を除去するときに、酸化膜がＣ
ＶＤ窒化膜の下に存在する。その結果、前述の製造方法
によれば、第２回路領域の活性領域の表面上に直接形成
されたＣＶＤ窒化膜を除去する製造方法に比較して、第
２回路領域の活性領域の表面に欠陥が生じることが抑制
される。
【００３３】また、本発明の半導体装置の製造方法は、
第１工程が、第１回路領域の活性領域上および第２回路
領域の活性領域上それぞれに、酸化膜と、酸化膜の上に
堆積されたＣＶＤ窒化膜と、ＣＶＤ窒化膜の上に堆積さ
れた酸化膜とからなる３層構造を形成する工程を含んで
いてもよい。また、本発明の半導体装置の製造方法は、
第１回路領域の前記３層構造のうちＣＶＤ窒化膜の上の
酸化膜のみを除去する工程と、第２回路領域の３層構造
のそれぞれの層を除去する工程とを含んでいてもよい。
第１工程が、第１回路領域の活性領域上および第２回路
領域の活性領域上それぞれに、酸化膜と、酸化膜の上に
堆積されたＣＶＤ窒化膜と、ＣＶＤ窒化膜の上に堆積さ
れた酸化膜とからなる３層構造を形成する工程を含んで
いてもよい。また、本発明の半導体装置の製造方法は、
第１回路領域の前記３層構造のうちＣＶＤ窒化膜の上の
酸化膜のみを除去する工程と、第２回路領域の３層構造
のそれぞれの層を除去する工程とを含んでいてもよい。
【００３４】上記の製造方法によれば、第２回路領域
に、３層構造を形成した後で、第２回路領域のＣＶＤ窒
化膜を除去する。そのため、ＣＶＤ窒化膜を除去すると
きに、酸化膜がＣＶＤ窒化膜の下に存在する。その結
果、本発明の半導体装置の製造方法によれば、第２回路
領域の活性領域に直接形成されたＣＶＤ窒化膜を除去す
る製造方法に比較して、第２回路領域の活性領域の表面
に欠陥が生じることが抑制される。
に、３層構造を形成した後で、第２回路領域のＣＶＤ窒
化膜を除去する。そのため、ＣＶＤ窒化膜を除去すると
きに、酸化膜がＣＶＤ窒化膜の下に存在する。その結
果、本発明の半導体装置の製造方法によれば、第２回路
領域の活性領域に直接形成されたＣＶＤ窒化膜を除去す
る製造方法に比較して、第２回路領域の活性領域の表面
に欠陥が生じることが抑制される。
【００３５】
【発明の実施の形態】以下、図１〜図１０を用いて本発
明の実施の形態の半導体装置およびその製造方法を説明
する。
明の実施の形態の半導体装置およびその製造方法を説明
する。
【００３６】（実施の形態１）図１〜５を用いて、本実
施の形態の半導体装置およびその製造方法を説明する。
なお、本実施の形態の半導体装置としては、具体的に
は、ロジック回路およびロジック回路とＤＲＡＭ回路と
を混載したいわゆるembeddedＤＲＡＭが考えられる。
施の形態の半導体装置およびその製造方法を説明する。
なお、本実施の形態の半導体装置としては、具体的に
は、ロジック回路およびロジック回路とＤＲＡＭ回路と
を混載したいわゆるembeddedＤＲＡＭが考えられる。
【００３７】まず、本実施の形態の半導体装置の構造
を、図１を用いて説明する。本実施の形態の半導体装置
は、図１に示すように、本発明の第１回路領域の一例と
してコア回路領域が、半導体基板（シリコン基板）の主
表面の熱酸化により形成された酸化膜３と、酸化膜３の
上に形成されたＣＶＤ窒化膜４と、ＣＶＤ酸化膜の上表
面が酸化されて形成された窒化酸化膜５とを有する３層
構造３４５の薄膜ゲート絶縁膜で形成されたトランジス
タを含んでいる。なお、酸化膜３は、ＣＶＤ（Chemical
Vapor Deposition）等のように酸素を含む気体が堆
積させて形成されたものであってもい。また、ＣＶＤ窒
化膜４は、いわゆるＣＶＤ法により窒素を含む気体が酸
化膜３の上に除々に堆積されて形成されたものである。
を、図１を用いて説明する。本実施の形態の半導体装置
は、図１に示すように、本発明の第１回路領域の一例と
してコア回路領域が、半導体基板（シリコン基板）の主
表面の熱酸化により形成された酸化膜３と、酸化膜３の
上に形成されたＣＶＤ窒化膜４と、ＣＶＤ酸化膜の上表
面が酸化されて形成された窒化酸化膜５とを有する３層
構造３４５の薄膜ゲート絶縁膜で形成されたトランジス
タを含んでいる。なお、酸化膜３は、ＣＶＤ（Chemical
Vapor Deposition）等のように酸素を含む気体が堆
積させて形成されたものであってもい。また、ＣＶＤ窒
化膜４は、いわゆるＣＶＤ法により窒素を含む気体が酸
化膜３の上に除々に堆積されて形成されたものである。
【００３８】また、本実施の形態の半導体装置は、図１
に示すように、本発明の第２回路領域の一例としてのＩ
／Ｏ回路領域が、純粋な酸化膜２３で形成された厚膜の
ゲート絶縁膜を有するトランジスタを含んでいる。
に示すように、本発明の第２回路領域の一例としてのＩ
／Ｏ回路領域が、純粋な酸化膜２３で形成された厚膜の
ゲート絶縁膜を有するトランジスタを含んでいる。
【００３９】上記のような構成を有することにより、Ｉ
／Ｏ回路のトランジスタの厚膜ゲート絶縁膜が、純粋な
酸化膜２３であるため、言い換えれば窒化されていない
ため、ＮＢＴＩ特性の劣化を抑制することができる。
／Ｏ回路のトランジスタの厚膜ゲート絶縁膜が、純粋な
酸化膜２３であるため、言い換えれば窒化されていない
ため、ＮＢＴＩ特性の劣化を抑制することができる。
【００４０】また、コア回路領域のトランジスタの薄膜
ゲート絶縁膜が、酸化膜３、ＣＶＤ４および窒化酸化膜
５の３層構造３４５であるため、すなわちＣＶＤ窒化膜
４を酸化膜３と窒化酸化膜５とで挟む構造であるため、
ソース／ドレイン領域へのボロンの注入工程において、
薄膜ゲート絶縁膜をボロンが突き抜けてしまうことが抑
制される。それにより、コア回路のトランジスタのしき
い値電圧の調整が容易になるとともに薄膜ゲート絶縁膜
の信頼性が向上する。
ゲート絶縁膜が、酸化膜３、ＣＶＤ４および窒化酸化膜
５の３層構造３４５であるため、すなわちＣＶＤ窒化膜
４を酸化膜３と窒化酸化膜５とで挟む構造であるため、
ソース／ドレイン領域へのボロンの注入工程において、
薄膜ゲート絶縁膜をボロンが突き抜けてしまうことが抑
制される。それにより、コア回路のトランジスタのしき
い値電圧の調整が容易になるとともに薄膜ゲート絶縁膜
の信頼性が向上する。
【００４１】さらに、窒化膜４とチャネル領域との間に
酸化膜３が設けられているため、すなわちゲート絶縁膜
とチャネル領域との界面近傍の窒素濃度が低いため、コ
ア回路領域のトランジスタのＮＢＴＩ特性の劣化を抑制
することができる。
酸化膜３が設けられているため、すなわちゲート絶縁膜
とチャネル領域との界面近傍の窒素濃度が低いため、コ
ア回路領域のトランジスタのＮＢＴＩ特性の劣化を抑制
することができる。
【００４２】また、本実施の形態の半導体装置の構造に
より得られる効果をより具体的に説明するための比較例
として、たとえば、酸化膜３およびＣＶＤ窒化膜４の２
層構造に対応する２層構造を有する薄膜ゲート絶縁膜
が、酸化膜の上表面が熱窒化されることにより形成され
る半導体装置が考えられる。この比較例の半導体装置の
酸化膜および窒化酸化膜の２層構造を有する薄膜ゲート
絶縁膜は、熱窒化により、酸化膜の上表面だけでなく、
活性領域と酸化膜との界面近傍にも窒素が偏析するおそ
れがある。本実施の形態の半導体装置の酸化膜３および
ＣＶＤ窒化膜４の２層構造が、酸化膜３の上表面の熱窒
化のように、酸化膜の上表面に熱エネルギを用いて窒素
を結合させるのではなく、ＣＶＤの作用を利用して、酸
化膜３の上に窒素を含む気体が除々に堆積されてＣＶＤ
窒化膜４が形成される。そのため、ＣＶＤ窒化膜４の窒
素が酸化膜内に拡散する量は極めて小さい。その結果、
活性領域と酸化膜３との界面近傍にも窒素が偏析するお
それが極めて低い。したがって、第１回路領域のトラン
ジスタのＮＢＴＩ特性の劣化をより確実に抑制すること
ができる。
より得られる効果をより具体的に説明するための比較例
として、たとえば、酸化膜３およびＣＶＤ窒化膜４の２
層構造に対応する２層構造を有する薄膜ゲート絶縁膜
が、酸化膜の上表面が熱窒化されることにより形成され
る半導体装置が考えられる。この比較例の半導体装置の
酸化膜および窒化酸化膜の２層構造を有する薄膜ゲート
絶縁膜は、熱窒化により、酸化膜の上表面だけでなく、
活性領域と酸化膜との界面近傍にも窒素が偏析するおそ
れがある。本実施の形態の半導体装置の酸化膜３および
ＣＶＤ窒化膜４の２層構造が、酸化膜３の上表面の熱窒
化のように、酸化膜の上表面に熱エネルギを用いて窒素
を結合させるのではなく、ＣＶＤの作用を利用して、酸
化膜３の上に窒素を含む気体が除々に堆積されてＣＶＤ
窒化膜４が形成される。そのため、ＣＶＤ窒化膜４の窒
素が酸化膜内に拡散する量は極めて小さい。その結果、
活性領域と酸化膜３との界面近傍にも窒素が偏析するお
それが極めて低い。したがって、第１回路領域のトラン
ジスタのＮＢＴＩ特性の劣化をより確実に抑制すること
ができる。
【００４３】次に、実施の形態の半導体装置のロジック
回路の製造方法で用いられるデュアルゲートプロセスに
ついて説明する。
回路の製造方法で用いられるデュアルゲートプロセスに
ついて説明する。
【００４４】図２に示すように、本実施の形態のデュア
ルオキサイドプロセスにおいては、まず、コア回路領域
において、活性領域としての半導体基板５０を取り囲む
ように素子分離領域としての分離絶縁膜１を形成すると
ともに、Ｉ／Ｏ領域において、活性領域としての半導体
基板５０を取り囲むように素子分離領域としての分離絶
縁膜１０を形成する。次に、コア回路領域の活性領域に
下敷酸化膜２を形成するとともに、Ｉ／Ｏ領域の活性領
域に下敷酸化膜１２を形成する。
ルオキサイドプロセスにおいては、まず、コア回路領域
において、活性領域としての半導体基板５０を取り囲む
ように素子分離領域としての分離絶縁膜１を形成すると
ともに、Ｉ／Ｏ領域において、活性領域としての半導体
基板５０を取り囲むように素子分離領域としての分離絶
縁膜１０を形成する。次に、コア回路領域の活性領域に
下敷酸化膜２を形成するとともに、Ｉ／Ｏ領域の活性領
域に下敷酸化膜１２を形成する。
【００４５】その後、コア回路領域の活性領域の下敷酸
化膜２およびＩ／Ｏ領域の活性領域の下敷酸化膜１２そ
れぞれの上からイオン注入処理を行なって、コア回路領
域のトランジスタおよびＩ／Ｏ回路領域のトランジスタ
それぞれが完成されたときのしきい値電圧を調整しなが
ら、コア回路領域のチャネル領域およびＩ／Ｏ領域のチ
ャネル領域を形成する。
化膜２およびＩ／Ｏ領域の活性領域の下敷酸化膜１２そ
れぞれの上からイオン注入処理を行なって、コア回路領
域のトランジスタおよびＩ／Ｏ回路領域のトランジスタ
それぞれが完成されたときのしきい値電圧を調整しなが
ら、コア回路領域のチャネル領域およびＩ／Ｏ領域のチ
ャネル領域を形成する。
【００４６】次に、図３に示すように、素子分離絶縁膜
１，１０の上表面とともに、コア回路領域の下敷酸化膜
２およびＩ／Ｏ回路領域の下敷酸化膜１２を除去する。
その後、コア回路領域およびＩ／Ｏ回路領域それぞれの
活性領域の適切な洗浄処理を行なう。その後、半導体基
板５０の一例のシリコン基板を酸化するか、または、Ｓ
ｉＨ2Ｃｌ2とＮ2Ｏを原料ガスとしたＣＶＤ法を用い
て、コア回路領域の活性領域に酸化膜３を形成するとと
もに、Ｉ／Ｏ回路領域の活性領域に酸化膜１３を形成す
る。
１，１０の上表面とともに、コア回路領域の下敷酸化膜
２およびＩ／Ｏ回路領域の下敷酸化膜１２を除去する。
その後、コア回路領域およびＩ／Ｏ回路領域それぞれの
活性領域の適切な洗浄処理を行なう。その後、半導体基
板５０の一例のシリコン基板を酸化するか、または、Ｓ
ｉＨ2Ｃｌ2とＮ2Ｏを原料ガスとしたＣＶＤ法を用い
て、コア回路領域の活性領域に酸化膜３を形成するとと
もに、Ｉ／Ｏ回路領域の活性領域に酸化膜１３を形成す
る。
【００４７】酸化膜３，１３それぞれを形成した後、た
とえば、ＳｉＨ2Ｃｌ2とＮＨ3とを原料ガスとしたＣＶ
Ｄ法により酸化膜の上にＣＶＤ窒化膜４を堆積するとと
もに、酸化膜１３の上にＣＶＤ窒化膜１４を堆積する。
それにより、コア回路領域の活性領域に酸化膜３および
ＣＶＤ窒化膜４の薄膜の２層スタック構造３４を形成す
るとともに、Ｉ／Ｏ回路領域それぞれに酸化膜１３およ
びＣＶＤ窒化膜１４の薄膜の２層構造１３４を形成す
る。
とえば、ＳｉＨ2Ｃｌ2とＮＨ3とを原料ガスとしたＣＶ
Ｄ法により酸化膜の上にＣＶＤ窒化膜４を堆積するとと
もに、酸化膜１３の上にＣＶＤ窒化膜１４を堆積する。
それにより、コア回路領域の活性領域に酸化膜３および
ＣＶＤ窒化膜４の薄膜の２層スタック構造３４を形成す
るとともに、Ｉ／Ｏ回路領域それぞれに酸化膜１３およ
びＣＶＤ窒化膜１４の薄膜の２層構造１３４を形成す
る。
【００４８】次に、図４に示すように、コア回路領域に
フォトレジスト膜６を形成して、Ｉ／Ｏ回路領域に形成
された酸化膜１３およびＣＶＤ窒化膜１４の２層構造１
３４を除去し、かつ、コア回路領域に形成された酸化膜
３および窒化膜４の２層構造３４を残すように、選択的
にエッチングする。
フォトレジスト膜６を形成して、Ｉ／Ｏ回路領域に形成
された酸化膜１３およびＣＶＤ窒化膜１４の２層構造１
３４を除去し、かつ、コア回路領域に形成された酸化膜
３および窒化膜４の２層構造３４を残すように、選択的
にエッチングする。
【００４９】その後、図５に示すように、Ｉ／Ｏ回路領
域の適切な洗浄処理の行なった後、Ｉ／Ｏ回路領域の半
導体基板５０としてのシリコン基板の活性領域の表面を
熱酸化することで、Ｉ／Ｏ回路領域に窒素を含まない純
粋な酸化膜２３で形成された厚膜ゲート絶縁膜を形成す
る。
域の適切な洗浄処理の行なった後、Ｉ／Ｏ回路領域の半
導体基板５０としてのシリコン基板の活性領域の表面を
熱酸化することで、Ｉ／Ｏ回路領域に窒素を含まない純
粋な酸化膜２３で形成された厚膜ゲート絶縁膜を形成す
る。
【００５０】このとき、図５に示すように、コア回路領
域は最初に形成された酸化膜３およびＣＶＤ窒化膜４の
２層構造３４のＣＶＤ窒化膜４の表面が酸化されて酸化
膜３、ＣＶＤ窒化膜４および窒化酸化膜５の３層構造３
４５が形成される。それにより、ＣＶＤ窒化膜４のウィ
ークスポットが修復されるため、形成された薄膜ゲート
絶縁膜にリーク電流が生じるおそれが低減される。ま
た、Ｉ／Ｏ回路領域では活性領域の表面が酸化されて純
粋な酸化膜２３からなるゲート絶縁膜が形成されるた
め、Ｉ／Ｏ領域のトランジスタのＮＢＴＩ特性が向上す
る。
域は最初に形成された酸化膜３およびＣＶＤ窒化膜４の
２層構造３４のＣＶＤ窒化膜４の表面が酸化されて酸化
膜３、ＣＶＤ窒化膜４および窒化酸化膜５の３層構造３
４５が形成される。それにより、ＣＶＤ窒化膜４のウィ
ークスポットが修復されるため、形成された薄膜ゲート
絶縁膜にリーク電流が生じるおそれが低減される。ま
た、Ｉ／Ｏ回路領域では活性領域の表面が酸化されて純
粋な酸化膜２３からなるゲート絶縁膜が形成されるた
め、Ｉ／Ｏ領域のトランジスタのＮＢＴＩ特性が向上す
る。
【００５１】また、図１に示すように、コア回路領域お
よびＩ／Ｏ回路領域それぞれに、ポリシリコン膜を堆積
した後、写真製版とドライエッチングとにより、コア回
路領域の活性領域上にはゲート電極７を形成するととも
に、Ｉ／Ｏ回路領域の活性領域上にはゲート電極１７を
形成する。
よびＩ／Ｏ回路領域それぞれに、ポリシリコン膜を堆積
した後、写真製版とドライエッチングとにより、コア回
路領域の活性領域上にはゲート電極７を形成するととも
に、Ｉ／Ｏ回路領域の活性領域上にはゲート電極１７を
形成する。
【００５２】上記本実施の形態の半導体装置の製造方法
によれば、第２回路領域に、酸化膜３およびＣＶＤ窒化
膜４の２層構造３４を形成した後で、第２回路領域のＣ
ＶＤ窒化膜４を除去する。そのため、ＣＶＤ窒化膜４を
除去するときに、酸化膜３がＣＶＤ窒化膜４の下に存在
する。その結果、本実施の形態の半導体装置の製造方法
によれば、第２回路領域の活性領域の表面上に直接形成
されたＣＶＤ窒化膜を除去する製造方法に比較して、第
２回路領域の活性領域の表面に欠陥が生じることが抑制
される。
によれば、第２回路領域に、酸化膜３およびＣＶＤ窒化
膜４の２層構造３４を形成した後で、第２回路領域のＣ
ＶＤ窒化膜４を除去する。そのため、ＣＶＤ窒化膜４を
除去するときに、酸化膜３がＣＶＤ窒化膜４の下に存在
する。その結果、本実施の形態の半導体装置の製造方法
によれば、第２回路領域の活性領域の表面上に直接形成
されたＣＶＤ窒化膜を除去する製造方法に比較して、第
２回路領域の活性領域の表面に欠陥が生じることが抑制
される。
【００５３】（実施の形態２）次に、実施の形態２の半
導体装置の製造方法を用いて説明する。本実施の形態の
半導体装置の製造方法は、Ｉ／Ｏ回路領域に形成された
酸化膜／ＣＶＤ窒化膜の２層構造を除去し、コア回路領
域に形成された酸化膜およびＣＶＤ窒化膜の２層構造の
みを残す方法が、実施の形態１の半導体装置の製造方法
とは異なる。以下、図６〜図１０を用いて、より具体的
に本実施の形態の半導体装置の製造方法を説明する。
導体装置の製造方法を用いて説明する。本実施の形態の
半導体装置の製造方法は、Ｉ／Ｏ回路領域に形成された
酸化膜／ＣＶＤ窒化膜の２層構造を除去し、コア回路領
域に形成された酸化膜およびＣＶＤ窒化膜の２層構造の
みを残す方法が、実施の形態１の半導体装置の製造方法
とは異なる。以下、図６〜図１０を用いて、より具体的
に本実施の形態の半導体装置の製造方法を説明する。
【００５４】まず、図３に示すように、コア回路領域に
酸化膜３およびＣＶＤ窒化膜４の２層構造３４を形成す
るとともに、Ｉ／Ｏ回路領域に酸化膜１３およびＣＶＤ
窒化膜１４の２層構造１３４を形成する。
酸化膜３およびＣＶＤ窒化膜４の２層構造３４を形成す
るとともに、Ｉ／Ｏ回路領域に酸化膜１３およびＣＶＤ
窒化膜１４の２層構造１３４を形成する。
【００５５】続いて、図６に示すように、コア回路領域
の活性領域およびＩ／Ｏ回路領域の活性領域それぞれ
に、たとえば、ＴＥＯＳ（Tetra Etyle Orthro Silicat
e）酸化膜２５，１５を堆積して、３層構造３４２５，
３４１５をそれぞれ形成する。その後、図７に示すよう
に、写真製版を用いて、コア回路領域の活性領域をフォ
トレジスト膜６で覆う。
の活性領域およびＩ／Ｏ回路領域の活性領域それぞれ
に、たとえば、ＴＥＯＳ（Tetra Etyle Orthro Silicat
e）酸化膜２５，１５を堆積して、３層構造３４２５，
３４１５をそれぞれ形成する。その後、図７に示すよう
に、写真製版を用いて、コア回路領域の活性領域をフォ
トレジスト膜６で覆う。
【００５６】次に、フッ酸を用いたウエットエッチング
によりフォトレジスト膜６をマスクとして、コア回路領
域のＴＥＯＳ酸化膜２５およびＩ／Ｏ回路領域のＴＥＯ
Ｓ酸化膜１５をエッチングする。ＴＥＯＳ酸化膜２５の
下のＣＶＤ窒化膜４およびＴＥＯＳ酸化膜１５の下のＣ
ＶＤ窒化膜１４はフッ酸ではエッチングされにくいの
で、図８に示すように、コア回路領域のフォトレジスト
膜６に覆われていない領域のＴＥＯＳ酸化膜２５および
Ｉ／Ｏ回路領域のＴＥＯＳ酸化膜１５のみを選択的に除
去することができる。
によりフォトレジスト膜６をマスクとして、コア回路領
域のＴＥＯＳ酸化膜２５およびＩ／Ｏ回路領域のＴＥＯ
Ｓ酸化膜１５をエッチングする。ＴＥＯＳ酸化膜２５の
下のＣＶＤ窒化膜４およびＴＥＯＳ酸化膜１５の下のＣ
ＶＤ窒化膜１４はフッ酸ではエッチングされにくいの
で、図８に示すように、コア回路領域のフォトレジスト
膜６に覆われていない領域のＴＥＯＳ酸化膜２５および
Ｉ／Ｏ回路領域のＴＥＯＳ酸化膜１５のみを選択的に除
去することができる。
【００５７】その後、フォトレジスト膜６を除去した
後、前述のＴＥＯＳ酸化膜２５をマスクとして、熱リン
酸を用いて、コア回路領域のＣＶＤ窒化膜４およびＩ／
Ｏ回路領域のＣＶＤ窒化膜１４をエッチングする。コア
回路領域で露出するＴＥＯＳ酸化膜２５やＩ／Ｏ回路領
域の窒化膜１４の下の酸化膜１３は熱リン酸ではエッチ
ングされにくいので、熱リン酸を用いて、図９に示すよ
うに、コア回路領域のＴＥＯＳ酸化膜２５に覆われてい
ない領域のＣＶＤ窒化膜４およびＩ／Ｏ回路領域のＣＶ
Ｄ窒化膜１４のみを選択的に除去することができる。
後、前述のＴＥＯＳ酸化膜２５をマスクとして、熱リン
酸を用いて、コア回路領域のＣＶＤ窒化膜４およびＩ／
Ｏ回路領域のＣＶＤ窒化膜１４をエッチングする。コア
回路領域で露出するＴＥＯＳ酸化膜２５やＩ／Ｏ回路領
域の窒化膜１４の下の酸化膜１３は熱リン酸ではエッチ
ングされにくいので、熱リン酸を用いて、図９に示すよ
うに、コア回路領域のＴＥＯＳ酸化膜２５に覆われてい
ない領域のＣＶＤ窒化膜４およびＩ／Ｏ回路領域のＣＶ
Ｄ窒化膜１４のみを選択的に除去することができる。
【００５８】次に、図１０に示すように、フッ酸を用い
てコア回路領域のＴＥＯＳ酸化膜２５とＩ／Ｏ回路領域
の酸化膜１３をエッチングする。なお、コア回路領域の
ＴＥＯＳ酸化膜２５の下のＣＶＤ窒化膜４はフッ酸では
エッチングされにくいので、コア回路領域では窒化膜４
をストッパとしてＴＥＯＳ酸化膜２５のみを選択的に除
去することができる。このようにして、コア回路領域に
は、酸化膜３およびＣＶＤ窒化膜４からなる２層構造３
４を残すとともに、Ｉ／Ｏ回路領域に形成された酸化膜
１３、ＣＶＤ窒化膜１４およびＴＥＯＳ酸化膜１５の３
層構造３４１５全てを除去することができる。
てコア回路領域のＴＥＯＳ酸化膜２５とＩ／Ｏ回路領域
の酸化膜１３をエッチングする。なお、コア回路領域の
ＴＥＯＳ酸化膜２５の下のＣＶＤ窒化膜４はフッ酸では
エッチングされにくいので、コア回路領域では窒化膜４
をストッパとしてＴＥＯＳ酸化膜２５のみを選択的に除
去することができる。このようにして、コア回路領域に
は、酸化膜３およびＣＶＤ窒化膜４からなる２層構造３
４を残すとともに、Ｉ／Ｏ回路領域に形成された酸化膜
１３、ＣＶＤ窒化膜１４およびＴＥＯＳ酸化膜１５の３
層構造３４１５全てを除去することができる。
【００５９】その後、実施の形態１の半導体装置の製造
方法と同様に、図５に示すように、コア回路領域では、
最初に形成された酸化膜３およびＣＶＤ窒化膜４の２層
構造３４の窒化膜４の表面が酸化されて酸化膜３、ＣＶ
Ｄ窒化膜４および窒化酸化膜５の３層構造３４５が形成
される。それにより、ＣＶＤ窒化膜４のウィークスポッ
トが修復されるため、形成された薄膜ゲート絶縁膜のリ
ーク電流が低減される。また、Ｉ／Ｏ回路領域では活性
領域の表面が酸化されて純粋な酸化膜２３からなるゲー
ト絶縁膜が形成されるため、Ｉ／Ｏ領域のトランジスタ
のＮＢＴＩ特性が向上する。
方法と同様に、図５に示すように、コア回路領域では、
最初に形成された酸化膜３およびＣＶＤ窒化膜４の２層
構造３４の窒化膜４の表面が酸化されて酸化膜３、ＣＶ
Ｄ窒化膜４および窒化酸化膜５の３層構造３４５が形成
される。それにより、ＣＶＤ窒化膜４のウィークスポッ
トが修復されるため、形成された薄膜ゲート絶縁膜のリ
ーク電流が低減される。また、Ｉ／Ｏ回路領域では活性
領域の表面が酸化されて純粋な酸化膜２３からなるゲー
ト絶縁膜が形成されるため、Ｉ／Ｏ領域のトランジスタ
のＮＢＴＩ特性が向上する。
【００６０】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、第２回路領域のトランジスのＮＢＴＩ特性の劣化を
抑制するとともに、第１回路領域のトランジスタのしき
い値電圧を適切に調整することが可能となるとともにゲ
ート絶縁膜の信頼性を向上させることができ、かつ第１
回路領域のトランジスタのＮＢＴＩ特性の劣化を抑制す
ることが可能となる。
ば、第２回路領域のトランジスのＮＢＴＩ特性の劣化を
抑制するとともに、第１回路領域のトランジスタのしき
い値電圧を適切に調整することが可能となるとともにゲ
ート絶縁膜の信頼性を向上させることができ、かつ第１
回路領域のトランジスタのＮＢＴＩ特性の劣化を抑制す
ることが可能となる。
【００６２】さらに、酸化膜と窒化酸化膜との２層構造
を有するゲート絶縁膜部を有するトランジスタを含む半
導体装置およびその製造方法に比較して、本発明の半導
体装置の製造方法によれば、ＣＶＤ窒化膜を含む２層構
造のゲート絶縁膜部を有するため、第１回路領域のトラ
ンジスタのＮＢＴＩ特性の劣化をより確実に抑制するこ
とができる。
を有するゲート絶縁膜部を有するトランジスタを含む半
導体装置およびその製造方法に比較して、本発明の半導
体装置の製造方法によれば、ＣＶＤ窒化膜を含む２層構
造のゲート絶縁膜部を有するため、第１回路領域のトラ
ンジスタのＮＢＴＩ特性の劣化をより確実に抑制するこ
とができる。
【図１】 実施の形態１の半導体装置の構造を説明する
ための図である。
ための図である。
【図２】 実施の形態１の半導体装置の製造方法を説明
するための図である。
するための図である。
【図３】 実施の形態１の半導体装置の製造方法を説明
するための図である。
するための図である。
【図４】 実施の形態１の半導体装置の製造方法を説明
するための図である。
するための図である。
【図５】 実施の形態１の半導体装置の製造方法を説明
するための図である。
するための図である。
【図６】 実施の形態２の半導体装置の製造方法を説明
するための図である。
するための図である。
【図７】 実施の形態２の半導体装置の製造方法を説明
するための図である。
するための図である。
【図８】 実施の形態２の半導体装置の製造方法を説明
するための図である。
するための図である。
【図９】 実施の形態２の半導体装置の製造方法を説明
するための図である。
するための図である。
【図１０】 実施の形態２の半導体装置の製造方法を説
明するための図である。
明するための図である。
【図１１】 従来の半導体装置の製造方法を説明するた
めの図である。
めの図である。
【図１２】 従来の半導体装置の製造方法を説明するた
めの図である。
めの図である。
【図１３】 従来の半導体装置の製造方法を説明するた
めの図である。
めの図である。
【図１４】 従来の半導体装置の製造方法を説明するた
めの図である。
めの図である。
【図１５】 従来の半導体装置の製造方法を説明するた
めの図である。
めの図である。
１ 素子分離絶縁膜、２ 下敷酸化膜、３ 酸化膜、４
ＣＶＤ窒化膜、５窒化酸化膜、６ フォトレジスト、
７ ゲート電極、１０ 素子分離絶縁膜、１２ 下敷酸
化膜、１３ 酸化膜、１４ ＣＶＤ窒化膜、１７ ゲー
ト電極、２５ＴＥＯＳ酸化膜、３４，１３４，１０４５
２層構造、３４５，３４２５，３４１５ ３層構造、
５０，１００ 半導体基板。
ＣＶＤ窒化膜、５窒化酸化膜、６ フォトレジスト、
７ ゲート電極、１０ 素子分離絶縁膜、１２ 下敷酸
化膜、１３ 酸化膜、１４ ＣＶＤ窒化膜、１７ ゲー
ト電極、２５ＴＥＯＳ酸化膜、３４，１３４，１０４５
２層構造、３４５，３４２５，３４１５ ３層構造、
５０，１００ 半導体基板。
Claims (4)
- 【請求項１】 同一ウェハ上において第１回路領域に含
まれるトランジスタの薄膜ゲート絶縁膜と、該薄膜ゲー
ト絶縁膜よりも膜厚が大きな第２回路領域に含まれるト
ランジスタの厚膜ゲート絶縁膜と、を形成するデュアル
オキサイドプロセスを含む半導体装置の製造方法であっ
て、 前記第１回路領域に、下から順に酸化膜とＣＶＤ窒化膜
とが重ねされた２層構造を有する薄膜ゲート絶縁膜を含
むトランジスタを形成し、かつ、第２回路領域に、前記
第１回路領域のトランジスタよりも高い駆動電圧で用い
られ、膜厚が前記薄膜ゲート絶縁膜より大きい純粋な酸
化膜を有する厚膜ゲート絶縁膜を含むトランジスタを形
成する、半導体装置の製造方法。 - 【請求項２】 前記第１回路領域の活性領域上に前記２
層構造を形成するとともに、前記第２回路領域の活性領
域を露出させる第１工程と、 前記ＣＶＤ窒化膜の上表面を熱酸化することにより、前
記薄膜ゲート絶縁膜を構成する酸化膜、ＣＶＤ窒化膜お
よび窒化酸化膜からなるゲート絶縁膜部を形成するとと
もに、前記第２回路領域の活性領域を熱酸化することに
より、前記厚膜ゲート絶縁膜を構成する純粋な酸化膜か
らなるゲート絶縁膜部を形成する第２工程とを備えた、
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１工程は、 前記第１回路領域の活性領域上および前記第２回路領域
の活性領域上それぞれに前記２層構造を形成する工程
と、 前記第２回路領域の活性領域上の前記２層構造のそれぞ
れ層を除去する工程とを含む、請求項１または２に記載
の半導体装置の製造方法。 - 【請求項４】 前記第１工程は、 前記第１回路領域の活性領域上および前記第２回路領域
の活性領域上それぞれに、酸化膜と、該酸化膜の上に堆
積されたＣＶＤ窒化膜と、該ＣＶＤ窒化膜の上に堆積さ
れた酸化膜からなる３層構造を形成する工程と、 前記第１回路領域の前記３層構造のうち前記窒化酸化膜
のみを除去する工程と、 前記第２回路領域の前記３層構造のそれぞれの層を除去
する工程とを含む、請求項１または２に記載の半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002117915A JP2003318277A (ja) | 2002-04-19 | 2002-04-19 | 半導体装置の製造方法 |
| US10/274,109 US20030199140A1 (en) | 2002-04-19 | 2002-10-21 | Method of manufacturing semiconductor device |
| TW091124367A TW564525B (en) | 2002-04-19 | 2002-10-22 | Method of manufacturing semiconductor device |
| KR1020020081217A KR20030083560A (ko) | 2002-04-19 | 2002-12-18 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002117915A JP2003318277A (ja) | 2002-04-19 | 2002-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003318277A true JP2003318277A (ja) | 2003-11-07 |
Family
ID=29207843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002117915A Withdrawn JP2003318277A (ja) | 2002-04-19 | 2002-04-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030199140A1 (ja) |
| JP (1) | JP2003318277A (ja) |
| KR (1) | KR20030083560A (ja) |
| TW (1) | TW564525B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100836766B1 (ko) * | 2007-01-22 | 2008-06-10 | 삼성전자주식회사 | 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262455B1 (en) * | 1999-11-02 | 2001-07-17 | Philips Semiconductor, Inc. | Method of forming dual gate oxide layers of varying thickness on a single substrate |
| US6297103B1 (en) * | 2000-02-28 | 2001-10-02 | Micron Technology, Inc. | Structure and method for dual gate oxide thicknesses |
| KR100364600B1 (ko) * | 2001-02-12 | 2002-12-16 | 삼성전자 주식회사 | 반도체 소자 제조방법 |
-
2002
- 2002-04-19 JP JP2002117915A patent/JP2003318277A/ja not_active Withdrawn
- 2002-10-21 US US10/274,109 patent/US20030199140A1/en not_active Abandoned
- 2002-10-22 TW TW091124367A patent/TW564525B/zh active
- 2002-12-18 KR KR1020020081217A patent/KR20030083560A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253499A (ja) * | 2005-03-11 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030199140A1 (en) | 2003-10-23 |
| KR20030083560A (ko) | 2003-10-30 |
| TW564525B (en) | 2003-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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