JP2003318277A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003318277A JP2002117915A JP2002117915A JP2003318277A JP 2003318277 A JP2003318277 A JP 2003318277A JP 2002117915 A JP2002117915 A JP 2002117915A JP 2002117915 A JP2002117915 A JP 2002117915A JP 2003318277 A JP2003318277 A JP 2003318277A
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oxide film
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gate insulating
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  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 I/O回路領域のトランジスのNBTI特性
の劣化を抑制するとともに、コア回路領域のトランジス
タのしきい値電圧を適切に調整することが可能となると
ともにゲート絶縁膜の信頼性を向上させることができ、
かつコア回路領域のトランジスタのNBTI特性の劣化
を抑制することが可能な半導体装置の製造方法を提供す
る。 【解決手段】 コア回路領域のトランジスタの薄膜ゲー
ト絶縁膜を、半導体基板(シリコン基板)の主表面の熱
酸化により形成された酸化膜3と、酸化膜3の上に形成
されたCVD窒化膜4と、CVD酸化膜の上表面が酸化
されて形成された窒化酸化膜5とを有する3層構造34
5で形成するとともに、I/O回路領域のトランジスタ
の厚膜ゲート絶縁膜を、純粋な酸化膜23で形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、第1回路領域に含
まれるトランジスタの薄膜ゲート絶縁膜と、第2回路領
域に含まれるトランジスタの厚膜ゲート絶縁膜とを備え
た半導体装置の製造方法に関するものである。
【0002】
【従来の技術】従来から、ロジック回路およびロジック
回路とDRAM(Dynamic Random Access Memory)回路
を混載した半導体装置すなわちシステムLSI(Large
ScaleIntegration)、いわゆるembeddedDRAM(以
下、「eRAM」と称する。)が製造されている。この
ロジック回路の製造方法の一部については以下に簡単に
説明する。
【0003】ロジック回路では、第1回路領域のトラン
ジスタで使用される薄膜ゲート絶縁膜と第2回路領域の
トランジスタで使用される厚膜ゲート絶縁膜との2種類
のゲート絶縁膜が用いられる。
【0004】第1回路領域の一例として、コア回路領域
を挙げ、また、第2回路領域の一例として、入出力回路
およびアナログ回路を含む領域(以下、「I/O回路領
域」と称する。)を挙げて、以下、従来の技術を説明す
る。
【0005】第2回路領域の一例としてのI/O回路領
域のトランジスタは、たとえば、3.3V程度の電源電
圧で駆動されるため、1.5V程度の電源電圧で駆動さ
れる第1回路領域の一例としてのコア回路領域のトラン
ジスタに比べて、膜厚が大きなゲート絶縁膜が用いられ
る。この2種類のゲート絶縁膜を同一ウェハ上に形成す
るために、デュアルオキサイドプロセスが用いられる。
以下、デュアルオキサイドプロセスについて説明する。
【0006】従来のデュアルオキサイドプロセスにおい
ては、まず、図11に示すように、コア回路領域におい
て、半導体基板100のうちの素子形成領域(活性領
域)を取り囲むように素子分離領域としての分離絶縁膜
101を形成するとともに、I/O回路領域において、
半導体基板100のうちの素子形成領域(活性領域)を
取り囲むように素子分離領域としての分離絶縁膜110
を形成する。
【0007】次に、コア回路領域の活性領域に下敷酸化
膜102を形成するとともに、I/O回路領域の活性領
域に下敷酸化膜112を形成する。
【0008】次に、コア回路領域の活性領域の下敷酸化
膜102およびI/O領域の活性領域の下敷酸化膜11
2それぞれの上からイオン注入処理を行なって、コア回
路領域のトランジスタおよびI/O回路領域のトランジ
スタそれぞれが完成されたときのしきい値電圧を調整し
ながら、コア回路領域のチャネル領域となる領域および
I/O領域のチャネル領域となる領域を形成する。
【0009】次に、素子分離絶縁膜101,110の表
面とともに、コア回路領域の下敷酸化膜102およびI
/O回路領域の下敷酸化膜112それぞれを除去する。
その後、コア回路領域の活性領域の表面およびI/O回
路領域の活性領域の表面それぞれを適切に洗浄処理す
る。次に、図12に示すように、コア回路領域の活性領
域に熱酸化膜103を形成するとともに、I/O回路領
域の活性領域に熱酸化膜113を形成する。
【0010】その後、図13に示すように、写真製版を
行なってI/O回路領域の活性領域のみをフォトレジス
ト膜116で覆う。フォトレジスト膜116をマスクと
してコア回路領域に形成された熱酸化膜103をフッ酸
を用いてエッチングし、I/O回路領域に形成された熱
酸化膜113のみを残すようにする。
【0011】次に、図14に示すように、コア回路領域
の活性領域の適切な洗浄処理を行なってから、コア回路
領域に、後述するI/O回路領域に形成される厚膜ゲー
ト絶縁膜よりも膜厚が小さい薄膜ゲート絶縁膜を形成す
る。このとき、後述する理由により、薄膜ゲート絶縁膜
には、窒素濃度が高い層104と酸素濃度が高い層10
5とを含む窒化酸化膜1045が用いられる。
【0012】また、図14に示すように、I/O回路領
域には、最初に形成された熱酸化膜113の下部に薄膜
ゲート絶縁膜を構成する窒化酸化膜1045が形成され
る。そのため、窒化酸化膜1045の中に含まれる窒素
が活性領域の近傍に偏析した積層ゲート絶縁膜1345
が形成される。
【0013】次に、コア回路領域の活性領域およびI/
O回路領域の活性領域それぞれ上に、ポリシリコン膜を
堆積した後、写真製版とドライエッチングとを用いて、
コア回路領域の活性領域上にゲート電極107を形成す
るとともに、I/O回路領域の活性領域上にゲート電極
117を形成する。それにより、図15に示すように、
NチャネルトランジスタにはN型のゲート電極が形成さ
れ、かつ、PチャネルトランジスタにはP型のゲート電
極が形成されたデュアルゲート構造が形成される。な
お、N型またはP型のゲート電極は、コア回路領域の活
性領域およびI/O回路領域の活性領域それぞれのトラ
ンジスタのソース/ドレイン領域を形成するときに、N
型またはP型のドーパントをイオン注入することによっ
て形成される。
【0014】ここで、ドーパントとして用いられる不純
物(たとえば、P型のドーパントのボロン)には、酸化
膜中の拡散係数が大きいものがあるために、不純物注入
後の熱処理工程において、ゲート電極内の不純物が、熱
拡散により、ゲート絶縁膜を超えて半導体基板100と
してのシリコン基板中に侵入するいわゆる突き抜けが生
じてしまうことが考えられる。このボロンなどの不純物
がゲート絶縁膜を突き抜けるような現象は、ゲート絶縁
膜が薄くなると顕著になるため、特に、薄膜ゲート絶縁
膜が用いられるコア回路領域のトランジスタにおいて問
題になる。ボロンの突き抜けが起こると、トランジスタ
のしきい値電圧の変動やゲート絶縁膜の信頼性が劣化す
るために、ボロンの突き抜けを極力抑制する必要があ
る。
【0015】そこで、図14に示すように、薄膜ゲート
絶縁膜を形成するときに、たとえば、熱酸化膜をNOま
たはN2Oガスを用いて窒化することにより窒化酸化膜
1045を形成することで、ボロンの突き抜けを抑制す
ることができるという報告がなされている。
【0016】
【発明が解決しようとする課題】トランジスタ高性能化
のために薄膜ゲート絶縁膜(窒化酸化膜1045)をさ
らに薄くしようとすると不純物の突き抜けのために薄膜
ゲート絶縁膜中の窒素の割合を高くする必要があり、つ
まり窒素濃度の高い窒化酸化膜1045を薄膜ゲート絶
縁膜として形成する必要が生じる。
【0017】ところが、ゲート絶縁膜中の窒素濃度の割
合を高くすることによってP型トランジスタのNBTI
(Negative Bias Temperature Stress Instability)特
性が劣化するという問題が生じる。つまり、所定のバイ
アスおよび所定の温度ストレスの下で、トランジスタの
しきい値電圧やドレイン電流等の特性が、設計値とは異
なってしまうという問題が生じる。
【0018】この問題は、厚膜ゲート絶縁膜としての積
層ゲート絶縁膜1345を用いるI/O回路のトランジ
スタで顕著に生じる。コア回路領域の薄膜ゲート絶縁膜
としての窒化酸化膜1045を形成する時に窒化処理を
行なう。このとき、熱酸化膜113の上に窒化酸化膜1
045を積み足して形成されるI/O回路領域の厚膜ゲ
ート絶縁膜としての積層ゲート絶縁膜1345も窒化処
理されるため、厚膜ゲート絶縁膜を有するトランジスタ
のNBTI特性が低下する。
【0019】NBTI特性を向上するためには、ゲート
絶縁膜とチャネル領域との界面近傍において窒素濃度を
低減する必要がある。ゲート絶縁膜とチャネル領域との
界面近傍の窒素濃度の低減とボロン突き抜けの抑制とは
トレードオフの関係にある。このため、コア回路領域の
トランジスタのボロンの突き抜け抑制とI/O回路領域
のトランジスタのNBTI特性の向上とを両立する半導
体装置の製造方法が必要となる。
【0020】本発明は、上述の問題に鑑みてなされたも
のであり、その目的は、第2回路領域のトランジスのN
BTI特性の劣化を抑制するとともに、第1回路領域の
トランジスタのしきい値電圧を適切に調整することが可
能となるとともにゲート絶縁膜の信頼性を向上させるこ
とができ、かつ第1回路領域のトランジスタのNBTI
特性の劣化を抑制することが可能な半導体装置の製造方
法を提供することである。
【0021】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、同一ウェハ上において第1回路領域に含まれ
るトランジスタの薄膜ゲート絶縁膜と、薄膜ゲート絶縁
膜よりも膜厚が大きな第2回路領域に含まれるトランジ
スタの厚膜ゲート絶縁膜とを形成するデュアルオキサイ
ドプロセスを含む半導体装置の製造方法である。また、
本発明の半導体装置の製造方法においては、第1回路領
域に、下から順に酸化膜とCVD窒化膜とが重ねされた
2層構造を有する薄膜ゲート絶縁膜を含むトランジスタ
を形成し、かつ、第2回路領域に、第1回路領域のトラ
ンジスタよりも高い駆動電圧で用いられ、膜厚が薄膜ゲ
ート絶縁膜より大きい純粋な酸化膜を有する厚膜ゲート
絶縁膜を含むトランジスタを形成する。
【0022】上記のような製造方法より製造された半導
体装置は、第2回路領域のトランジスタの活性領域の直
上に形成された厚膜ゲート絶縁膜部が、純粋な酸化膜で
ある、言いかえれば、窒化されていない。そのため、本
発明の半導体装置の製造方法によれば、第2トランジス
タのNBTI特性の劣化を抑制することができる。
【0023】また、上述の製造方法においては、薄膜ゲ
ート絶縁膜が、酸化膜の上にCVD窒化膜が重ねられた
2層構造になるように形成される。そのため、薄膜ゲー
ト絶縁膜の上に形成されたゲート電極への不純物(たと
えば、ボロン)の注入後の熱処理工程において、ゲート
電極内の不純物が、熱のエネルギにより、ゲート電極か
ら活性領域まで薄膜ゲート絶縁膜を突き抜けて拡散して
しまうことが、CVD窒化膜により抑制される。それに
より、第1回路領域のトランジスタのしきい値電圧を適
切に調整することが可能になるとともに、薄膜ゲート絶
縁膜の信頼性を向上させることができる。
【0024】さらに、上記の製造方法によれば、薄膜ゲ
ート絶縁膜のCVD窒化膜とチャネル領域との間に酸化
膜が形成される、言いかえれば、薄膜ゲート電極とチャ
ネル領域との界面近傍の窒素濃度が低くなる。そのた
め、第1回路領域のトランジスタのNBTI特性の劣化
も抑制することができる。
【0025】また、上記の製造方法によれば、2層構造
の上側の層にCVD窒化膜が形成されるため、活性領域
とCVD窒化膜との間に酸化膜が挟まれた構造が形成さ
れる。その結果、本発明の半導体装置の薄膜ゲート絶縁
膜は、酸化膜とその酸化膜が窒化されて窒化酸化膜が形
成された酸化膜と窒化酸化膜との2層構造を有するゲー
ト絶縁膜部を含む半導体装置に比較して、窒素濃度が高
い部分が活性領域からより離れた位置に存在する構造に
なる。したがって、酸化膜と窒化酸化膜との2層構造を
有するゲート絶縁膜部を有するトランジスタを含む半導
体装置に比較して、上記の製造方法により製造された半
導体装置は、前述の2層構造のゲート絶縁膜部を有する
ため、第1回路領域のトランジスタのNBTI特性の劣
化をより確実に抑制することができる。
【0026】より具体的に言うと、酸化膜と窒化酸化膜
との2層構造を有する薄膜ゲート絶縁膜は、酸化膜の上
表面が熱窒化されることにより形成される。そのため、
酸化膜の上表面だけでなく、活性領域と酸化膜との界面
近傍にも窒素が偏析するおそれがある。
【0027】しかしながら、本発明の製造方法によれ
ば、ゲート絶縁膜部のCVD窒化膜は、酸化膜の上表面
の熱窒化のように、酸化膜の上表面に熱エネルギを用い
て窒素が結合されるのではなく、CVDの作用を利用し
て、酸化膜の上に窒素を含む気体が除々に堆積されるこ
とにより形成される。そのため、CVD窒化膜の窒素が
酸化膜内に拡散する量は極めて小さい。その結果、活性
領域と下側酸化膜との界面近傍にも窒素が偏析するおそ
れが極めて低い。したがって、第1回路領域のトランジ
スタのNBTI特性の劣化をより確実に抑制することが
できる。
【0028】また、前述の本発明の半導体装置の製造方
法により製造された半導体装置は、CVD窒化膜の上表
面近傍に欠陥が多く発生する。そのため、薄膜ゲート絶
縁膜にリーク電流が生じることがある。その薄膜ゲート
絶縁膜にリーク電流が発生することを抑制するため、C
VD窒化膜の上表面を熱酸化して、CVD酸化膜の上部
が窒化酸化膜を形成することが望ましい。このようにす
れば、CVDにより堆積された直後のCVD窒化膜の上
表面近傍の欠陥が熱酸化により補修されるため、薄膜ゲ
ート絶縁膜にリーク電流が生じることが抑制される。
【0029】また、本発明の半導体装置の製造方法は、
第1回路領域の活性領域上に2層構造を形成するととも
に、第2回路領域の活性領域を露出させる第1工程を備
えていてもよい。また、第2工程において、本発明の半
導体装置の製造方法は、CVD窒化膜の上表面を熱酸化
することにより、薄膜ゲート絶縁膜を構成する酸化膜、
CVD窒化膜および窒化酸化膜からなるゲート絶縁膜部
を形成してもよい。また、第2工程において、第2回路
領域の活性領域を熱酸化することにより、厚膜ゲート絶
縁膜を構成する純粋な酸化膜からなるゲート絶縁膜部を
形成する第2工程とを備えていてもよい。
【0030】上記の製造方法によれば、デュアルオキサ
イドプロセスにおいて、熱酸化を用いて、純粋な酸化膜
からなるゲート絶縁膜部を形成するとともに、2層スタ
ック構造の窒化膜の上表面の欠陥を修復する。そのた
め、1つの熱酸化工程で、第2回路領域のトランジスタ
のNBTI特性の劣化を抑制することができるととも
に、第1回路領域の完成された薄膜ゲート絶縁膜におい
てリーク電流が発生するおそれを低減することができ
る。その結果、半導体装置の製造工程の簡略化が図られ
る。
【0031】また、本発明の半導体装置の製造方法は、
第1工程が、第1回路領域の活性領域上および第2回路
領域の活性領域上それぞれに2層構造を形成する工程
と、第2回路領域の活性領域上の2層構造のそれぞれ層
を除去する工程とを含んでいてもよい。
【0032】上記の製造方法によれば、第2回路領域
に、酸化膜およびCVD窒化膜の2層スタック構造を形
成した後で、第2回路領域のCVD窒化膜を除去する。
そのため、CVD窒化膜を除去するときに、酸化膜がC
VD窒化膜の下に存在する。その結果、前述の製造方法
によれば、第2回路領域の活性領域の表面上に直接形成
されたCVD窒化膜を除去する製造方法に比較して、第
2回路領域の活性領域の表面に欠陥が生じることが抑制
される。
【0033】また、本発明の半導体装置の製造方法は、
第1工程が、第1回路領域の活性領域上および第2回路
領域の活性領域上それぞれに、酸化膜と、酸化膜の上に
堆積されたCVD窒化膜と、CVD窒化膜の上に堆積さ
れた酸化膜とからなる3層構造を形成する工程を含んで
いてもよい。また、本発明の半導体装置の製造方法は、
第1回路領域の前記3層構造のうちCVD窒化膜の上の
酸化膜のみを除去する工程と、第2回路領域の3層構造
のそれぞれの層を除去する工程とを含んでいてもよい。
【0034】上記の製造方法によれば、第2回路領域
に、3層構造を形成した後で、第2回路領域のCVD窒
化膜を除去する。そのため、CVD窒化膜を除去すると
きに、酸化膜がCVD窒化膜の下に存在する。その結
果、本発明の半導体装置の製造方法によれば、第2回路
領域の活性領域に直接形成されたCVD窒化膜を除去す
る製造方法に比較して、第2回路領域の活性領域の表面
に欠陥が生じることが抑制される。
【0035】
【発明の実施の形態】以下、図1〜図10を用いて本発
明の実施の形態の半導体装置およびその製造方法を説明
する。
【0036】(実施の形態1)図1〜5を用いて、本実
施の形態の半導体装置およびその製造方法を説明する。
なお、本実施の形態の半導体装置としては、具体的に
は、ロジック回路およびロジック回路とDRAM回路と
を混載したいわゆるembeddedDRAMが考えられる。
【0037】まず、本実施の形態の半導体装置の構造
を、図1を用いて説明する。本実施の形態の半導体装置
は、図1に示すように、本発明の第1回路領域の一例と
してコア回路領域が、半導体基板(シリコン基板)の主
表面の熱酸化により形成された酸化膜3と、酸化膜3の
上に形成されたCVD窒化膜4と、CVD酸化膜の上表
面が酸化されて形成された窒化酸化膜5とを有する3層
構造345の薄膜ゲート絶縁膜で形成されたトランジス
タを含んでいる。なお、酸化膜3は、CVD(Chemical
Vapor Deposition)等のように酸素を含む気体が堆
積させて形成されたものであってもい。また、CVD窒
化膜4は、いわゆるCVD法により窒素を含む気体が酸
化膜3の上に除々に堆積されて形成されたものである。
【0038】また、本実施の形態の半導体装置は、図1
に示すように、本発明の第2回路領域の一例としてのI
/O回路領域が、純粋な酸化膜23で形成された厚膜の
ゲート絶縁膜を有するトランジスタを含んでいる。
【0039】上記のような構成を有することにより、I
/O回路のトランジスタの厚膜ゲート絶縁膜が、純粋な
酸化膜23であるため、言い換えれば窒化されていない
ため、NBTI特性の劣化を抑制することができる。
【0040】また、コア回路領域のトランジスタの薄膜
ゲート絶縁膜が、酸化膜3、CVD4および窒化酸化膜
5の3層構造345であるため、すなわちCVD窒化膜
4を酸化膜3と窒化酸化膜5とで挟む構造であるため、
ソース/ドレイン領域へのボロンの注入工程において、
薄膜ゲート絶縁膜をボロンが突き抜けてしまうことが抑
制される。それにより、コア回路のトランジスタのしき
い値電圧の調整が容易になるとともに薄膜ゲート絶縁膜
の信頼性が向上する。
【0041】さらに、窒化膜4とチャネル領域との間に
酸化膜3が設けられているため、すなわちゲート絶縁膜
とチャネル領域との界面近傍の窒素濃度が低いため、コ
ア回路領域のトランジスタのNBTI特性の劣化を抑制
することができる。
【0042】また、本実施の形態の半導体装置の構造に
より得られる効果をより具体的に説明するための比較例
として、たとえば、酸化膜3およびCVD窒化膜4の2
層構造に対応する2層構造を有する薄膜ゲート絶縁膜
が、酸化膜の上表面が熱窒化されることにより形成され
る半導体装置が考えられる。この比較例の半導体装置の
酸化膜および窒化酸化膜の2層構造を有する薄膜ゲート
絶縁膜は、熱窒化により、酸化膜の上表面だけでなく、
活性領域と酸化膜との界面近傍にも窒素が偏析するおそ
れがある。本実施の形態の半導体装置の酸化膜3および
CVD窒化膜4の2層構造が、酸化膜3の上表面の熱窒
化のように、酸化膜の上表面に熱エネルギを用いて窒素
を結合させるのではなく、CVDの作用を利用して、酸
化膜3の上に窒素を含む気体が除々に堆積されてCVD
窒化膜4が形成される。そのため、CVD窒化膜4の窒
素が酸化膜内に拡散する量は極めて小さい。その結果、
活性領域と酸化膜3との界面近傍にも窒素が偏析するお
それが極めて低い。したがって、第1回路領域のトラン
ジスタのNBTI特性の劣化をより確実に抑制すること
ができる。
【0043】次に、実施の形態の半導体装置のロジック
回路の製造方法で用いられるデュアルゲートプロセスに
ついて説明する。
【0044】図2に示すように、本実施の形態のデュア
ルオキサイドプロセスにおいては、まず、コア回路領域
において、活性領域としての半導体基板50を取り囲む
ように素子分離領域としての分離絶縁膜1を形成すると
ともに、I/O領域において、活性領域としての半導体
基板50を取り囲むように素子分離領域としての分離絶
縁膜10を形成する。次に、コア回路領域の活性領域に
下敷酸化膜2を形成するとともに、I/O領域の活性領
域に下敷酸化膜12を形成する。
【0045】その後、コア回路領域の活性領域の下敷酸
化膜2およびI/O領域の活性領域の下敷酸化膜12そ
れぞれの上からイオン注入処理を行なって、コア回路領
域のトランジスタおよびI/O回路領域のトランジスタ
それぞれが完成されたときのしきい値電圧を調整しなが
ら、コア回路領域のチャネル領域およびI/O領域のチ
ャネル領域を形成する。
【0046】次に、図3に示すように、素子分離絶縁膜
1,10の上表面とともに、コア回路領域の下敷酸化膜
2およびI/O回路領域の下敷酸化膜12を除去する。
その後、コア回路領域およびI/O回路領域それぞれの
活性領域の適切な洗浄処理を行なう。その後、半導体基
板50の一例のシリコン基板を酸化するか、または、S
iH2Cl2とN2Oを原料ガスとしたCVD法を用い
て、コア回路領域の活性領域に酸化膜3を形成するとと
もに、I/O回路領域の活性領域に酸化膜13を形成す
る。
【0047】酸化膜3,13それぞれを形成した後、た
とえば、SiH2Cl2とNH3とを原料ガスとしたCV
D法により酸化膜の上にCVD窒化膜4を堆積するとと
もに、酸化膜13の上にCVD窒化膜14を堆積する。
それにより、コア回路領域の活性領域に酸化膜3および
CVD窒化膜4の薄膜の2層スタック構造34を形成す
るとともに、I/O回路領域それぞれに酸化膜13およ
びCVD窒化膜14の薄膜の2層構造134を形成す
る。
【0048】次に、図4に示すように、コア回路領域に
フォトレジスト膜6を形成して、I/O回路領域に形成
された酸化膜13およびCVD窒化膜14の2層構造1
34を除去し、かつ、コア回路領域に形成された酸化膜
3および窒化膜4の2層構造34を残すように、選択的
にエッチングする。
【0049】その後、図5に示すように、I/O回路領
域の適切な洗浄処理の行なった後、I/O回路領域の半
導体基板50としてのシリコン基板の活性領域の表面を
熱酸化することで、I/O回路領域に窒素を含まない純
粋な酸化膜23で形成された厚膜ゲート絶縁膜を形成す
る。
【0050】このとき、図5に示すように、コア回路領
域は最初に形成された酸化膜3およびCVD窒化膜4の
2層構造34のCVD窒化膜4の表面が酸化されて酸化
膜3、CVD窒化膜4および窒化酸化膜5の3層構造3
45が形成される。それにより、CVD窒化膜4のウィ
ークスポットが修復されるため、形成された薄膜ゲート
絶縁膜にリーク電流が生じるおそれが低減される。ま
た、I/O回路領域では活性領域の表面が酸化されて純
粋な酸化膜23からなるゲート絶縁膜が形成されるた
め、I/O領域のトランジスタのNBTI特性が向上す
る。
【0051】また、図1に示すように、コア回路領域お
よびI/O回路領域それぞれに、ポリシリコン膜を堆積
した後、写真製版とドライエッチングとにより、コア回
路領域の活性領域上にはゲート電極7を形成するととも
に、I/O回路領域の活性領域上にはゲート電極17を
形成する。
【0052】上記本実施の形態の半導体装置の製造方法
によれば、第2回路領域に、酸化膜3およびCVD窒化
膜4の2層構造34を形成した後で、第2回路領域のC
VD窒化膜4を除去する。そのため、CVD窒化膜4を
除去するときに、酸化膜3がCVD窒化膜4の下に存在
する。その結果、本実施の形態の半導体装置の製造方法
によれば、第2回路領域の活性領域の表面上に直接形成
されたCVD窒化膜を除去する製造方法に比較して、第
2回路領域の活性領域の表面に欠陥が生じることが抑制
される。
【0053】(実施の形態2)次に、実施の形態2の半
導体装置の製造方法を用いて説明する。本実施の形態の
半導体装置の製造方法は、I/O回路領域に形成された
酸化膜/CVD窒化膜の2層構造を除去し、コア回路領
域に形成された酸化膜およびCVD窒化膜の2層構造の
みを残す方法が、実施の形態1の半導体装置の製造方法
とは異なる。以下、図6〜図10を用いて、より具体的
に本実施の形態の半導体装置の製造方法を説明する。
【0054】まず、図3に示すように、コア回路領域に
酸化膜3およびCVD窒化膜4の2層構造34を形成す
るとともに、I/O回路領域に酸化膜13およびCVD
窒化膜14の2層構造134を形成する。
【0055】続いて、図6に示すように、コア回路領域
の活性領域およびI/O回路領域の活性領域それぞれ
に、たとえば、TEOS(Tetra Etyle Orthro Silicat
e)酸化膜25,15を堆積して、3層構造3425,
3415をそれぞれ形成する。その後、図7に示すよう
に、写真製版を用いて、コア回路領域の活性領域をフォ
トレジスト膜6で覆う。
【0056】次に、フッ酸を用いたウエットエッチング
によりフォトレジスト膜6をマスクとして、コア回路領
域のTEOS酸化膜25およびI/O回路領域のTEO
S酸化膜15をエッチングする。TEOS酸化膜25の
下のCVD窒化膜4およびTEOS酸化膜15の下のC
VD窒化膜14はフッ酸ではエッチングされにくいの
で、図8に示すように、コア回路領域のフォトレジスト
膜6に覆われていない領域のTEOS酸化膜25および
I/O回路領域のTEOS酸化膜15のみを選択的に除
去することができる。
【0057】その後、フォトレジスト膜6を除去した
後、前述のTEOS酸化膜25をマスクとして、熱リン
酸を用いて、コア回路領域のCVD窒化膜4およびI/
O回路領域のCVD窒化膜14をエッチングする。コア
回路領域で露出するTEOS酸化膜25やI/O回路領
域の窒化膜14の下の酸化膜13は熱リン酸ではエッチ
ングされにくいので、熱リン酸を用いて、図9に示すよ
うに、コア回路領域のTEOS酸化膜25に覆われてい
ない領域のCVD窒化膜4およびI/O回路領域のCV
D窒化膜14のみを選択的に除去することができる。
【0058】次に、図10に示すように、フッ酸を用い
てコア回路領域のTEOS酸化膜25とI/O回路領域
の酸化膜13をエッチングする。なお、コア回路領域の
TEOS酸化膜25の下のCVD窒化膜4はフッ酸では
エッチングされにくいので、コア回路領域では窒化膜4
をストッパとしてTEOS酸化膜25のみを選択的に除
去することができる。このようにして、コア回路領域に
は、酸化膜3およびCVD窒化膜4からなる2層構造3
4を残すとともに、I/O回路領域に形成された酸化膜
13、CVD窒化膜14およびTEOS酸化膜15の3
層構造3415全てを除去することができる。
【0059】その後、実施の形態1の半導体装置の製造
方法と同様に、図5に示すように、コア回路領域では、
最初に形成された酸化膜3およびCVD窒化膜4の2層
構造34の窒化膜4の表面が酸化されて酸化膜3、CV
D窒化膜4および窒化酸化膜5の3層構造345が形成
される。それにより、CVD窒化膜4のウィークスポッ
トが修復されるため、形成された薄膜ゲート絶縁膜のリ
ーク電流が低減される。また、I/O回路領域では活性
領域の表面が酸化されて純粋な酸化膜23からなるゲー
ト絶縁膜が形成されるため、I/O領域のトランジスタ
のNBTI特性が向上する。
【0060】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【0061】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、第2回路領域のトランジスのNBTI特性の劣化を
抑制するとともに、第1回路領域のトランジスタのしき
い値電圧を適切に調整することが可能となるとともにゲ
ート絶縁膜の信頼性を向上させることができ、かつ第1
回路領域のトランジスタのNBTI特性の劣化を抑制す
ることが可能となる。
【0062】さらに、酸化膜と窒化酸化膜との2層構造
を有するゲート絶縁膜部を有するトランジスタを含む半
導体装置およびその製造方法に比較して、本発明の半導
体装置の製造方法によれば、CVD窒化膜を含む2層構
造のゲート絶縁膜部を有するため、第1回路領域のトラ
ンジスタのNBTI特性の劣化をより確実に抑制するこ
とができる。
【図面の簡単な説明】
【図1】 実施の形態1の半導体装置の構造を説明する
ための図である。
【図2】 実施の形態1の半導体装置の製造方法を説明
するための図である。
【図3】 実施の形態1の半導体装置の製造方法を説明
するための図である。
【図4】 実施の形態1の半導体装置の製造方法を説明
するための図である。
【図5】 実施の形態1の半導体装置の製造方法を説明
するための図である。
【図6】 実施の形態2の半導体装置の製造方法を説明
するための図である。
【図7】 実施の形態2の半導体装置の製造方法を説明
するための図である。
【図8】 実施の形態2の半導体装置の製造方法を説明
するための図である。
【図9】 実施の形態2の半導体装置の製造方法を説明
するための図である。
【図10】 実施の形態2の半導体装置の製造方法を説
明するための図である。
【図11】 従来の半導体装置の製造方法を説明するた
めの図である。
【図12】 従来の半導体装置の製造方法を説明するた
めの図である。
【図13】 従来の半導体装置の製造方法を説明するた
めの図である。
【図14】 従来の半導体装置の製造方法を説明するた
めの図である。
【図15】 従来の半導体装置の製造方法を説明するた
めの図である。
【符号の説明】
1 素子分離絶縁膜、2 下敷酸化膜、3 酸化膜、4
CVD窒化膜、5窒化酸化膜、6 フォトレジスト、
7 ゲート電極、10 素子分離絶縁膜、12 下敷酸
化膜、13 酸化膜、14 CVD窒化膜、17 ゲー
ト電極、25TEOS酸化膜、34,134,1045
2層構造、345,3425,3415 3層構造、
50,100 半導体基板。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 同一ウェハ上において第1回路領域に含
    まれるトランジスタの薄膜ゲート絶縁膜と、該薄膜ゲー
    ト絶縁膜よりも膜厚が大きな第2回路領域に含まれるト
    ランジスタの厚膜ゲート絶縁膜と、を形成するデュアル
    オキサイドプロセスを含む半導体装置の製造方法であっ
    て、 前記第1回路領域に、下から順に酸化膜とCVD窒化膜
    とが重ねされた2層構造を有する薄膜ゲート絶縁膜を含
    むトランジスタを形成し、かつ、第2回路領域に、前記
    第1回路領域のトランジスタよりも高い駆動電圧で用い
    られ、膜厚が前記薄膜ゲート絶縁膜より大きい純粋な酸
    化膜を有する厚膜ゲート絶縁膜を含むトランジスタを形
    成する、半導体装置の製造方法。
  2. 【請求項2】 前記第1回路領域の活性領域上に前記2
    層構造を形成するとともに、前記第2回路領域の活性領
    域を露出させる第1工程と、 前記CVD窒化膜の上表面を熱酸化することにより、前
    記薄膜ゲート絶縁膜を構成する酸化膜、CVD窒化膜お
    よび窒化酸化膜からなるゲート絶縁膜部を形成するとと
    もに、前記第2回路領域の活性領域を熱酸化することに
    より、前記厚膜ゲート絶縁膜を構成する純粋な酸化膜か
    らなるゲート絶縁膜部を形成する第2工程とを備えた、
    請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 前記第1工程は、 前記第1回路領域の活性領域上および前記第2回路領域
    の活性領域上それぞれに前記2層構造を形成する工程
    と、 前記第2回路領域の活性領域上の前記2層構造のそれぞ
    れ層を除去する工程とを含む、請求項1または2に記載
    の半導体装置の製造方法。
  4. 【請求項4】 前記第1工程は、 前記第1回路領域の活性領域上および前記第2回路領域
    の活性領域上それぞれに、酸化膜と、該酸化膜の上に堆
    積されたCVD窒化膜と、該CVD窒化膜の上に堆積さ
    れた酸化膜からなる3層構造を形成する工程と、 前記第1回路領域の前記3層構造のうち前記窒化酸化膜
    のみを除去する工程と、 前記第2回路領域の前記3層構造のそれぞれの層を除去
    する工程とを含む、請求項1または2に記載の半導体装
    置の製造方法。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
KR100364600B1 (ko) * 2001-02-12 2002-12-16 삼성전자 주식회사 반도체 소자 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253499A (ja) * 2005-03-11 2006-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

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